JPH07154638A - 垂直同期信号分離回路 - Google Patents
垂直同期信号分離回路Info
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- JPH07154638A JPH07154638A JP6190265A JP19026594A JPH07154638A JP H07154638 A JPH07154638 A JP H07154638A JP 6190265 A JP6190265 A JP 6190265A JP 19026594 A JP19026594 A JP 19026594A JP H07154638 A JPH07154638 A JP H07154638A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
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- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 複合映像信号からディジタル方式に垂直同期
信号を抽出し、安定な垂直同期信号を得る垂直同期信号
分離回路を提供しようとするものである。 【構成】 入力する複合映像信号から垂直同期パルスを
除去してエッジを検出し、該エッジをクロックパルスカ
ウンタのリセット信号に使用してクロックパルスの数を
カウントし、該カウント値をエッジ検出信号と一緒にラ
ッチさせ、垂直同期パルスのみを複合映像信号から抽出
するように垂直同期信号分離回路が構成されている。
信号を抽出し、安定な垂直同期信号を得る垂直同期信号
分離回路を提供しようとするものである。 【構成】 入力する複合映像信号から垂直同期パルスを
除去してエッジを検出し、該エッジをクロックパルスカ
ウンタのリセット信号に使用してクロックパルスの数を
カウントし、該カウント値をエッジ検出信号と一緒にラ
ッチさせ、垂直同期パルスのみを複合映像信号から抽出
するように垂直同期信号分離回路が構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、垂直同期信号分離回路
に係るもので、詳しくは、テレビジョンに入力する複合
映像信号ＣＶＳからディジタル方式に垂直同期信号を分
離して安定な垂直同期信号を得るとともに、積分回路を
容易に構成し得る垂直同期信号分離回路に関するもので
ある。
に係るもので、詳しくは、テレビジョンに入力する複合
映像信号ＣＶＳからディジタル方式に垂直同期信号を分
離して安定な垂直同期信号を得るとともに、積分回路を
容易に構成し得る垂直同期信号分離回路に関するもので
ある。
【０００２】
【従来の技術】従来のアナログ方式の垂直同期信号分離
回路においては、図４に示したように、入力されるテレ
ビジョンの複合映像信号ＣＶＳから垂直および水平同期
信号を分離して積分回路部２に出力する同期信号分離部
１と、抵抗Ｒ１およびコンデンサＣ１を有し、前記同期
信号分離部１で分離された水平および垂直同期信号を積
分して比較部３に出力する積分回路部２と、該積分回路
部２から入力された信号を基準電圧Ｖｒｅｆと比較する
比較部３とを備えていた。
回路においては、図４に示したように、入力されるテレ
ビジョンの複合映像信号ＣＶＳから垂直および水平同期
信号を分離して積分回路部２に出力する同期信号分離部
１と、抵抗Ｒ１およびコンデンサＣ１を有し、前記同期
信号分離部１で分離された水平および垂直同期信号を積
分して比較部３に出力する積分回路部２と、該積分回路
部２から入力された信号を基準電圧Ｖｒｅｆと比較する
比較部３とを備えていた。
【０００３】そして、このように構成された従来の垂直
同期信号分離回路の作用を説明すると次のようであっ
た。すなわち、図５（Ａ）に示したような複合映像信号
ＣＶＳが入力されると、同期信号分離部１では該複合映
像信号から輝度信号および色信号を除去し、図５（Ｂ）
に示したような水平および垂直同期信号を積分回路部２
に出力する。次いで、該積分回路部２の抵抗Ｒ１とコン
デンサＣ１との時定数Ｒ１，Ｃ１が垂直等化パルスの周
期に調整されると、水平および垂直同期信号の第１垂直
等化パルス区間では垂直等化パルスの高電位区間２８μ
ｓｅｃが低電位区間４μｓｅｃよりも長いため、コンデ
ンサＣ１は第１垂直等化パルス区間で充電され、図５
（Ｃ）のＸ区間に示されたような高電位状態を維持す
る。その後、垂直同期パルス区間では垂直同期パルスの
低電位区間が高電位区間よりも長いため、積分回路２の
コンデンサＣ１は図５（Ｃ）のＹ区間に示されたように
放電され、第２垂直等化パルス区間では図５（Ｃ）に示
した２区間間の前記第１垂直等化パルス区間と同様に、
コンデンサＣ１が充電される。次いで、水平および垂直
同期信号は比較器３に入力して基準電圧Ｖｒｅｆと比較
されるが、図５（Ｄ）に示したように、積分回路部２か
ら入力する信号が基準電圧Ｖｒｅｆよりも大きいと前記
比較器３からの出力信号は高電位になり、もし、該積分
回路部２から入力する信号が基準電圧Ｖｒｅｆよりも小
さいと前記比較器３の出力信号は低電位になって、図５
（Ｄ）に示したように、垂直同期信号が抽出される。こ
の場合、図５（Ｄ）に示したように、比較器３の基準電
圧Ｖｒｅｆ部位はグリッチ（Glitch)が発生される。
同期信号分離回路の作用を説明すると次のようであっ
た。すなわち、図５（Ａ）に示したような複合映像信号
ＣＶＳが入力されると、同期信号分離部１では該複合映
像信号から輝度信号および色信号を除去し、図５（Ｂ）
に示したような水平および垂直同期信号を積分回路部２
に出力する。次いで、該積分回路部２の抵抗Ｒ１とコン
デンサＣ１との時定数Ｒ１，Ｃ１が垂直等化パルスの周
期に調整されると、水平および垂直同期信号の第１垂直
等化パルス区間では垂直等化パルスの高電位区間２８μ
ｓｅｃが低電位区間４μｓｅｃよりも長いため、コンデ
ンサＣ１は第１垂直等化パルス区間で充電され、図５
（Ｃ）のＸ区間に示されたような高電位状態を維持す
る。その後、垂直同期パルス区間では垂直同期パルスの
低電位区間が高電位区間よりも長いため、積分回路２の
コンデンサＣ１は図５（Ｃ）のＹ区間に示されたように
放電され、第２垂直等化パルス区間では図５（Ｃ）に示
した２区間間の前記第１垂直等化パルス区間と同様に、
コンデンサＣ１が充電される。次いで、水平および垂直
同期信号は比較器３に入力して基準電圧Ｖｒｅｆと比較
されるが、図５（Ｄ）に示したように、積分回路部２か
ら入力する信号が基準電圧Ｖｒｅｆよりも大きいと前記
比較器３からの出力信号は高電位になり、もし、該積分
回路部２から入力する信号が基準電圧Ｖｒｅｆよりも小
さいと前記比較器３の出力信号は低電位になって、図５
（Ｄ）に示したように、垂直同期信号が抽出される。こ
の場合、図５（Ｄ）に示したように、比較器３の基準電
圧Ｖｒｅｆ部位はグリッチ（Glitch)が発生される。
【０００４】
【発明が解決しようとする課題】しかるに、このような
従来の垂直同期信号分離回路においては、抵抗Ｒおよび
コンデンサＣのような素子を使用するため、積分回路を
構成することが難しく、原価も上昇されるという不都合
な点があった。
従来の垂直同期信号分離回路においては、抵抗Ｒおよび
コンデンサＣのような素子を使用するため、積分回路を
構成することが難しく、原価も上昇されるという不都合
な点があった。
【０００５】また、比較器の基準電圧Ｖｒｅｆ部位で、
グリッチが発生し、システムの誤り動作が発生する憂い
があるという不都合な点があった。
グリッチが発生し、システムの誤り動作が発生する憂い
があるという不都合な点があった。
【０００６】それで、このような問題点を解決するた
め、本発明者たちは研究を重ねた結果、次のような垂直
同期信号分離回路を提供しようとするものである。
め、本発明者たちは研究を重ねた結果、次のような垂直
同期信号分離回路を提供しようとするものである。
【０００７】本発明の目的は、入力する複合映像信号か
ら垂直同期信号をディジタル方式に抽出し、安定な垂直
同期信号を得るようにした垂直同期信号分離回路を提供
しようとするものである。
ら垂直同期信号をディジタル方式に抽出し、安定な垂直
同期信号を得るようにした垂直同期信号分離回路を提供
しようとするものである。
【０００８】
【課題を解決するための手段】本発明の請求項１の垂直
同期信号分離回路は、入力する水平および垂直同期信号
（ＶＨ−Ｓｙｎｃ）を所定時間遅延させた後、これを元
来の水平および垂直同期信号と論理演算させ垂直同期パ
ルスのみを除去する垂直同期パルス除去部と、該垂直同
期パルス除去部で垂直同期パルスの除去された信号を基
本クロックパルスと論理演算させてクロックパルスを発
生するクロックパルス発生部と、前記垂直同期パルス除
去部から出力する信号のエッジを検出しリセット信号に
使用するエッジ検出部と、前記クロックパルス発生部か
ら発生されたクロックパルスの数をカウントし該カウン
ト値をエッジ検出信号と一緒にラッチさせ垂直同期パル
スのみを抽出する垂直同期パルス抽出部とを備えたもの
である。
同期信号分離回路は、入力する水平および垂直同期信号
（ＶＨ−Ｓｙｎｃ）を所定時間遅延させた後、これを元
来の水平および垂直同期信号と論理演算させ垂直同期パ
ルスのみを除去する垂直同期パルス除去部と、該垂直同
期パルス除去部で垂直同期パルスの除去された信号を基
本クロックパルスと論理演算させてクロックパルスを発
生するクロックパルス発生部と、前記垂直同期パルス除
去部から出力する信号のエッジを検出しリセット信号に
使用するエッジ検出部と、前記クロックパルス発生部か
ら発生されたクロックパルスの数をカウントし該カウン
ト値をエッジ検出信号と一緒にラッチさせ垂直同期パル
スのみを抽出する垂直同期パルス抽出部とを備えたもの
である。
【０００９】本発明の請求項２の垂直同期信号分離回路
は、請求項１の垂直同期信号分離回路において、前記垂
直同期パルス除去部が、入力するテレビジョンの水平お
よび垂直同期信号（ＶＨ−Ｓｙｎｃ）を所定時間遅延さ
せる遅延部と、該遅延部で遅延された信号と元来の信号
とをＡＮＤ演算し、垂直同期パルスの除去された信号を
出力するＡＮＤゲートとを備えたものである。
は、請求項１の垂直同期信号分離回路において、前記垂
直同期パルス除去部が、入力するテレビジョンの水平お
よび垂直同期信号（ＶＨ−Ｓｙｎｃ）を所定時間遅延さ
せる遅延部と、該遅延部で遅延された信号と元来の信号
とをＡＮＤ演算し、垂直同期パルスの除去された信号を
出力するＡＮＤゲートとを備えたものである。
【００１０】本発明の請求項３の垂直同期信号分離回路
は、請求項２の垂直同期信号分離回路において、前記遅
延部が、複数個のＤフリップフロップを備えたものであ
る。
は、請求項２の垂直同期信号分離回路において、前記遅
延部が、複数個のＤフリップフロップを備えたものであ
る。
【００１１】本発明の請求項４の垂直同期信号分離回路
は、請求項１の垂直同期信号分離回路において、前記垂
直同期パルス抽出部が、前記エッジ検出部の出力信号と
クロックパルス発生部の出力信号とを受け、入力される
クロックパルス信号をカウントする８進カウンタと、該
８進カウンタの出力信号をラッチし垂直同期信号を出力
するラッチ部とを備えたものである。
は、請求項１の垂直同期信号分離回路において、前記垂
直同期パルス抽出部が、前記エッジ検出部の出力信号と
クロックパルス発生部の出力信号とを受け、入力される
クロックパルス信号をカウントする８進カウンタと、該
８進カウンタの出力信号をラッチし垂直同期信号を出力
するラッチ部とを備えたものである。
【００１２】本発明の請求項５の垂直同期信号分離回路
は、請求項４の垂直同期信号分離回路において、前記８
進カウンタが、複数個のＴフリップフロップを備えたも
のである。
は、請求項４の垂直同期信号分離回路において、前記８
進カウンタが、複数個のＴフリップフロップを備えたも
のである。
【００１３】本発明の請求項６の垂直同期信号分離回路
は、請求項４の垂直同期信号分離回路において、前記ラ
ッチ部が、前記エッジ検出部から出力する信号と第２Ｎ
ＯＲゲートの出力信号とをＮＯＲ演算し、該第２ＮＯＲ
ゲートの入力端に出力する第１ＮＯＲゲートと、前記８
進カウンタの出力信号と前記第１ＮＯＲゲートの出力信
号とをＮＯＲ演算し、該第１ＮＯＲゲートの入力端およ
びインバータに出力する第２ＮＯＲゲートと、該第２Ｎ
ＯＲゲートの出力信号を反転して出力するインバータと
を備えたものである。
は、請求項４の垂直同期信号分離回路において、前記ラ
ッチ部が、前記エッジ検出部から出力する信号と第２Ｎ
ＯＲゲートの出力信号とをＮＯＲ演算し、該第２ＮＯＲ
ゲートの入力端に出力する第１ＮＯＲゲートと、前記８
進カウンタの出力信号と前記第１ＮＯＲゲートの出力信
号とをＮＯＲ演算し、該第１ＮＯＲゲートの入力端およ
びインバータに出力する第２ＮＯＲゲートと、該第２Ｎ
ＯＲゲートの出力信号を反転して出力するインバータと
を備えたものである。
【００１４】
【作用】入力する水平および垂直同期信号から垂直同期
パルスが除去された後クロックパルス信号に変調され、
該変調されたクロックパルス信号からエッジ検出部のリ
セット信号により垂直同期パルスが抽出され、垂直同期
信号として出力される。
パルスが除去された後クロックパルス信号に変調され、
該変調されたクロックパルス信号からエッジ検出部のリ
セット信号により垂直同期パルスが抽出され、垂直同期
信号として出力される。
【００１５】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。
詳細に説明する。
【００１６】図１に示したように、本発明に係る垂直同
期信号分離回路においては、複合映像信号から分離され
入力する水平および垂直同期信号（ＶＨ−Ｓｙｎｃ）を
クロック信号により所定時間遅延させ、該遅延された信
号を元来の水平および垂直同期信号と論理演算し、垂直
同期パルスを除去した後、クロックパルス発生部２０に
出力する垂直同期パルス除去部１０と、該垂直同期パル
ス除去部１０で垂直同期パルスが除去されて入力する信
号をエッジ検出部３０に出力し、該垂直同期パルスは除
去されて入力する信号を基本クロックＣＫに変調させク
ロックパルスを発生した後、該発生されたクロックパル
スを垂直同期パルス抽出部４０に出力するクロックパル
ス発生部２０と、前記垂直同期パルス除去部１０の出力
信号からエッジを検出し、該検出されたエッジによりリ
セット信号を垂直同期パルス抽出部４０に出力するエッ
ジ検出部３０と、それらクロックパルス発生部２０およ
びエッジ検出部３０から入力する信号により垂直同期パ
ルスを抽出する垂直同期パルス抽出部４０とを備えてい
る。
期信号分離回路においては、複合映像信号から分離され
入力する水平および垂直同期信号（ＶＨ−Ｓｙｎｃ）を
クロック信号により所定時間遅延させ、該遅延された信
号を元来の水平および垂直同期信号と論理演算し、垂直
同期パルスを除去した後、クロックパルス発生部２０に
出力する垂直同期パルス除去部１０と、該垂直同期パル
ス除去部１０で垂直同期パルスが除去されて入力する信
号をエッジ検出部３０に出力し、該垂直同期パルスは除
去されて入力する信号を基本クロックＣＫに変調させク
ロックパルスを発生した後、該発生されたクロックパル
スを垂直同期パルス抽出部４０に出力するクロックパル
ス発生部２０と、前記垂直同期パルス除去部１０の出力
信号からエッジを検出し、該検出されたエッジによりリ
セット信号を垂直同期パルス抽出部４０に出力するエッ
ジ検出部３０と、それらクロックパルス発生部２０およ
びエッジ検出部３０から入力する信号により垂直同期パ
ルスを抽出する垂直同期パルス抽出部４０とを備えてい
る。
【００１７】かつ、前記垂直同期パルス除去部１０にお
いては、水平および垂直同期信号をクロック信号ＣＫに
より所定時間遅延させＡＮＤゲート１２に出力する遅延
部１１と、該遅延部１１で遅延された信号と元来の信号
とをＡＮＤ演算して出力するＡＮＤゲート１２とを備え
ている。また、図１に示した前記垂直同期パルス抽出部
４０は、図２に示したように前記エッジ検出部３０から
入力されたリセット信号により前記クロックパルス発生
部２０からの入力信号をカウントする３個のＴフリップ
フロップを有した８進カウンタ４１と、第１，第２ＮＯ
Ｒゲート４６，４７およびインバータ４８を有した前記
８進カウンタ４１およびエッジ検出部３０から入力する
信号を論理演算するラッチ部４５とを備えている。
いては、水平および垂直同期信号をクロック信号ＣＫに
より所定時間遅延させＡＮＤゲート１２に出力する遅延
部１１と、該遅延部１１で遅延された信号と元来の信号
とをＡＮＤ演算して出力するＡＮＤゲート１２とを備え
ている。また、図１に示した前記垂直同期パルス抽出部
４０は、図２に示したように前記エッジ検出部３０から
入力されたリセット信号により前記クロックパルス発生
部２０からの入力信号をカウントする３個のＴフリップ
フロップを有した８進カウンタ４１と、第１，第２ＮＯ
Ｒゲート４６，４７およびインバータ４８を有した前記
８進カウンタ４１およびエッジ検出部３０から入力する
信号を論理演算するラッチ部４５とを備えている。
【００１８】そして、このように構成された本発明に係
る垂直同期信号分離回路の作用を説明すると次のようで
ある。すなわち、図３（Ｂ）に示したような水平および
垂直同期信号（ＶＨ−Ｓｙｎｃ）が図１に示した垂直同
期パルス除去部１０に入力すると、該水平および垂直同
期信号は図２に示した３個のＤフリップフロップＤＦ
１，ＤＦ２，ＤＦ３を有した遅延部１１でクロック信号
により図３（Ｃ）に示したように、所定時間（８μｓｅ
ｃ）の間遅延される。次いで、該遅延された信号は元来
の水平および垂直同期信号と一緒に図１または２に示し
たＡＮＤゲート１２でＡＮＤ演算された後クロックパル
ス発生部２０に出力されるが、該ＡＮＤ演算された信号
からは図３（Ｄ）に示したように、水平同期パルスと第
１，第２垂直等化パルスとが元来の信号よりも２倍ほど
高い周波数に出力され、垂直同期パルスはなくなる。こ
の場合、垂直同期パルスのなくなる区間は、元来信号の
垂直同期信号区間と一致されるようになる。次いで、図
１に示した前記垂直同期パルス除去部１０の出力信号は
図１または図２に示したクロックパルス発生部２０のイ
ンバータ２１で反転された後、該反転された信号とクロ
ック信号ＣＫとがＡＮＤゲート２２でＡＮＤ演算され
（乗じられ）、図３（Ｅ）に示したような信号になって
垂直同期パルス抽出部４０に出力される。この場合、前
記クロックパルス発生部２０で発生されるクロックパル
スは図３（Ｄ）に示したような信号の低電位区間で図３
（Ｅ）に示したように、クロックパルスが発生される
が、それら発生されるクロックパルスの数は、垂直同期
パルス区間で発生されるクロックパルスの数（１９０ｃ
ｙｃｌｅ）が第１，第２垂直等化パルス区間で発生され
るクロックパルスの数（４ｃｙｃｌｅ）の３０倍以上に
なる。
る垂直同期信号分離回路の作用を説明すると次のようで
ある。すなわち、図３（Ｂ）に示したような水平および
垂直同期信号（ＶＨ−Ｓｙｎｃ）が図１に示した垂直同
期パルス除去部１０に入力すると、該水平および垂直同
期信号は図２に示した３個のＤフリップフロップＤＦ
１，ＤＦ２，ＤＦ３を有した遅延部１１でクロック信号
により図３（Ｃ）に示したように、所定時間（８μｓｅ
ｃ）の間遅延される。次いで、該遅延された信号は元来
の水平および垂直同期信号と一緒に図１または２に示し
たＡＮＤゲート１２でＡＮＤ演算された後クロックパル
ス発生部２０に出力されるが、該ＡＮＤ演算された信号
からは図３（Ｄ）に示したように、水平同期パルスと第
１，第２垂直等化パルスとが元来の信号よりも２倍ほど
高い周波数に出力され、垂直同期パルスはなくなる。こ
の場合、垂直同期パルスのなくなる区間は、元来信号の
垂直同期信号区間と一致されるようになる。次いで、図
１に示した前記垂直同期パルス除去部１０の出力信号は
図１または図２に示したクロックパルス発生部２０のイ
ンバータ２１で反転された後、該反転された信号とクロ
ック信号ＣＫとがＡＮＤゲート２２でＡＮＤ演算され
（乗じられ）、図３（Ｅ）に示したような信号になって
垂直同期パルス抽出部４０に出力される。この場合、前
記クロックパルス発生部２０で発生されるクロックパル
スは図３（Ｄ）に示したような信号の低電位区間で図３
（Ｅ）に示したように、クロックパルスが発生される
が、それら発生されるクロックパルスの数は、垂直同期
パルス区間で発生されるクロックパルスの数（１９０ｃ
ｙｃｌｅ）が第１，第２垂直等化パルス区間で発生され
るクロックパルスの数（４ｃｙｃｌｅ）の３０倍以上に
なる。
【００１９】一方、図１に示した前記垂直同期パルス除
去部１０の出力信号は、図１または２に示したエッジ検
出部３０に入力され、図３（Ｆ）に示したように、下降
エッジが検出されて垂直同期パルス検出部４０に出力さ
れる。前記エッジ検出部３０で検出された下降エッジは
図２に示した垂直同期パルス抽出部４０の８進カウンタ
４１のリセット信号（ＲＥＳＥＴ）に使用され、図２に
示したラッチ４５のリセット信号にも使用される。すな
わち、図２に示したように、図３（Ｅ）に示した第１垂
直等化パルス区間のクロック信号が３個のＤフリップフ
ロップを有した８進カウンタ４１に入力されると、該８
進カウンタ４１では最大有効ビットＭＳＢが１になる以
前にエッジ検出部３０のリセット信号によりリセットさ
れるため、該８進カウンタ４１の最大有効ビットＭＣＢ
の出力は常に低電位の状態になる。かつ、垂直同期パル
ス区間のクロックパルスが前記８進カウンタ４１に印加
すると該８進カウンタ４１の最大有効ビットＭＳＢの出
力は所定カウント数以上のとき高電位状態になる。次い
で、８進カウンタ４１から出力される信号はラッチ部４
５の第２ＮＯＲゲート４７に印加され、前記エッジ検出
部３０の出力信号が第１ＮＯＲゲート４６に印加され
て、それらの信号がラッチ部４５の第１および第２ＮＯ
Ｒゲート４６，４７およびインバータ４８で論理演算さ
れた後、図３（Ｇ）に示したように、垂直同期信号は垂
直同期区間においてのみ高電位状態になり、その他の区
間では低電位状態になる。したがって、最終の出力端で
は水平同期信号が除去され、安定な垂直同期信号のみが
抽出される。
去部１０の出力信号は、図１または２に示したエッジ検
出部３０に入力され、図３（Ｆ）に示したように、下降
エッジが検出されて垂直同期パルス検出部４０に出力さ
れる。前記エッジ検出部３０で検出された下降エッジは
図２に示した垂直同期パルス抽出部４０の８進カウンタ
４１のリセット信号（ＲＥＳＥＴ）に使用され、図２に
示したラッチ４５のリセット信号にも使用される。すな
わち、図２に示したように、図３（Ｅ）に示した第１垂
直等化パルス区間のクロック信号が３個のＤフリップフ
ロップを有した８進カウンタ４１に入力されると、該８
進カウンタ４１では最大有効ビットＭＳＢが１になる以
前にエッジ検出部３０のリセット信号によりリセットさ
れるため、該８進カウンタ４１の最大有効ビットＭＣＢ
の出力は常に低電位の状態になる。かつ、垂直同期パル
ス区間のクロックパルスが前記８進カウンタ４１に印加
すると該８進カウンタ４１の最大有効ビットＭＳＢの出
力は所定カウント数以上のとき高電位状態になる。次い
で、８進カウンタ４１から出力される信号はラッチ部４
５の第２ＮＯＲゲート４７に印加され、前記エッジ検出
部３０の出力信号が第１ＮＯＲゲート４６に印加され
て、それらの信号がラッチ部４５の第１および第２ＮＯ
Ｒゲート４６，４７およびインバータ４８で論理演算さ
れた後、図３（Ｇ）に示したように、垂直同期信号は垂
直同期区間においてのみ高電位状態になり、その他の区
間では低電位状態になる。したがって、最終の出力端で
は水平同期信号が除去され、安定な垂直同期信号のみが
抽出される。
【００２０】
【発明の効果】以上説明したように、本発明に係る請求
項１の垂直同期信号分離回路においては、入力する水平
および垂直同期信号から垂直同期パルスのみを除去する
垂直同期パルス除去部と、該垂直同期パルス除去部の出
力信号を基本クロックパルスと論理演算しクロックパル
スを発生するクロックパルス発生部と、該垂直同期パル
ス除去部の出力信号のエッジを検出するエッジ検出部
と、それらクロックパルス発生部およびエッジ検出部の
出力信号により垂直同期パルスを抽出する垂直同期パル
ス抽出部とにより構成されているため、従来のグリッチ
現象の発生しない安定な垂直同期信号分離回路を得られ
るという効果がある。
項１の垂直同期信号分離回路においては、入力する水平
および垂直同期信号から垂直同期パルスのみを除去する
垂直同期パルス除去部と、該垂直同期パルス除去部の出
力信号を基本クロックパルスと論理演算しクロックパル
スを発生するクロックパルス発生部と、該垂直同期パル
ス除去部の出力信号のエッジを検出するエッジ検出部
と、それらクロックパルス発生部およびエッジ検出部の
出力信号により垂直同期パルスを抽出する垂直同期パル
ス抽出部とにより構成されているため、従来のグリッチ
現象の発生しない安定な垂直同期信号分離回路を得られ
るという効果がある。
【００２１】また、従来の抵抗およびコンデンサのよう
な要素を使用せずに積分回路が構成されるため、容積が
減少され、原価が低廉な垂直同期信号分離回路を得ると
いう効果がある。
な要素を使用せずに積分回路が構成されるため、容積が
減少され、原価が低廉な垂直同期信号分離回路を得ると
いう効果がある。
【図１】本発明に係る垂直同期信号分離回路の構成を示
す第１のブロック図である。
す第１のブロック図である。
【図２】本発明に係る垂直同期信号分離回路の構成を示
す第２のブロック図である。
す第２のブロック図である。
【図３】図２に示した本発明に係る垂直同期信号分離回
路の各部波形図である。（Ａ）は１ＭＨｚの基本クロッ
ク信号波形図、（Ｂ）は水平および垂直同期信号波形表
示図、（Ｃ）は遅延部１１で遅延された水平および垂直
同期信号波形表示図、（Ｄ）はＡＮＤゲート１２の出力
信号波形表示図、（Ｅ）はＡＮＤゲート２２の出力信号
波形表示図、（Ｆ）はエッジ検出部３０のエッジ検出信
号波形表示図、（Ｇ）は垂直同期パルス抽出部４０の出
力信号波形表示図である。
路の各部波形図である。（Ａ）は１ＭＨｚの基本クロッ
ク信号波形図、（Ｂ）は水平および垂直同期信号波形表
示図、（Ｃ）は遅延部１１で遅延された水平および垂直
同期信号波形表示図、（Ｄ）はＡＮＤゲート１２の出力
信号波形表示図、（Ｅ）はＡＮＤゲート２２の出力信号
波形表示図、（Ｆ）はエッジ検出部３０のエッジ検出信
号波形表示図、（Ｇ）は垂直同期パルス抽出部４０の出
力信号波形表示図である。
【図４】従来の垂直同期信号分離回路の構成を示すブロ
ック図である。
ック図である。
【図５】図４に示した従来の垂直同期信号分離回路の各
部波形図である。（Ａ）は同期信号分離部１に入力する
複合映像信号波形表示図、（Ｂ）は同期信号分離部１の
出力信号波形表示図、（Ｃ）は比較部３に入力する信号
波形表示図、（Ｄ）は比較部３の出力信号波形表示図で
ある。
部波形図である。（Ａ）は同期信号分離部１に入力する
複合映像信号波形表示図、（Ｂ）は同期信号分離部１の
出力信号波形表示図、（Ｃ）は比較部３に入力する信号
波形表示図、（Ｄ）は比較部３の出力信号波形表示図で
ある。
１０ 垂直同期パルス除去部 １１ 遅延部 １２，２２ ＡＮＤゲート ２０ クロックパルス発生部 ２１，４８ インバータ ３０ エッジ検出部 ４０ 垂直同期パルス抽出部 ４１ ８進カウンタ ４５ ラッチ部 ４６ 第１ＮＯＲゲート ４７ 第２ＮＯＲゲート ＴＦ１，ＴＦ２，ＴＦ３ Ｔフリップフロップ ＤＦ１，ＤＦ２，ＤＦ３ Ｄフリップフロップ
Claims (6)
- 【請求項１】 入力するテレビジョンの水平および垂直
同期信号（ＶＨ−Ｓｙｎｃ）を所定時間遅延させた後、
これを元来の水平および垂直同期信号と論理演算し、垂
直同期パルスのみを除去する垂直同期パルス除去部と、 該垂直同期パルス除去部で垂直同期パルスの除去された
信号を基本クロックパルスと論理演算させてクロックパ
ルスを発生するクロックパルス発生部と、 前記垂直同期パルス除去部から発生する信号のエッジを
検出し、リセット信号に使用するエッジ検出部と、 前記クロックパルス発生部から発生されたクロックパル
スの数をカウントし、該カウントされたクロックパルス
数をエッジ検出信号と一緒にラッチさせ、垂直同期パル
スのみを抽出する垂直同期パルス抽出部とを備えた垂直
同期信号分離回路。 - 【請求項２】 前記垂直同期パルス除去部は、入力する
テレビジョンの水平垂直同期信号（ＶＨ−Ｓｙｎｃ）を
所定時間遅延させる遅延部と、 該遅延部で遅延された信号と元来の信号とをＡＮＤ演算
し、垂直同期パルスの除去された信号を出力するＡＮＤ
ゲートとを備えた請求項１に記載の垂直同期信号分離回
路。 - 【請求項３】 前記遅延部は、 複数個のＤフリップフロップを備えた請求項２に記載の
垂直同期信号分離回路。 - 【請求項４】 前記垂直同期パルス抽出部は、 前記エッジ検出部の出力信号とクロックパルス発生部の
出力信号とを受け、入力されるクロックパルス信号をカ
ウントする８進カウンタと、 該８進カウンタの出力信号をラッチし垂直同期信号を出
力するラッチ部とを備えた請求項１に記載の垂直同期信
号分離回路。 - 【請求項５】 前記８進カウンタは、 複数個のＴフリップフロップを備えた請求項４に記載の
垂直同期信号分離回路。 - 【請求項６】 前記ラッチ部は、 前記エッジ検出部から出力する信号と第２ＮＯＲゲート
の出力信号とをＮＯＲ演算し、該第２ＮＯＲゲートの入
力端に出力する第１ＮＯＲゲートと、 前記８進カウンタの出力信号と前記第１ＮＯＲゲートの
出力信号とをＮＯＲ演算し、該第１ＮＯＲゲートの入力
端およびインバータに出力する第２ＮＯＲゲートと、 該第２ＮＯＲゲートの出力信号を反転して出力するイン
バータとを備えた請求項４に記載の垂直同期信号分離回
路。
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|---|---|---|---|
| KR1019930015715A KR950007417A (ko) | 1993-08-13 | 1993-08-13 | 디지탈 수직동기신호 분리장치 |
| KR93P15715 | 1993-08-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154638A true JPH07154638A (ja) | 1995-06-16 |
| JP2901880B2 JP2901880B2 (ja) | 1999-06-07 |
Family
ID=19361231
Family Applications (1)
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|---|---|---|---|
| JP6190265A Expired - Fee Related JP2901880B2 (ja) | 1993-08-13 | 1994-08-12 | 垂直同期信号分離回路 |
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|---|---|
| US (1) | US5467140A (ja) |
| JP (1) | JP2901880B2 (ja) |
| KR (1) | KR950007417A (ja) |
| DE (1) | DE4428703C2 (ja) |
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| US5754251A (en) * | 1995-12-12 | 1998-05-19 | Trw Inc. | Digital video vertical synchronization pulse detector |
| KR0157125B1 (ko) * | 1995-12-30 | 1998-11-16 | 김광호 | 복합 영상 기기의 블랙킹 신호 발생 제어 회로 |
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US5999222A (en) * | 1997-09-04 | 1999-12-07 | Hughes-Jvc Technology Corporation | Digital vertical sync separator |
| KR100556465B1 (ko) * | 1998-12-01 | 2006-08-30 | 엘지전자 주식회사 | 티브이(tv)신호에서의 동기신호 분리장치 |
| KR100429999B1 (ko) * | 2001-11-01 | 2004-05-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
| KR100459453B1 (ko) * | 2002-05-10 | 2004-12-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
| US20070152929A1 (en) * | 2005-12-30 | 2007-07-05 | Chun-Kong Chan | Device and method for generating synchronous double-frequency signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237879A (ja) * | 1990-02-14 | 1991-10-23 | Mitsubishi Electric Corp | 同期分離回路 |
| JPH0413375A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729108B2 (ja) * | 1973-06-19 | 1982-06-21 | ||
| NL8006354A (nl) * | 1980-11-21 | 1982-06-16 | Philips Nv | Schakeling voor het afleiden van een rastersynchroniseersignaal uit een samengesteld televisiesynchroniseersignaal. |
| JPS63158977A (ja) * | 1986-12-23 | 1988-07-01 | Victor Co Of Japan Ltd | フイ−ルド判別回路 |
-
1993
- 1993-08-13 KR KR1019930015715A patent/KR950007417A/ko not_active Application Discontinuation
-
1994
- 1994-08-08 US US08/287,330 patent/US5467140A/en not_active Expired - Lifetime
- 1994-08-12 DE DE4428703A patent/DE4428703C2/de not_active Expired - Fee Related
- 1994-08-12 JP JP6190265A patent/JP2901880B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237879A (ja) * | 1990-02-14 | 1991-10-23 | Mitsubishi Electric Corp | 同期分離回路 |
| JPH0413375A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4428703C2 (de) | 1996-07-18 |
| JP2901880B2 (ja) | 1999-06-07 |
| US5467140A (en) | 1995-11-14 |
| DE4428703A1 (de) | 1995-02-16 |
| KR950007417A (ko) | 1995-03-21 |
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