JPH08237560A

JPH08237560A - Ｐｌｌ回路の基準信号発生回路

Info

Publication number: JPH08237560A
Application number: JP7035653A
Authority: JP
Inventors: Hiroshi Koyama; 博小山; Hiroyasu Shindo; 博康新藤; Masaya Ota; 昌也太田; Kazumasa Chiaki; 一雅千明
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-02-23
Filing date: 1995-02-23
Publication date: 1996-09-13

Abstract

(57)【要約】【目的】映像信号の水平同期パルスをＰＬＬ回路の位
相比較の為の基準信号として使用する場合、前記ＰＬＬ
回路が集積化されていても集積回路の端子数を増やすこ
となくＰＬＬ動作を実現できるＰＬＬ回路の基準信号発
生回路を提供することを目的とする。【構成】映像信号の水平同期パルスを位相比較の為の
基準信号として使用するＰＬＬ回路８を集積化した場
合、映像信号から水平同期パルスを抜き取る同期分離回
路を前記ＰＬＬ回路８と同一チップ上に集積化した為、
集積回路に基準信号入力の為の専用の入力端子は不要と
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路の基準信号
発生回路に関する。

【０００２】

【従来の技術】現在、米国では聾唖者向けを目的とし
て、文字情報をＴＶ画面上に表示したり或いは表示を消
したり切換表示できる所謂クローズドキャプション放送
が開始されている。この放送とは、映像信号の奇数フィ
ールドの２１番目の水平走査期間（２１Ｈ）に文字情報
をコード化したデジタルデータを放送局側から送信する
ものであり、受信機（ＴＶ受像機、ＶＴＲ等）で送信さ
れてきたデジタルデータを解読することによりＴＶ画面
上への文字情報の表示を可能としている。

【０００３】ところで、実際にＴＶ画面上に文字情報を
表示する為には、２１Ｈに重畳しているデジタルデータ
を映像信号から抜き取り信号処理する必要がある。この
デジタルデータは水平走査周波数ｆＨの３２倍の５０３
ＫＨｚに規格上決定されており、１６ビットのシリアル
データから成る。このデジタルデータを映像信号から抜
き取るには、このデジタルデータに同期した５０３ＫＨ
ｚのクロック信号（切り出し信号）が必要となる。デジ
タルデータは水平走査周波数ｆＨの３２倍に同期してい
る為、前記クロック信号を得るには、水平同期パルスに
位相ロックしたｆＨと同一周波数信号を得るＰＬＬ回路
を設ける必要がある。

【０００４】また、ＴＶ画面上に文字をドット表示する
場合にも、水平同期パルスに同期した周波数信号を得る
必要がある為、ＰＬＬ回路が必要となる。従来は、上記
したＰＬＬ回路を実現する為に、ＰＬＬ回路を構成する
位相比較器の基準信号として、発振器の発振クロック、
ＴＶ受像機のフライバックから得られる水平同期パルス
等を使用していた。

【０００５】

【発明が解決しようとする課題】最近では、上記した文
字情報をコード化したデジタルデータを抜き取る回路、
上記ＰＬＬ回路等は、集積回路の状態で受信機に内蔵さ
れている。その際、発振器の発振クロックを使用する
と、集積回路の外部に発振振動子及びコンデンサを設け
なければならず、これより集積回路に発振クロックを取
り込む為の専用の入力端子が必要となった。また、フラ
イバックから得られる水平同期パルスを使用する場合で
も、集積回路に新たに水平同期パルス入力用の専用の入
力端子を設けなければならず、何れにしても集積回路チ
ップが大型化してしまう問題があった。

【０００６】そこで、本発明は、映像信号の水平同期パ
ルスをＰＬＬ回路の位相比較の為の基準信号として使用
する場合、前記ＰＬＬ回路が集積化されていても集積回
路の端子数を増やすことなくＰＬＬ動作を実現できるＰ
ＬＬ回路の基準信号発生回路を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、基準信号と電圧制御発振器の出力信号とを位相比
較し、前記基準信号に位相同期した前記出力信号を得る
ＰＬＬ回路を集積化する場合において、映像信号を同期
分離する同期分離回路を集積回路内部に設け、該同期分
離回路から得られる水平同期パルスを基準信号として使
用する点である。

【０００８】具体的には、電圧制御発振器の発振周波数
を所定分周して映像信号の水平走査周波数と同一の第１
分周信号を発生し、該第１分周信号を位相比較器に帰還
するＰＬＬ回路と、前記映像信号から等化パルス、垂直
同期パルス、及び水平同期パルスを抜き取る抜取手段
と、前記抜取手段の出力から前記垂直同期パルス期間を
検出する検出手段と、前記検出手段の出力でリセットさ
れ、前記電圧制御発振器の発振周波数を所定分周した第
２分周信号を基に計数を行い、前記水平同期パルスの発
生期間に対応する計数範囲だけ第１制御信号を発生する
第１計数手段と、前記抜取手段から出力される１水平走
査期間毎のパルス変化でリセットされ、前記電圧制御発
振器の発振周波数を所定分周した第３分周信号を計数
し、前記水平同期パルスを発生すべき位置に対応する計
数範囲だけ第２制御信号を発生する第２計数手段と、前
記第１分周信号及び前記第２制御信号を基に疑似水平同
期パルスを発生する発生手段と、前記第１制御信号が発
生している期間に前記抜取手段から出力される前記水平
同期パルスをそのまま出力し、且つ、前記第１制御信号
が発生しない期間に前記発生手段にて作成された前記疑
似水平同期パルスを出力する切換手段と、を備え、前記
切換手段から出力される前記水平同期パルス及び前記疑
似水平同期パルスを前記ＰＬＬ回路の位相比較器の基準
信号として帰還し、前記ＰＬＬ回路から前記水平同期パ
ルス及び前記疑似水平同期パルスに位相同期した周波数
信号を得ることを特徴とする。

【０００９】

【作用】本発明によれば、映像信号の水平同期パルスを
位相比較の為の基準信号として使用するＰＬＬ回路を集
積化した場合、映像信号から水平同期パルスを抜き取る
同期分離回路を前記ＰＬＬ回路と同一チップ上に集積化
した為、集積回路に基準信号入力の為の専用の入力端子
は不要となる。

【００１０】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のＰＬＬ回路の基準信号発生回路を示
す図である。尚、図１回路は同一チップ上に集積化され
ているものとする。図１において、（１）はコンポジッ
ト映像信号ＣＶＩＤＥＯが印加される映像信号入力端子
である。（２）はクランプ回路であり、コンポジット映
像信号がカップリングコンデンサ（３）を介して印加さ
れるものであり、コンポジット映像信号のペデスタルレ
ベルをＶｄｄ／２にクランプするものである。（４）は
ピークホールド回路であり、該ピークホールド回路
（４）はコンデンサ（図示せず）を含み、図２に示すコ
ンポジット映像信号ＣＶＩＤＥＯの等化パルス、垂直同
期パルス及び水平同期パルスの下側のピーク電圧を保持
するものである。尚、図２は一例として奇数フィールド
のコンポジット映像信号を取り上げている。該ピークホ
ールド回路（４）の出力と電源Ｖｄｄ／２との間には抵
抗値の等しい抵抗（５）（６）が直列接続され、即ち、
抵抗（５）（６）の接続中点からはペデスタルレベルと
前記下側ピーク電圧の中間電圧が出力される。（７）は
比較器であり、ペデスタルレベルがＶｄｄ／２にクラン
プされたコンポジット映像信号が＋（非反転入力）端子
に印加され、コンポジット映像信号の等化パルス、垂直
同期パルス及び水平同期パルスの下側ピーク電圧とペデ
スタルレベルとの中間電圧が−（反転入力）端子に印加
される。即ち、等化パルス、垂直同期パルス及び水平同
期パルスが発生する期間では、比較器（７）の−端子入
力の方が＋端子入力より大きくなる為、比較器（７）か
らは等化パルス、垂直同期パルス及び水平同期パルスの
みが抜き取られた形のパルス列ＣＳＹＮＣが出力され
る。比較器（７）の電源が５ボルトであるとすると、パ
ルス列ＣＳＹＮＣのハイレベルは５ボルト、ローレベル
は０ボルトとなる。

【００１１】一方、一点鎖線の（８）はＰＬＬ回路であ
る。該ＰＬＬ回路（８）内部において、（９）は位相比
較器であり、基準信号として後述するマルチプレクサか
ら切換出力される水平同期パルス及び疑似水平同期パル
スが印加され、位相合わせを行う他方の入力として後述
する１／２分周器から出力されるデューティ５０％の信
号ＦＨ（水平同期パルスと同一周波数）が帰還される。
該位相比較器（９）は、信号ＦＨの位相が前記水平同期
パルス及び前記疑似水平同期パルスの位相より進んでい
る時に位相進みに応じた幅のハイレベルを出力し、反対
に位相が遅れている時に位相遅れに応じた幅のローレベ
ルを出力する。（１０）はローパスフィルタであり、位
相比較器（９）から出力されたハイレベル及びローレベ
ルのパルスを積分してアナログ電圧を出力するものであ
る。（１１）は電圧制御発振器であり、ローパスフィル
タ（１０）から出力されたアナログ電圧に応じた周波数
信号を発生するものである。例えば電圧制御発振器（１
１）から１４ＭＨｚの周波数信号が出力されるものとす
る。（１２）は１／２８分周器であり、１４ＭＨｚを１
／２８分周し、３２ＦＨ（第３分周信号）を出力するも
のである。また（１３）は１／１６分周器であり、３２
ＦＨを１／１６分周し、２ＦＨ（第２分周信号）を出力
するものである。また（１４）は１／２分周器であり、
２ＦＨを１／２分周してＦＨ（第１分周信号）を出力す
るものである。１／２分周器（１４）の分周出力は位相
比較器（９）の他方入力に帰還される。これより、１／
２分周器（１４）から出力されるＦＨの位相は水平同期
信号及び疑似水平同期信号の位相に一致する。

【００１２】（１５）は垂直同期パルスの検出回路（検
出手段）である。該検出回路（１５）は、等化パルス及
び垂直同期パルスのハイからローへのレベル変化を検出
し、その時点から所定時間（例えば１４μｓｅｃ）だけ
変化がない時に、等化パルス期間から垂直同期パルス期
間となったものと判断し、該検出回路（１５）内部でロ
ーからハイに立ち上がる内部信号を生成する。因みに各
等化パルスは１４μｓｅｃ未満で必ず変化する。前記内
部信号がハイレベルとなると、その直後の２ＦＨの立ち
下がりから該２ＦＨの１周期だけハイレベルとなる検出
信号が検出回路（１５）から出力される。尚、２ＦＨを
使用して前記検出信号を作成する理由は、映像信号の奇
数フィールドと偶数フィールドとでは、水平走査期間が
ｆＨ／２だけずれる為、両フィールドに対応できる様に
２ＦＨを使用している。

【００１３】（１６）はカウンタであり、Ｒ（リセッ
ト）端子には検出回路（１５）の検出信号が印加されて
そのハイレベル期間だけリセットされ、Ｃ（クロック）
端子には２ＦＨが印加される。該カウンタ（１６）内部
において、図示はしていないが、２ＦＨを１／２分周す
る分周器が設けられており、その分周出力ＦＨ’は、図
２に示す如く、検出信号がローレベルになった時点でカ
ウンタ（１６）がリセット解除される為に分周され始め
る。該カウンタ（１６）は分周出力ＦＨ’の立ち下がり
に同期してカウンタアップしていく。具体的には、コン
ポジット映像信号の５Ｈ目でカウンタ（１６）の計数値
は０となる。（１７）は２１Ｈ検出回路であり、カウン
タ（１６）の計数値がコンポジット映像信号の２１Ｈ目
を計数したことを検出するものである。具体的には、コ
ンポジット映像信号の２１Ｈ目では、カウンタ（１６）
の計数値は１６であり（５Ｈ目で０だから）、２１Ｈ検
出回路（１７）内部には、１０進数の１６を２進数にし
たバイナリデータが保持されたレジスタ（又はハード的
にマスクで前記バイナリデータを焼き付けてもよい）
と、カウンタ（１６）の計数値が１６になって前記レジ
スタの値と一致した時にハイレベルの一致信号を出力す
る一致検出回路とが含まれている。同様に、（１８）は
２２５Ｈ検出回路であり、カウンタ（１６）の計数値が
コンポジット映像信号の２２５Ｈ目を計数したことを検
出するものである。具体的には、コンポジット映像信号
の２２５Ｈ目では、カウンタ（１６）の計数値は１０進
数の２２０であり、２２５Ｈ検出回路（１８）内部に
は、１０進数の２２０を２進数にしたバイナリデータが
保持されたレジスタ（又はハード的にマスクで前記バイ
ナリデータを焼き付けてもよい）と、カウンタ（１６）
の計数値が２２０になって前記レジスタの値と一致した
時にハイレベルの一致信号を出力する一致検出回路とが
含まれている。（１９）はＲＳフリップフロップであ
り、２１Ｈ検出回路（１７）の一致信号でセットされ、
２２５Ｈ検出回路（１８）の一致信号でリセットされる
ものである。即ち、ＲＳフリップフロップ（１９）から
は、コンポジット映像信号の２１Ｈ目から２２５Ｈ目ま
でハイレベルとなる第１制御信号が出力される。尚、本
実施例では、第１制御信号がコンポジット映像信号の２
１Ｈから２２５Ｈまでハイレベルとなる様に設定してい
るが、別段これに限定されることなく、水平同期パルス
が正常に発生する水平走査期間（１０Ｈ〜２６２Ｈ）で
あれば、第１制御信号の発生期間を任意に設定可能であ
ることは言うまでもない。

【００１４】一方、（２０）は立下り検出回路であり、
等化パルス、垂直同期パルス及び水平同期パルスの立ち
下がりを検出して該立ち下がり毎にハイレベルのパルス
を出力するものである。（２１）はカウンタであり、Ｒ
端子にはＡＮＤゲート（２２）を介して立下り検出回路
（２０）のハイレベル出力が印加されてリセットされ、
Ｃ端子には１／２８分周器（１２）の分周出力３２ＦＨ
が印加されてカウントアップを行う。（２３）は１Ｄ検
出回路であり、カウンタ（２１）の計数値が１Ｄ（ヘキ
サデシマル）になったことを検出するものである。具体
的には、１Ｄ検出回路（２３）内部には、１Ｄを示すバ
イナリデータが保持されたレジスタ（又はハード的にマ
スクで前記バイナリデータを焼き付けてもよい）と、カ
ウンタ（２１）の計数値が１Ｄになって前記レジスタの
値と一致した時に一致信号を出力する一致検出回路とが
含まれている。同様に、（２４）は０３検出回路であ
り、カウンタ（２１）の計数値が０３（ヘキサデシマ
ル）になったことを検出するものである。具体的には、
０３検出回路（２４）内部には、０３を示すバイナリデ
ータが保持されたレジスタ（又はハード的にマスクで前
記バイナリデータを焼き付けてもよい）と、カウンタ
（２１）の計数値が０３になって前記レジスタの値と一
致した時に一致信号を出力する一致検出回路とが含まれ
ている。（２５）はＲＳフリップフロップであり、１Ｄ
検出回路（２３）の一致信号によりセットされ、０３検
出回路（２４）の一致信号によりリセットされるもので
ある。即ち、ＲＳフリップフロップ（２５）からは、１
Ｈ間隔のパルス発生期間を含む範囲でハイレベルとなる
第２制御信号Ａが出力される。

【００１５】ここで、図２に示す様に、パルス列ＣＳＹ
ＮＣは、等化パルス期間及び垂直同期パルス期間では、
Ｈ／２毎に発生し、各水平走査期間の中間のパルスは前
記疑似水平同期パルスを発生する上で不要である。そこ
で、ＲＳフリップフロップ（２５）の第２制御信号Ａを
ＡＮＤゲート（２２）の一方の入力に印加し、立下り検
出回路（２０）がパルス列ＣＳＹＮＣの各水平走査期間
の中間のパルスの立ち下がりを検出しても、その検出出
力でカウンタ（２１）がリセットされない様にしてい
る。（２６）はセット優先型のＲＳフリップフロップで
あり、Ｓ端子にはインバータ（２７）を介してＲＳフリ
ップフロップ（２５）の第２制御信号Ａが印加され、Ｒ
端子にはインバータ（２８）を介して１／２分周器（１
４）の分周出力ＦＨが印加される。ＲＳフリップフロッ
プ（２６）からは前記疑似水平同期パルスが発生する
が、この動作について図３のタイムチャートを用いて説
明する。

【００１６】図３におけるパルス列ＣＳＹＮＣは例えば
１Ｈの等化パルスであるものとする。１／２分周器（１
４）の分周出力ＦＨは水平同期パルスに同期している
為、１Ｈの等化パルス期間でも同期している。まず、１
Ｈの最初の等化パルスが立ち下がると、この時点ではＲ
Ｓフリップフロップ（２５）の第２制御信号Ａがハイレ
ベルとなっている為、ＡＮＤゲート（２２）はゲートを
開き、１４ＭＨｚに同期した立下り検出回路（２０）の
検出出力によりカウンタ（２１）はリセットされる。そ
して、該カウンタ（２１）は３２ＦＨの立ち上がりを計
数し始める。１Ｈの中間即ちＨ／２経過した時点で再び
等化パルスが発生し、該等化パルスの立ち下がりを立下
り検出回路（２０）にて検出され検出出力が発生する
が、ＲＳフリップフロップ（２５）の第２制御信号Ａが
ローレベルとなっている為にＡＮＤゲート（２２）はゲ
ートを閉じており、立下り検出回路（２０）の検出出力
はＡＮＤゲート（２２）を通過できず、この時にカウン
タ（２１）がリセットされることはない。そして、カウ
ンタ（２１）の計数値が１Ｄになると、ＲＳフリップフ
ロップ（２５）がセットされる為に該ＲＳフリップフロ
ップ（２５）の第２制御信号Ａはハイレベルとなる。そ
の後、２Ｈ目の等化パルスが発生すると、出力Ａがハイ
レベルになっていることから立下り検出回路（２０）の
検出出力によりカウンタ（２１）がリセットされ、再び
３２ＦＨの立ち上がりを０から計数し始める。そして、
カウンタ（２１）の計数値が０３になると、０３検出回
路（２４）の検出出力によりＲＳフリップフロップ（２
５）がリセットされる為に該ＲＳフリップフロップ（２
５）の第２制御信号Ａはローレベルになる。後段のＲＳ
フリップフロップ（２６）には、Ｓ端子に出力Ａの反転
が印加されると共にＲ端子にはＦＨの反転が印加される
為、図３に示す様に、等化パルス期間及び垂直同期パル
ス期間でＨ／２間隔で存在する中間パルスが削除された
状態の所謂疑似水平同期パルスがＲＳフリップフロップ
（２６）から発生する。

【００１７】（２９）（３０）はＡＮＤゲート、（３
１）はＯＲゲートであり、マルチプレクサを構成する。
ＡＮＤゲート（２９）の一方の入力にはパルス列ＣＳＹ
ＮＣが印加され、他方の入力にはＲＳフリップフロップ
（１９）から出力される、コンポジット映像信号の２１
Ｈから２２５Ｈまでハイレベルとなる第１制御信号が印
加される。また、ＡＮＤゲート（３０）の一方の入力に
はＲＳフリップフロップ（２６）の出力である疑似水平
同期信号が印加され、他方の入力には第１制御信号がイ
ンバータ（３２）を介して反転して印加される。即ち、
ＡＮＤゲート（２９）（３０）はお互いに相補的にゲー
トを開閉する。

【００１８】従って、ＯＲゲート（３１）からは、２１
Ｈから２２５Ｈまではパルス列ＣＳＹＮＣの１Ｈ間隔の
水平同期パルスがそのまま出力され、それ以外の水平走
査期間では１Ｈ間隔の疑似水平同期パルスが出力され、
結果的に、等化パルス期間及び垂直同期パルス期間がＨ
／２間隔でパルスを発生しているにも関わらず、１Ｈ間
隔の水平同期パルスが常に出力されることになる。この
水平同期パルスはＰＬＬ回路（８）内部の基準信号とし
て帰還され、この水平同期パルスに同期したＦＨが得ら
れる。

【００１９】これより、電圧制御発振器（１１）の出力
周波数を所定分周することにより、キャプションデータ
を映像信号から抜き取ったり、ＴＶ画面表示用のドット
クロックを作成したりできる。以上より、図１回路を集
積化した場合に、映像信号の水平同期パルスを基準信号
としてＰＬＬ動作を行う際には、コンポジット映像信号
を印加する映像信号入力端子（１）を設けておき、この
映像信号入力端子（１）入力を用いてＰＬＬ動作を実現
できる為、集積回路の端子の増加を防止でき、集積回路
の大型化を防止できる。また、ＰＬＬ動作を行うのに集
積回路への外付部品が削減できる為、コストダウンも可
能となる。

【００２０】

【発明の効果】本発明によれば、映像信号の水平同期パ
ルスを基準信号としてＰＬＬ動作を行う回路を集積化す
る場合に、映像信号を印加する端子を設けるだけで済
み、集積回路の小型化を実現でき、更には集積回路の外
付部品を削減してコストダウンも可能となる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の基準信号発生回路を示す
図である。

【図２】図１の動作を示すタイムチャートである。

【図３】図１の動作を示すタイムチャートである。

【符号の説明】

（７）比較器（８）ＰＬＬ回路（１５）検出回路（１６）（２１）カウンタ（１９）（２５）（２６）ＲＳフリップフロップ

フロントページの続き (72)発明者千明一雅大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】基準信号と電圧制御発振器の出力信号と
を位相比較し、前記基準信号に位相同期した前記出力信
号を得るＰＬＬ回路において、映像信号を同期分離する
同期分離回路を設け、該同期分離回路から得られる水平
同期パルスを基準信号として使用することを特徴とする
ＰＬＬ回路の基準信号発生回路。
【請求項２】前記ＰＬＬ回路及び前記同期分離回路を
集積化し、水平同期パルスを印加する端子を不要とした
ことを特徴とする請求項１記載のＰＬＬ回路の基準信号
発生回路。
【請求項３】電圧制御発振器の発振周波数を所定分周
して映像信号の水平走査周波数と同一の第１分周信号を
発生し、該第１分周信号を位相比較器に帰還するＰＬＬ
回路と、前記映像信号から等化パルス、垂直同期パルス、及び水
平同期パルスを抜き取る抜取手段と、前記抜取手段の出力から前記垂直同期パルス期間を検出
する検出手段と、前記検出手段の出力でリセットされ、前記電圧制御発振
器の発振周波数を所定分周した第２分周信号を基に計数
を行い、前記水平同期パルスの発生期間に対応する計数
範囲だけ第１制御信号を発生する第１計数手段と、前記抜取手段から出力される１水平走査期間毎のパルス
変化でリセットされ、前記電圧制御発振器の発振周波数
を所定分周した第３分周信号を計数し、前記水平同期パ
ルスを発生すべき位置に対応する計数範囲だけ第２制御
信号を発生する第２計数手段と、前記第１分周信号及び前記第２制御信号を基に疑似水平
同期パルスを発生する発生手段と、前記第１制御信号が発生している期間に前記抜取手段か
ら出力される前記水平同期パルスをそのまま出力し、且
つ、前記第１制御信号が発生しない期間に前記発生手段
にて作成された前記疑似水平同期パルスを出力する切換
手段と、を備え、前記切換手段から出力される前記水平同期パルス及び前
記疑似水平同期パルスを前記ＰＬＬ回路の位相比較器の
基準信号として帰還し、前記ＰＬＬ回路から前記水平同
期パルス及び前記疑似水平同期パルスに位相同期した周
波数信号を得ることを特徴とするＰＬＬ回路の基準信号
発生回路。