JP3311533B2 - ラッチクロック発生回路 - Google Patents
ラッチクロック発生回路Info
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- JP3311533B2 JP3311533B2 JP01431095A JP1431095A JP3311533B2 JP 3311533 B2 JP3311533 B2 JP 3311533B2 JP 01431095 A JP01431095 A JP 01431095A JP 1431095 A JP1431095 A JP 1431095A JP 3311533 B2 JP3311533 B2 JP 3311533B2
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- Japan
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- clock
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Description
【０００１】
【産業上の利用分野】本発明は、映像信号の特定の１水
平走査期間に重畳されたキャプションデータを確実に抜
き取り信号処理するのに好適なラッチクロック発生回路
に関する。
平走査期間に重畳されたキャプションデータを確実に抜
き取り信号処理するのに好適なラッチクロック発生回路
に関する。
【０００２】
【従来の技術】現在、米国では、聾唖者向けを目的とし
て、テレビ画面上に文字情報を希望に応じて表示したり
無表示としたりできる所謂クローズドキャプションシス
テムが実施されている。このシステムは、テレビ放送局
からキャプションデータを送信してリアルタイムでテレ
ビ画面上に文字情報を表示させたり、或いは、ビデオデ
ィスク又はビデオテープ等の記録媒体に予めキャプショ
ンデータを記録させておき前記記録媒体を再生すること
によりテレビ画面上に文字情報を表示させたりするもの
である。
て、テレビ画面上に文字情報を希望に応じて表示したり
無表示としたりできる所謂クローズドキャプションシス
テムが実施されている。このシステムは、テレビ放送局
からキャプションデータを送信してリアルタイムでテレ
ビ画面上に文字情報を表示させたり、或いは、ビデオデ
ィスク又はビデオテープ等の記録媒体に予めキャプショ
ンデータを記録させておき前記記録媒体を再生すること
によりテレビ画面上に文字情報を表示させたりするもの
である。
【０００３】ところで、テレビ画面上に文字情報の表示
を実現するには、映像信号の２１番目の水平走査期間
（２１Ｈ）に重畳されているキャプションデータを抜き
取り解読する必要がある。２１Ｈの情報について図２の
ａを用いて説明する。図２のａにおいて、２１Ｈの水平
走査期間には、期間ｔ０にランインクロックが重畳され
る。該ランインクロックはキャプションデータが２１Ｈ
に重畳されることを知らせる為の情報であり、水平走査
周波数ｆＨの３２倍の周波数である５０３ＫＨｚのクロ
ックが７周期分連続して重畳したものである。また、期
間ｔ１には３ビットのスタートビットが重畳される。該
スタートビットは規格上「０」「０」「１」と定められ
ており、各ビットの発生期間を１周期とする周波数はラ
ンインクロックと同様に５０３ＫＨｚである。更に、期
間ｔ２には１６ビットのキャプションデータが重畳され
る。該キャプションデータの各ビットの発生期間を１周
期とする周波数も５０３ＫＨｚと定められている。
を実現するには、映像信号の２１番目の水平走査期間
（２１Ｈ）に重畳されているキャプションデータを抜き
取り解読する必要がある。２１Ｈの情報について図２の
ａを用いて説明する。図２のａにおいて、２１Ｈの水平
走査期間には、期間ｔ０にランインクロックが重畳され
る。該ランインクロックはキャプションデータが２１Ｈ
に重畳されることを知らせる為の情報であり、水平走査
周波数ｆＨの３２倍の周波数である５０３ＫＨｚのクロ
ックが７周期分連続して重畳したものである。また、期
間ｔ１には３ビットのスタートビットが重畳される。該
スタートビットは規格上「０」「０」「１」と定められ
ており、各ビットの発生期間を１周期とする周波数はラ
ンインクロックと同様に５０３ＫＨｚである。更に、期
間ｔ２には１６ビットのキャプションデータが重畳され
る。該キャプションデータの各ビットの発生期間を１周
期とする周波数も５０３ＫＨｚと定められている。
【０００４】さて、前記キャプションデータを２１Ｈか
ら抜き取る場合、発振器から得られた発振クロックを所
定分周して５０３ＫＨｚの分周クロックを作成し、該分
周クロックをランインクロックと位相合わせしていた。
前記分周クロック及び前記ランインクロックの位相が一
致しているということは、前記分周クロックは前記キャ
プションデータとも位相が一致しているということであ
り、前記キャプションデータの各ビットの状態が安定す
る位置即ち前記キャプションデータの各ビット情報の中
間付近で変化する前記分周クロックの立ち上がり又は立
ち下がりに同期して、前記キャプションデータをシフト
レジスタ（図示せず）に順次保持し、１６ビットのキャ
プションデータが前記シフトレジスタに保持された後前
記キャプションデータを前記シフトレジスタから取り出
して解読することにより、テレビ画面上への文字情報表
示を可能としていた。
ら抜き取る場合、発振器から得られた発振クロックを所
定分周して５０３ＫＨｚの分周クロックを作成し、該分
周クロックをランインクロックと位相合わせしていた。
前記分周クロック及び前記ランインクロックの位相が一
致しているということは、前記分周クロックは前記キャ
プションデータとも位相が一致しているということであ
り、前記キャプションデータの各ビットの状態が安定す
る位置即ち前記キャプションデータの各ビット情報の中
間付近で変化する前記分周クロックの立ち上がり又は立
ち下がりに同期して、前記キャプションデータをシフト
レジスタ（図示せず）に順次保持し、１６ビットのキャ
プションデータが前記シフトレジスタに保持された後前
記キャプションデータを前記シフトレジスタから取り出
して解読することにより、テレビ画面上への文字情報表
示を可能としていた。
【０００５】
【発明が解決しようとする課題】ここで、コンポジット
映像信号の場合、水平同期信号とランインクロックとの
間にカラーバースト信号が重畳しており、２１Ｈの水平
走査期間から確実にキャプションデータを抜き取る為に
は、事前に前記カラーバースト信号を取り除いておかな
ければならない。従来は、前記カラーバースト信号を取
り除く為にフィルタ回路を使用している。
映像信号の場合、水平同期信号とランインクロックとの
間にカラーバースト信号が重畳しており、２１Ｈの水平
走査期間から確実にキャプションデータを抜き取る為に
は、事前に前記カラーバースト信号を取り除いておかな
ければならない。従来は、前記カラーバースト信号を取
り除く為にフィルタ回路を使用している。
【０００６】一方、ランインクロックは５０３ＫＨｚで
固定であるが、キャプションデータは「１」又は「０」
のデータを１６個組み合わせて並べたデータである為、
最も高い周波数を有するキャプションデータでも「１」
及び「０」のデータを交互に組み合わせた５０３／２Ｋ
Ｈｚの周波数となり、ランインクロックの周波数に比べ
て１／２と低い。コンポジット映像信号を前記フィルタ
回路に通した場合、周波数の高いランインクロックが影
響を受け、該ランインクロックが２１Ｈに正常に重畳し
てこない場合がある。また、レンタルビデオテープの再
生時におけるコピーガード処理やＣＡＴＶのディスクラ
ンブル処理等によりランインクロックが消去される場合
もある。これらの場合、５０３ＫＨｚの前記分周クロッ
クがランインクロックの位相に合わなくなり、この結
果、１６ビットのキャプションデータを正しく前記シフ
トレジスタに保持できなくなり即ち正しい文字情報をテ
レビ画面に表示できなくなる問題があった。
固定であるが、キャプションデータは「１」又は「０」
のデータを１６個組み合わせて並べたデータである為、
最も高い周波数を有するキャプションデータでも「１」
及び「０」のデータを交互に組み合わせた５０３／２Ｋ
Ｈｚの周波数となり、ランインクロックの周波数に比べ
て１／２と低い。コンポジット映像信号を前記フィルタ
回路に通した場合、周波数の高いランインクロックが影
響を受け、該ランインクロックが２１Ｈに正常に重畳し
てこない場合がある。また、レンタルビデオテープの再
生時におけるコピーガード処理やＣＡＴＶのディスクラ
ンブル処理等によりランインクロックが消去される場合
もある。これらの場合、５０３ＫＨｚの前記分周クロッ
クがランインクロックの位相に合わなくなり、この結
果、１６ビットのキャプションデータを正しく前記シフ
トレジスタに保持できなくなり即ち正しい文字情報をテ
レビ画面に表示できなくなる問題があった。
【０００７】そこで、本発明は、２１番目の水平走査期
間にランインクロックが正常に重畳していない場合であ
っても、キャプションデータを正しく抜き取ることので
きるラッチクロック発生回路を提供することを目的とす
る。
間にランインクロックが正常に重畳していない場合であ
っても、キャプションデータを正しく抜き取ることので
きるラッチクロック発生回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決するために鑑みなされたものであり、その特徴とす
るところは、映像信号の特定の１水平走査期間に重畳さ
れた文字情報を表すキャプションデータを抜き取る為の
ラッチクロック発生回路において、前記１水平走査期間
の中でラインクロックと前記キャプションデータとの間
に存在するスタートビットの変化を検出する検出手段
と、前記検出手段の検出出力を受けることにより、前記
キャプションデータの各ビットと同一周波数であると共
に前記各ビットと位相が合致したラッチクロックを発生
するクロック発生手段と、水平同期信号によってリセッ
トされると共に該水平同期信号に位相同期した第１のク
ロックを計数するカウンタと、このカウンタの出力によ
ってセット及びリセットされる第１のＲＳフリップフロ
ップを含み、前記スタートビットの変化を含む所定期間
だけ、前記検出手段を動作可能にするための制御信号を
出力する制御手段と、を備える点である。
解決するために鑑みなされたものであり、その特徴とす
るところは、映像信号の特定の１水平走査期間に重畳さ
れた文字情報を表すキャプションデータを抜き取る為の
ラッチクロック発生回路において、前記１水平走査期間
の中でラインクロックと前記キャプションデータとの間
に存在するスタートビットの変化を検出する検出手段
と、前記検出手段の検出出力を受けることにより、前記
キャプションデータの各ビットと同一周波数であると共
に前記各ビットと位相が合致したラッチクロックを発生
するクロック発生手段と、水平同期信号によってリセッ
トされると共に該水平同期信号に位相同期した第１のク
ロックを計数するカウンタと、このカウンタの出力によ
ってセット及びリセットされる第１のＲＳフリップフロ
ップを含み、前記スタートビットの変化を含む所定期間
だけ、前記検出手段を動作可能にするための制御信号を
出力する制御手段と、を備える点である。
【０００９】
【作用】本発明によれば、特定の１水平走査期間におい
て、ランインクロックとキャプションデータとの間に存
在するスタートビットの変化を検出し、この検出出力を
用いてキャプションデータの各ビットと同一周波数であ
ると共に前記各ビットと位相が合致したラッチクロック
を発生できる。
て、ランインクロックとキャプションデータとの間に存
在するスタートビットの変化を検出し、この検出出力を
用いてキャプションデータの各ビットと同一周波数であ
ると共に前記各ビットと位相が合致したラッチクロック
を発生できる。
【００１０】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のラッチクロック発生回路を示す図で
ある。図１において、（１）はコンポジット映像信号か
ら２１Ｈの水平走査期間に重畳した情報（７周期のラン
インクロック、３ビットのスタートビット及び１６ビッ
トのキャプションデータ）を抜き取る２１Ｈ抜取回路で
ある。尚、コンポジット映像信号はカラーバースト信号
を除去する為にフィルタ回路（図示せず）を通過した状
態にある。２１Ｈ抜取回路（１）は、例えば、水平同期
信号Ｈｓｙｎｃを計数するカウンタと、該カウンタが２
１個のＨｓｙｎｃを計数したことを検出する検出部を有
し、該検出部の検出出力により２１Ｈの情報のみを通過
させる構成となっている。（２）は１６ビットのシフト
レジスタであり、２１Ｈ抜取回路（１）から出力された
情報の内、１６ビットのキャプションデータのみを後述
するラッチクロックＬＣＫに同期して順次シリアルに保
持するものである。
る。図１は本発明のラッチクロック発生回路を示す図で
ある。図１において、（１）はコンポジット映像信号か
ら２１Ｈの水平走査期間に重畳した情報（７周期のラン
インクロック、３ビットのスタートビット及び１６ビッ
トのキャプションデータ）を抜き取る２１Ｈ抜取回路で
ある。尚、コンポジット映像信号はカラーバースト信号
を除去する為にフィルタ回路（図示せず）を通過した状
態にある。２１Ｈ抜取回路（１）は、例えば、水平同期
信号Ｈｓｙｎｃを計数するカウンタと、該カウンタが２
１個のＨｓｙｎｃを計数したことを検出する検出部を有
し、該検出部の検出出力により２１Ｈの情報のみを通過
させる構成となっている。（２）は１６ビットのシフト
レジスタであり、２１Ｈ抜取回路（１）から出力された
情報の内、１６ビットのキャプションデータのみを後述
するラッチクロックＬＣＫに同期して順次シリアルに保
持するものである。
【００１１】（３）はカウンタであり、水平同期信号Ｈ
ｓｙｎｃの立ち下がりでリセットされ、クロックＣＫ０
（例えば１４ＭＨｚ）を計数するものである。ここで、
クロックＣＫ０は水平同期信号Ｈｓｙｎｃの周波数に位
相同期しているものとする。該カウンタ（３）は、図２
のａに示す水平同期信号Ｈｓｙｎｃの立ち下がりから６
周期目のランインクロックの立ち下がりまでの時間ｔ０
に対応する計数値になった時に「１」を出力し、且つ、
スタートビットが終了するまでの時間ｔ０＋ｔ１に対応
する計数値になった時に「０」を出力する。（４）はＲ
Ｓフリップフロップであり、カウンタ（３）から出力さ
れる「１」出力によりセットされ、また、「０」出力に
よりリセットされるものである。即ち、ＲＳフリップフ
ロップ（４）からはランインクロックの７周期目からス
タートビットの終了までの期間ｔ１のみ「１」となる出
力が得られる。（１１）は３ビット構成のシフトレジス
タであり、ＲＳフリップフロップ（４）のＱ端子出力ｂ
が「１」の時にイネーブル状態となり、出力ｂが「０」
の時にディセーブル状態となってリセット状態となる。
該シフトレジスタ（１１）はクロックＣＫ０の２倍の周
波数を有するクロックＣＫ１の立ち上がりに同期してシ
フト動作を行う。該シフトレジスタ（１１）へのシフト
データ入力は、２１Ｈ抜取回路（１）にて抜き取られた
情報ａをインバータ（１２）で反転したものである。該
シフトレジスタ（１１）の図示左側を最下位ビット、図
示右側を最上位ビットとすると、該シフトレジスタ（１
１）の３ビット出力ｍは、図４に示す通りとなり、時刻
Ｔ１で「１１１」となる。（１３）はＡＮＤゲートであ
り、シフトレジスタ（１１）の３ビット出力ｍとクロッ
クＣＫ１がインバータ（１４）を介して印加される。即
ち、ＡＮＤゲート（１３）の出力はクロックＣＫ１が立
ち下がるタイミングＴ２でハイレベルとなる。（１５）
はＲＳフリップフロップであり、Ｓ端子にはＡＮＤゲー
ト（１３）の出力が印加され、Ｒ端子にはＲＳフリップ
フロップ（４）の出力ｂがインバータ（１６）を介して
印加される。即ち、ＲＳフリップフロップ（１５）の出
力ｄは、クロックＣＫ１の立ち下がるタイミングＴ２か
ら出力ｂが立ち下がるタイミングＴ３までハイレベルに
立ち上がる。以上より、制御手段が構成される。尚、出
力ｂをハイレベルとした期間の中で更に出力ｄをハイレ
ベルとする理由は、スタートビットの最初の２ビットが
本来ローレベルであるところを何らかの要因（ノイズの
重畳等）によりハイレベルに変化していないかどうかを
判定する為である。勿論、スタートビットの最初の２ビ
ットの所定期間が誤ってローレベルからハイレベルに反
転していると、時刻Ｔ１においてシフトレジスタ（１
１）の３ビット出力ｍは「１１１」にならない為、出力
ｄが時刻Ｔ２〜Ｔ３の間にハイレベルに立ち上がること
はない。
ｓｙｎｃの立ち下がりでリセットされ、クロックＣＫ０
（例えば１４ＭＨｚ）を計数するものである。ここで、
クロックＣＫ０は水平同期信号Ｈｓｙｎｃの周波数に位
相同期しているものとする。該カウンタ（３）は、図２
のａに示す水平同期信号Ｈｓｙｎｃの立ち下がりから６
周期目のランインクロックの立ち下がりまでの時間ｔ０
に対応する計数値になった時に「１」を出力し、且つ、
スタートビットが終了するまでの時間ｔ０＋ｔ１に対応
する計数値になった時に「０」を出力する。（４）はＲ
Ｓフリップフロップであり、カウンタ（３）から出力さ
れる「１」出力によりセットされ、また、「０」出力に
よりリセットされるものである。即ち、ＲＳフリップフ
ロップ（４）からはランインクロックの７周期目からス
タートビットの終了までの期間ｔ１のみ「１」となる出
力が得られる。（１１）は３ビット構成のシフトレジス
タであり、ＲＳフリップフロップ（４）のＱ端子出力ｂ
が「１」の時にイネーブル状態となり、出力ｂが「０」
の時にディセーブル状態となってリセット状態となる。
該シフトレジスタ（１１）はクロックＣＫ０の２倍の周
波数を有するクロックＣＫ１の立ち上がりに同期してシ
フト動作を行う。該シフトレジスタ（１１）へのシフト
データ入力は、２１Ｈ抜取回路（１）にて抜き取られた
情報ａをインバータ（１２）で反転したものである。該
シフトレジスタ（１１）の図示左側を最下位ビット、図
示右側を最上位ビットとすると、該シフトレジスタ（１
１）の３ビット出力ｍは、図４に示す通りとなり、時刻
Ｔ１で「１１１」となる。（１３）はＡＮＤゲートであ
り、シフトレジスタ（１１）の３ビット出力ｍとクロッ
クＣＫ１がインバータ（１４）を介して印加される。即
ち、ＡＮＤゲート（１３）の出力はクロックＣＫ１が立
ち下がるタイミングＴ２でハイレベルとなる。（１５）
はＲＳフリップフロップであり、Ｓ端子にはＡＮＤゲー
ト（１３）の出力が印加され、Ｒ端子にはＲＳフリップ
フロップ（４）の出力ｂがインバータ（１６）を介して
印加される。即ち、ＲＳフリップフロップ（１５）の出
力ｄは、クロックＣＫ１の立ち下がるタイミングＴ２か
ら出力ｂが立ち下がるタイミングＴ３までハイレベルに
立ち上がる。以上より、制御手段が構成される。尚、出
力ｂをハイレベルとした期間の中で更に出力ｄをハイレ
ベルとする理由は、スタートビットの最初の２ビットが
本来ローレベルであるところを何らかの要因（ノイズの
重畳等）によりハイレベルに変化していないかどうかを
判定する為である。勿論、スタートビットの最初の２ビ
ットの所定期間が誤ってローレベルからハイレベルに反
転していると、時刻Ｔ１においてシフトレジスタ（１
１）の３ビット出力ｍは「１１１」にならない為、出力
ｄが時刻Ｔ２〜Ｔ３の間にハイレベルに立ち上がること
はない。
【００１２】（５）（６）はカスケード接続されたＤフ
リップフロップであり、初段のＤフリップフロップ
（５）のＤ（データ）端子には２１Ｈ抜取回路（１）か
ら出力された２１Ｈの情報ａが印加され、Ｄフリップフ
ロップ（５）（６）のＣ（クロック）端子にはクロック
ＣＫ０が印加される。ＡＮＤゲート（７）には、Ｄフリ
ップフロップ（５）のＱ（出力）端子の出力Ｘと、イン
バータ（８）を介したＤフリップフロップ（６）のＱ端
子出力Ｙと、ＲＳフリップフロップ（１５）のＱ端子出
力ｄが印加され、各入力の論理積が演算される。従っ
て、ＲＳフリップフロップ（１５）の出力ｄが「１」と
なる期間Ｔ２〜Ｔ３において、スタートビットが「０」
から「１」に立ち上がると、Ｄフリップフロップ（５）
の出力Ｘ、インバータ（８）の出力Ｙ及びＡＮＤゲート
（７）の出力ｃは図３に示す波形となり、即ちＡＮＤゲ
ート（７）からスタートビットの立ち上がりを検出した
検出パルスｃが出力される。上記したＤフリップフロッ
プ（５）（６）、インバータ（８）及びＡＮＤゲート
（７）より検出手段が構成される。
リップフロップであり、初段のＤフリップフロップ
（５）のＤ（データ）端子には２１Ｈ抜取回路（１）か
ら出力された２１Ｈの情報ａが印加され、Ｄフリップフ
ロップ（５）（６）のＣ（クロック）端子にはクロック
ＣＫ０が印加される。ＡＮＤゲート（７）には、Ｄフリ
ップフロップ（５）のＱ（出力）端子の出力Ｘと、イン
バータ（８）を介したＤフリップフロップ（６）のＱ端
子出力Ｙと、ＲＳフリップフロップ（１５）のＱ端子出
力ｄが印加され、各入力の論理積が演算される。従っ
て、ＲＳフリップフロップ（１５）の出力ｄが「１」と
なる期間Ｔ２〜Ｔ３において、スタートビットが「０」
から「１」に立ち上がると、Ｄフリップフロップ（５）
の出力Ｘ、インバータ（８）の出力Ｙ及びＡＮＤゲート
（７）の出力ｃは図３に示す波形となり、即ちＡＮＤゲ
ート（７）からスタートビットの立ち上がりを検出した
検出パルスｃが出力される。上記したＤフリップフロッ
プ（５）（６）、インバータ（８）及びＡＮＤゲート
（７）より検出手段が構成される。
【００１３】（９）は分周器であり、検出パルスｃでリ
セットされ、１４ＭＨｚのクロックＣＫ０’を２８分周
して、キャプションデータの各ビットの発生時間を１周
期とした場合の周波数である５０３ＫＨｚのラッチクロ
ックＬＣＫを発生するものである。つまり、スタートビ
ットの各ビットの発生期間を１周期とすると、この１周
期も５０３ＫＨｚであり、ラッチクロックＬＣＫがスタ
ートビットに同期していることから、ラッチクロックＬ
ＣＫはキャプションデータにも同期していることにな
り、ラッチクロックＬＣＫの立ち上がりに同期して１６
ビットのキャプションデータをシフトレジスタ（２）に
順次保持することができる。この状態を図２に示す。
尚、分周器（９）が発生手段を構成する。
セットされ、１４ＭＨｚのクロックＣＫ０’を２８分周
して、キャプションデータの各ビットの発生時間を１周
期とした場合の周波数である５０３ＫＨｚのラッチクロ
ックＬＣＫを発生するものである。つまり、スタートビ
ットの各ビットの発生期間を１周期とすると、この１周
期も５０３ＫＨｚであり、ラッチクロックＬＣＫがスタ
ートビットに同期していることから、ラッチクロックＬ
ＣＫはキャプションデータにも同期していることにな
り、ラッチクロックＬＣＫの立ち上がりに同期して１６
ビットのキャプションデータをシフトレジスタ（２）に
順次保持することができる。この状態を図２に示す。
尚、分周器（９）が発生手段を構成する。
【００１４】また、（１０）は信号処理回路であり、シ
フトレジスタ（２）に保持された１６ビットのキャプシ
ョンデータを基に、テレビ画面上に文字表示可能な状態
となる様に信号処理を行うものである。以上より、２１
Ｈに重畳するランインクロックが正常に重畳されてこな
くても、該ランインクロックの状態に関係なくスタート
ビットの変化（立ち上がり）を検出してキャプションデ
ータとラッチクロックＬＣＫとを同期させる様にした
為、キャプションデータとラッチクロックＬＣＫとを確
実に同期させることができ、即ち、テレビ画面上への確
実な文字表示を実現できる。
フトレジスタ（２）に保持された１６ビットのキャプシ
ョンデータを基に、テレビ画面上に文字表示可能な状態
となる様に信号処理を行うものである。以上より、２１
Ｈに重畳するランインクロックが正常に重畳されてこな
くても、該ランインクロックの状態に関係なくスタート
ビットの変化（立ち上がり）を検出してキャプションデ
ータとラッチクロックＬＣＫとを同期させる様にした
為、キャプションデータとラッチクロックＬＣＫとを確
実に同期させることができ、即ち、テレビ画面上への確
実な文字表示を実現できる。
【００１５】
【発明の効果】本発明によれば、特定の１水平走査期間
に重畳するランインクロックに異常が生じた場合でも、
該ランインクロックの状態に関係なくスタートビットの
変化を検出してキャプションデータとラッチクロックと
を同期させる様にした為、キャプションデータとラッチ
クロックＬＣＫとを確実に同期させることができ、即
ち、テレビ画面上への確実な文字表示を実現できる利点
が得られる。
に重畳するランインクロックに異常が生じた場合でも、
該ランインクロックの状態に関係なくスタートビットの
変化を検出してキャプションデータとラッチクロックと
を同期させる様にした為、キャプションデータとラッチ
クロックＬＣＫとを確実に同期させることができ、即
ち、テレビ画面上への確実な文字表示を実現できる利点
が得られる。
【図１】本発明のラッチクロック発生回路を示す図であ
る。
る。
【図２】図１の要部の動作を示すタイムチャートであ
る。
る。
【図３】図１の他の要部の動作を示すタイムチャートで
ある。
ある。
【図４】図１の更に他の要部を示すタイムチャートであ
る。
る。
（３） カウンタ （４） ＲＳフリップフロップ （５）（６） Ｄフリップフロップ （７） ＡＮＤゲート （８） インバータ （９） 分周器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 千明 一雅 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 昭56−166679（ＪＰ，Ａ) 特開 昭60−189387（ＪＰ，Ａ) 特開 昭61−184985（ＪＰ，Ａ) 特開 平７−170500（ＪＰ，Ａ) 実開 昭62−57485（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/00 - 7/088
Claims (1)
- 【請求項１】 映像信号の特定の１水平走査期間に重畳
された文字情報を表すキャプションデータを抜き取る為
のラッチクロック発生回路において、 前記１水平走査期間の中でランインクロックと前記キャ
プションデータとの間に存在するスタートビットの変化
を検出する検出手段と、 前記検出手段の検出出力を受けることにより、前記キャ
プションデータの各ビットと同一周波数であると共に前
記各ビットと位相が合致したラッチクロックを発生する
クロック発生手段と、 前記スタートビットの変化を含む所定期間だけ、前記検
出手段を動作可能にするための制御信号を出力する制御
手段と、を備え、 前記制御手段は、水平平同期信号によってリセットされ
ると共に該水平同期信号に位相同期した第１のクロック
を計数するカウンタと、このカウンタの出力によってセ
ット及びリセットされる第１のＲＳフリップフロップ
と、前記第１のＲＳフリップフロップによってイネーブ
ル状態となると共に、前記第１のクロックの２倍の周波
数を有する第２のクロックに同期して前記ランインクロ
ック、スタートビット及びキャプションデータの反転デ
ータをシフトするシフトレジスタと、このシフトレジス
タの各ビット出力及び前記第２のクロックの反転クロッ
クが印加されたゲート回路と、このゲート回路の出力に
よってセットされると共に第１のＲＳフリップフロップ
の反転出力によってリセットされる第２のＲＳフリップ
フロップと、を含み、該第２のＲＳフリップフロップの
出力を前記制御信号としたことを特徴とするラッチクロ
ック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01431095A JP3311533B2 (ja) | 1995-01-31 | 1995-01-31 | ラッチクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01431095A JP3311533B2 (ja) | 1995-01-31 | 1995-01-31 | ラッチクロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08205098A JPH08205098A (ja) | 1996-08-09 |
| JP3311533B2 true JP3311533B2 (ja) | 2002-08-05 |
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ID=11857531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01431095A Expired - Fee Related JP3311533B2 (ja) | 1995-01-31 | 1995-01-31 | ラッチクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311533B2 (ja) |
-
1995
- 1995-01-31 JP JP01431095A patent/JP3311533B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08205098A (ja) | 1996-08-09 |
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