JPH08288880A - Ｐｌｌ回路及び方式 - Google Patents

Abstract

(57)【要約】 【目的】受信側システム・クロックの周波数及び位相の
ロックする時間を短縮でき、システム・クロックの周波
数を正確に制御可能なＰＬＬ回路を提供する。 【構成】番組切り換え直後、またはタイムベース切り換
え直後、または電源オン直後に、１度ＰＣＲ（ビットス
トリームに挿入された時間情報及び位相情報）の値をカ
ウンタ１９にロードした後、ＰＣＲの値とカウンタ１９
の出力値との差分を取り、次にＰＣＲが送られてきたタ
イミングで、ＰＣＲの値とカウンタ１９の出力値との差
分を取った後、ＰＣＲの値をカウンタ１９にロードする
ようにし、これにより、受信側のシステム・クロックの
周波数及び位相のロックする時間を短縮することができ
るようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばディジタル放
送の受信側に用いられ、ビットストリームから抜き出さ
れるシステム・クロック再生情報から、送信側のシステ
ム・クロックに同期したクロックを得るＰＬＬ回路及び
方式に関する。

【０００２】

【従来の技術】将来のディジタル放送にあっては、映
像、音声、データなどの情報を多重し、ビットストリー
ムとして伝送する技術が構築されている。この伝送方式
では、受信側で送信側と同期したシステム・クロックを
再生し、信号処理を行わなければならない。そこで、シ
ステム・クロックを再生するための情報をビットストリ
ームに適当な間隔で挿入して伝送し、受信側でこのシス
テム・クロックを再生するための情報をビットストリー
ムから抜き出し、ＰＬＬをかけることで、送信側のシス
テム・クロックに同期したクロックを得ることになる。

【０００３】ディジタル放送としては、ＩＳＯ／ＩＥＣ
１３８１８（以下ＭＰＥＧ２と称する。）準拠の放送が
重視されている。このＭＰＥＧ２方式では、映像・音声
・データなどの情報をパケット化して多重し、トランス
ポート・ストリームとして伝送する。

【０００４】このトランスポート・ストリームには、受
信側で送信側のシステム・クロックに同期したクロック
を再生するための情報としてプログラム・クロック・リ
ファレンス（以下ＰＣＲと称する。）が適当な間隔で挿
入される。このＰＣＲの値は、システム・クロックで動
作するカウンタの値となる。

【０００５】ＰＣＲは、プログラム・クロック・リファ
レンス・ベース（以下ＰＣＲ・ｂと称する）とプログラ
ム・クロック・リファレンス・エクステンション（以下
ＰＣＲ・ｅｘと称する）に分割されたトランスポート・
ストリームに挿入される。ＰＣＲとＰＣＲ・ｂとＰＣＲ
・ｅｘには、 ＰＣＲ＝ＰＣＲ・ｂ×３００＋ＰＣＲ・ｅｘ …（１） という関係がある。以下、ＭＰＥＧ２方式のシステムを
例に取って説明する。

【０００６】図１９はＭＰＥＧ２方式で提案されている
システムのＰＬＬ回路の構成を示すものである。図１９
において、端子１１には前述のトランスポート・ストリ
ームが入力され、端子１２にはユーザが選択指示した番
組を示す番組選択信号が入力され、端子１３には電源投
入時の初期化を示すパワー・オン・リセット信号が入力
される。

【０００７】端子１１に入力されたトランスポート・ス
トリームはＰＣＲ抽出部１４に入力される。また、端子
１２に入力される番組選択信号はＰＣＲ抽出部１４と共
に番組切換信号発生部１５に入力され、番組選択信号を
番組の切換わり目でパルスを発する番組切換信号に変換
される。

【０００８】ＰＣＲ抽出部１４では、入力されたトラン
スポート・ストリームから番組選択信号により選択指示
された番組のＰＣＲを抜き出し、同時にその選択番組の
ＰＣＲがトランスポート・ストリームのどの部分に挿入
されているかを示すＰＣＲフィールド検出信号と、タイ
ムベースが切り換わったことを示すタイムベース切換信
号を出力する。

【０００９】ここで、一般に、番組が変わればタイムベ
ースが変わり、ＰＣＲの付け方が変わることになる。ま
た、タイムベース切換信号はタイムベースの変わり目で
パルスを発する信号となる。

【００１０】ＰＣＲ抽出部１４から出力されるＰＣＲフ
ィールド検出信号は、タイミング信号発生部１６に入力
される。このタイミング信号発生部１６では、ＰＣＲフ
ィールド検出信号からマスタータイミング信号、ロード
タイミング信号等の各種のタイミング信号を生成する。

【００１１】ＰＣＲ抽出部１４より抽出されたＰＣＲは
ラッチ回路１７に送られ、タイミング信号発生部１６か
らのマスタータイミング信号によりラッチされる。この
ラッチ信号は加算器２１に出力される。

【００１２】図２０にＰＣＲ抽出部１４の内部構成を示
す。端子１１から入力されたトランスポート・ストリー
ムは、パケットＩＤ選択回路１４１、デパケット回路１
４２、ＰＣＲフィールド抽出回路１４３に入力される。
また、端子１２から入力された番組選択信号はパケット
ＩＤ選択回路１４１に入力される。

【００１３】ここで、パケットＩＤは、映像、音声、デ
ータ等のそれぞれのストリームに応じて、番組別に付け
られた固有のＩＤである。

【００１４】パケットＩＤ選択回路１４１では、トラン
スポート・ストリームから、各々の番組のどのストリー
ムにＰＣＲが挿入されているかを示す番組情報を取り込
む。そして、番組選択信号を元に、ユーザが選択した番
組のＰＣＲが挿入されているストリームを判別して、取
り込んだ番組情報からパケットＩＤを抜き出す。このパ
ケットＩＤ選択回路１４１より出力されるパケットＩＤ
は、デパケット回路１４２に入力される。

【００１５】このデパケット回路１４２では、まず、パ
ケットＩＤ選択回路１４１から出力されるパケットＩＤ
を持つパケットをトランスポート・ストリームから検出
する。次に、検出されたパケットにおいて、ヘッダを解
析することによりＰＣＲが挿入されているかどうかを判
定し、その結果を元に、ＰＣＲがトランスポート・スト
リームのどの部分に挿入されているかを示すＰＣＲフィ
ールド検出信号を出力する。また、検出パケットのヘッ
ダを解析し、タイムベースに関するフラグであるディス
コンティニュティ・インジケータを検出し、フラグの状
態を見てタイムベースが切り換わっているかどうかを判
定し、タイムベースが切り換わっていたならば、パルス
を発するタイムベース切換信号を出力する。

【００１６】このデパケット回路１４２から出力される
ＰＣＲフィールド検出信号は、ＰＣＲフィールド抽出回
路１４３に入力されると共にタイミング信号発生部１６
に入力される。また、タイムベース切換信号はロード制
御回路１８のＡＮＤ（論理積）回路１８１に送られる。

【００１７】ＰＣＲフィールド抽出回路１４３では、Ｐ
ＣＲフィールド検出信号に従って、トランスポート・ス
トリームよりＰＣＲフィールドを抜き出す処理を行う。
ＰＣＲフィールド抽出回路１４３で抜き取られたＰＣＲ
は、ＰＣＲ抽出部１４の出力として、ラッチ回路１７及
びカウンタ１９に送られる。

【００１８】カウンタ１９では、ロード制御回路１８か
ら出力されるロード制御信号に従って、ＰＣＲ抽出部１
４から出力されるＰＣＲをロードし、ＶＣＸＯ（電圧制
御発振器）２３から出力されるシステム・クロックによ
りカウント動作するもので、このカウンタ１９のカウン
ト値はラッチ回路２０に入力され、タイミング信号発生
部１６から出力されるマスタータイミング信号によって
ラッチされる。このラッチ回路２０にラッチされた値は
加算器２１に出力される。

【００１９】加算器２１では、ラッチ回路１７から出力
されるＰＣＲの値とラッチ回路２０から出力されるカウ
ンタ１９のカウント値との差分値を演算する。加算器２
１から出力される差分値は、ローパスフィルタ（ＬＰ
Ｆ）２２により電圧信号に変換されて、周波数制御信号
としてＶＣＸＯ２３に入力される。このため、ＶＣＸＯ
からはＰＣＲの値とカウンタ１９のカウント値との差分
値に対応する周波数のシステム・クロックが出力され
る。

【００２０】ロード制御回路１８は、ＡＮＤ回路１８１
とロード制御信号発生部１８２とで構成される。

【００２１】ＡＮＤ回路１８１では、ＰＣＲ抽出部１４
から出力されるタイムベース切換信号と、番組切換信号
発生部１５から出力される番組切換信号と、端子１３か
ら入力されるパワー・オン・リセット信号を入力して論
理積を演算出力する。その演算結果はロード制御信号発
生部１８２に入力される。

【００２２】ロード制御信号発生部１８２では、タイミ
ング信号発生部１６から出力されるマスタータイミング
信号及びロードタイミング信号とＡＮＤ回路１８１の出
力信号とからロード制御信号を発生する。このロード制
御信号はカウンタ１９に送られる。

【００２３】図２１は図１９に示したＰＬＬ回路の主要
部の出力タイミングを示すタイム・チャートである。以
下、図２１を参照して上記構成によるＰＬＬ回路の動作
について説明する。

【００２４】図２１（ａ）は端子１１から入力されるト
ランスポート・ストリームを示している。このトランス
ポート・ストリームには、Ｐ１、Ｐ２、Ｐ３、Ｐ４の位
置にユーザが選択した番組のＰＣＲが挿入されている。

【００２５】図２１（ｂ）はＰＣＲ抽出部１４から出力
されるＰＣＲフィールド検出信号を示している。このＰ
ＣＲフィールド検出信号はトランスポート・ストリーム
に同期しており、ＰＣＲが挿入されている期間に対して
ローレベルを出力することで、トランスポート・ストリ
ームのどの部分にＰＣＲが挿入されているかを示してい
る。よって、図２１（ｂ）に示すＰＣＲフィールド検出
信号では、図２１（ａ）に示すトランスポート・ストリ
ームのＰ１、Ｐ２、Ｐ３、Ｐ４の期間でローレベルとな
っている。

【００２６】図２１（ｃ）はＰＣＲ抽出部１４の出力を
示している。すなわち、ＰＣＲ抽出部１４では、図２１
（ａ）に示すトランスポート・ストリームに挿入されて
いるユーザの選択した番組のＰＣＲであるＰ１、Ｐ２、
Ｐ３、Ｐ４を図２１（ｃ）に示すように抜き出してい
る。

【００２７】図２１（ｄ）はタイミング信号発生部１６
から出力されるマスタータイミング信号を示している。
このマスタータイミング信号は、タイミング信号発生部
１６において、図２１（ｂ）に示すＰＣＲフィールド検
出信号を元に作られている。

【００２８】図２１（ｅ）はラッチ回路１７の出力を示
している。図２１（ｃ）に示したＰＣＲ抽出部１４の出
力であるＰＣＲは、ラッチ回路１７に図２１（ｄ）に示
すマスタータイミング信号によってラッチされ、その出
力は図２１（ｅ）に示すようになって加算器２１に出力
される。

【００２９】図２１（ｆ）はＡＮＤ回路１８１の出力を
示している。この信号は、ローレベルのパルスを発生し
た時点（Ａ）において、番組が切り換わったか、電源が
オンされたか、もしくは、タイムベースが切り換わった
かを示しており、ロード制御信号発生部１８２に送られ
る。

【００３０】図２１（ｇ）はタイミング信号発生部１６
から出力されるロードタイミング信号を示している。こ
のロードタイミング信号は、図２１（ｆ）に示したＡＮ
Ｄ回路１８１の出力信号、図２１（ｄ）に示したマスタ
ータイミング信号と共にロード制御信号発生部１８２に
入力される。

【００３１】図２１（ｈ）はロード制御信号発生部１８
２で発生されるロード制御信号を示している。すなわ
ち、ロード制御信号発生部１８２は、番組切り換え、タ
イムベース切り換え、もしくは、電源オン直後の第１回
目のＰＣＲとカウンタ値の減算を行う（Ｃ）の時点まで
の期間Ｔ０にローレベルのパルスとなるロード制御信号
を出力する。

【００３２】図２１（ｉ）はカウンタ１９の出力を示し
ている。すなわち、カウンタ１９はロード制御信号がロ
ーレベルのときにＰＣＲ抽出部１４から出力されるＰＣ
Ｒをロードする。図２１においては、ロード制御信号が
ローレベルのパルスを発した直後の（Ｂ）点において、
ＰＣＲ抽出部１４から出力されるＰＣＲの値であるＰ１
がカウンタ１９にロードされ、図２１（ｉ）に示すよう
にカウンタ１９の出力値としてラッチ回路２０に入力さ
れる。

【００３３】図２１（ｊ）はラッチ回路２０の出力信号
を示している。すなわち、図２１（ｉ）に示したカウン
タ１９の出力値は、ラッチ回路２０に入力され、マスタ
ータイミング信号（図２１（ｄ））によってラッチさ
れ、図２１（ｊ）に示す出力値を得て、加算器２１に入
力される。

【００３４】図２１（ｋ）は加算器２１の出力を示して
いる。すなわち、加算器２１では、図２１（ｅ）に示し
たラッチ回路１７から出力されるＰＣＲの値と、図２１
（ｊ）に示したラッチ回路２０から出力されるカウンタ
１９のカウント値との差分を取り、ローパスフィルタ２
２に出力する。

【００３５】図２１（ｋ）に示した加算器２１の出力値
において、期間Ｔ１では、カウンタ１９にＰＣＲの値を
ロードした直後であるため、ラッチ回路１７の出力値と
ラッチ回路２０の出力値がどちらもＰ１であり、期間Ｔ
１の値は０となる。期間Ｔ２以降は、送受のシステム・
クロックの周波数及び位相にずれがあるため、差分値は
必ずしも０とはならない。

【００３６】仮に、期間Ｔ２における加算器２１の出力
値ΔＫ２が正の値ならば、加算器２１の出力値はＶＣＸ
Ｏ２３から出力されるシステム・クロックの周波数を高
くするように制御する。また、期間Ｔ３においては、Ｐ
ＣＲの値Ｐ３とカウンタ１９の出力値Ｓ３の差分値ΔＫ
３の値がΔＫ２より小さくなるように制御する。このよ
うな動作を繰り返すことで、加算器２１の出力値は０に
なる。つまり、加算器２１の出力値が０になった時点
で、送受システム・クロックの周波数と位相が同期した
ことになる。

【００３７】しかしながら、上記の構成による従来のＰ
ＬＬ回路では、番組切り換え直後、タイムベース切り換
え直後、電源オン直後から受信側のシステム・クロック
の周波数及び位相がロックするまでに時間がかかる。

【００３８】また、トランスポート・ストリームに挿入
されているＰＣＲは等間隔に挿入されているわけではな
いので、ＰＣＲの値とカウンタ値の差分をとる時間間隔
が一定ではない。このため、ＶＣＸＯを制御する差分値
にＰＣＲの挿入間隔の要因が絡んでおり、ＰＣＲとカウ
ンタ出力値との差分値は送受のシステム・クロックの周
波数及び位相のずれのみに依存しない。

【００３９】このように従来のＰＬＬ回路は、ＰＣＲの
挿入間隔をシステム・クロックの周波数制御に反映させ
ていないため、ＶＣＸＯに対し、システム・クロックの
周波数が正確に制御されていないという問題を有してい
る。

【００４０】

【発明が解決しようとする課題】以上述べたように、従
来のＰＬＬ回路では、番組切り換え直後、タイムベース
切り換え直後、または電源オン直後に、一度ＰＣＲの値
をカウンタにロードし、ＰＣＲの値とカウンタ値を一致
させた後、受信側のシステム・クロックの周波数及び位
相をロックさせるようにしているため、システム・クロ
ックの周波数及び位相がロックするまでに時間がかかる
という問題を有している。

【００４１】また、ＰＣＲの挿入間隔をシステム・クロ
ックの周波数制御に反映させていないため、システム・
クロックの周波数が正確に制御されていないという問題
を有している。

【００４２】この発明は上記の課題を解決するためにな
されたもので、受信側のシステム・クロックの周波数及
び位相のロックする時間を短縮すると共に、システム・
クロックの周波数を正確に制御することのできるＰＬＬ
回路及び方式を提供することを目的とする。

【００４３】

【課題を解決するための手段】第１の発明は、ビットス
トリームに挿入された時間情報及び位相情報と発振器か
ら発せられるシステム・クロックによって動作するカウ
ンタの出力値との差分値を元に前記発振器を電圧制御す
ることにより、前記カウンタの出力値と前記時間情報及
び位相情報を一致させるＰＬＬ回路または方式におい
て、前記発振器から発せられるシステム・クロックの周
波数及び位相を引き込む過程で、時間情報及び位相情報
を伝送されてくる順番に、２回連続で前記カウンタにロ
ードするロード制御手段または過程を備えることを特徴
とする。

【００４４】第２の発明は、ビットストリームに挿入さ
れた時間情報及び位相情報と発振器から発せられるシス
テム・クロックによって動作するカウンタの出力値との
差分値を元に前記発振器を電圧制御することにより、前
記カウンタの出力値と前記時間情報及び位相情報を一致
させるＰＬＬ回路または方式において、前記ビットスト
リームに挿入された時間情報及び位相情報と前記第１の
カウンタの出力値との差分値に対して、前記ビットスト
リームに挿入された時間情報及び位相情報の挿入間隔に
応じた補正を施す補正手段を備えることを特徴とする。

【００４５】

【作用】第１の発明の構成では、例えば、番組切り換え
直後、またはタイムベース切り換え直後、または電源オ
ン直後に、１度ＰＣＲ（ビットストリームに挿入された
時間情報及び位相情報）の値をカウンタにロードした
後、ＰＣＲの値とカウンタ出力値との差分を取り、次に
ＰＣＲが送られてきたタイミングで、ＰＣＲの値とカウ
ンタ出力値との差分を取った後、ＰＣＲの値をカウンタ
にロードするようにし、これにより、受信側のシステム
・クロックの周波数及び位相のロックする時間を短縮す
ることができるようになる。

【００４６】第２の発明の構成では、ＰＣＲの値とカウ
ンタ出力値との差分値にＰＣＲの挿入間隔に応じて補正
を施し、ＰＣＲの値とカウンタ出力値との差分値を正規
化するようにしている。この正規化とは、ＰＣＲの挿入
間隔に依存しないようにすることを意味する。これによ
り、システム・クロックを出力するＶＣＸＯに対して正
確な制御を施すことができるようになる。

【００４７】

【実施例】以下、図１乃至図１８を参照してこの発明の
実施例を詳細に説明する。 ［実施例１］図１はこの発明に係る第１の実施例の構成
を示すものである。但し、図１において、図１９と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついて述べる。

【００４８】この実施例は、ＰＣＲの値を２回連続でカ
ウンタにロードすることにより、従来例で問題になって
いた受信側のシステム・クロックの周波数及び位相のロ
ックする時間の速さを改善したものである。

【００４９】この実施例の特徴となる点は、ロード制御
回路１８の構成にある。すなわち、このロード制御回路
１８は、前述のＡＮＤ回路１８１に加え、ロード制御信
号発生用カウンタ１８６、第１のロード制御信号発生部
１８３、第２のロード制御信号発生部１８４、ＡＮＤ回
路１８５を備える。

【００５０】また、タイミング信号発生部１６では、Ｐ
ＣＲフィールド検出信号からマスタータイミング信号を
生成すると共に、第１及び第２のロードタイミング信号
を生成し、それぞれロード制御回路１８のロード制御信
号発生部１８３、１８４へ出力する。

【００５１】上記ロード制御回路１８において、ＡＮＤ
回路１８１はＰＣＲ抽出部１４から出力されるタスムベ
ース切換信号と、番組切換信号発生部１５から出力され
る番組切換信号と、端子１３から入力されるパワー・オ
ン・リセット信号を入力して論理積演算を行う。この演
算結果はロード制御信号発生用カウンタ１８６に入力さ
れる。

【００５２】ロード制御信号発生用カウンタ１８６は、
タイミング信号発生部１６から出力されるマスタータイ
ミング信号をクロック入力とし、ＡＮＤ回路１８１の出
力信号をリセット信号として動作する。ロード制御信号
発生用カウンタ１８６の出力値は、第１のロード制御信
号発生部１８３と第２のロード制御信号発生部１８４に
入力される。

【００５３】第１のロード制御信号発生部１８３は、ロ
ード制御信号発生用カウンタ１８６の出力値と、タイミ
ング信号発生部１６から出力される第１のロードタイミ
ング信号より第１のロード制御信号を生成する。また、
第２のロード制御信号発生部１８３は、ロード制御信号
発生用カウンタ１８６の出力値と、タイミング信号発生
部１６から出力される第２のロードタイミング信号より
第２のロード制御信号を生成する。

【００５４】第１のロード制御信号と第２のロード制御
信号はＡＮＤ回路１８５に入力され、ここで両信号の論
理積が取られ、ロード制御信号としてカウンタ１９に出
力される。

【００５５】上記構成において、図２を参照してその動
作を説明する。

【００５６】図２は主要部の出力タイミングを示すもの
で、図２（ａ）は、端子１１から入力されるトランスポ
ート・ストリームを示している。このスランスポート・
ストリームには、Ｐ１、Ｐ２、Ｐ３、Ｐ４の位置にユー
ザが選択した番組のＰＣＲが挿入されている。

【００５７】このトランスポート・ストリームはＰＣＲ
抽出部１４に入力され、ここで図２（ｂ）に示すＰＣＲ
フィールド検出信号が生成される。このＰＣＲフィール
ド検出信号は、トランスポート・ストリームに同期し、
トランスポート・ストリームのどの部分にＰＣＲが挿入
されているかを示しており、ＰＣＲが挿入されている期
間、すなわち図２（ａ）に示すトランスポート・ストリ
ームのＰ１、Ｐ２、Ｐ３、Ｐ４の期間でローレベルとな
っている。このＰＣＲフィールド検出信号はタイミング
信号発生部１６に入力される。

【００５８】また、ＰＣＲ抽出部１４では、図２（ｃ）
に示すように、図２（ａ）のトランスポート・ストリー
ムに挿入されているユーザの選択した番組のＰＣＲであ
るＰ１、Ｐ２、Ｐ３、Ｐ４を抜き出している。抽出され
たＰＣＲはラッチ回路１７及びカウンタ１９に入力され
る。

【００５９】タイミング信号発生部１６では、図２
（ｂ）に示したＰＣＲフィールド検出信号を元に、図２
（ｄ）に示すマスタータイミング信号を発生する。ま
た、ラッチ回路１７では、図２（ｅ）に示すように、図
２（ｄ）に示したマスタータイミング信号によって、図
２（ｃ）に示したＰＣＲ抽出部１４のＰＣＲ抽出出力を
ラッチする。そのラッチ出力は加算器２１に入力され
る。

【００６０】ここで、ロード制御回路１８において、Ａ
ＮＤ回路１８１の出力信号が、図２（ｆ）に示すタイミ
ング（Ａ）でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ１８６に入力され
る。

【００６１】ロード制御信号発生用カウンタ１８６に
は、タイミング信号発生部１６から出力されるマスター
タイミング信号がクロックとして入力され、ＡＮＤ回路
１８１の出力信号がリセット信号として入力される。す
なわち、このカウンタ１８６は、ＡＮＤ回路１８１の出
力信号がローレベルに落ちたときにリセットがかかり、
その後リセットが解除されると、クロック入力となって
いるマスタータイミング信号の立ち上がりに対応して順
次カウントアップしていく。よって、ロード制御信号発
生用カウンタ１８６の出力は図２（ｇ）に示すようにな
る。このカウンタ１８６の出力は、第１のロード制御信
号発生部１８３と、第２のロード制御信号発生部１８４
に入力される。

【００６２】第１のロード制御信号発生部１８３には、
図２（ｈ）に示す第１のロードタイミング信号と図２
（ｇ）に示すロード制御信号発生用カウンタ１８６の出
力信号が入力される。

【００６３】図２（ｈ）に示した第１のロードタイミン
グ信号は、タイミング信号発生部１６で図２（ｂ）のＰ
ＣＲフィールド検出信号を元に作られており、ローレベ
ルの期間でＰＣＲの値をカウンタ１９にロードするタイ
ミングとなっている。第１のロード制御信号発生部１８
３では図２（ｉ）に示す信号を出力するが、この信号
は、ロード制御信号発生用カウンタ１８６の出力信号が
０の期間のみ第１のロードタイミング信号をスルーした
信号となっており、他の値の期間ではハイレベルとなっ
ている。

【００６４】また、第２のロード制御信号発生部１８４
には、図２（ｊ）に示す第２のロードタイミング信号と
図２（ｇ）に示すロード制御信号発生用カウンタ１８６
の出力信号が入力される。

【００６５】図２（ｊ）に示した第２のロードタイミン
グ信号は、タイミング信号発生部１６で図２（ｂ）のＰ
ＣＲフィールド検出信号を元に作られており、ローレベ
ルの期間でＰＣＲの値をカウンタ１９にロードするタイ
ミングとなっている。

【００６６】第２のロード制御信号発生部１８４では図
２（ｋ）に示す信号を出力するが、この信号は、ロード
制御信号発生用カウンタ１８６の出力信号が１の期間の
み第２のロードタイミング信号をスルーした信号となっ
ており、他の値の期間では、ハイレベルとなっている。

【００６７】図２（ｉ）の第１のロード制御信号と図２
（ｋ）の第２のロード制御信号は、ＡＮＤ回路１８５に
入力され、その論理積演算により図２（ｌ）に示すロー
ド制御信号が得られる。このロード制御信号はカウンタ
１９のロードを制御しており、ロード制御信号がローレ
ベルのとき、カウンタ１９へのロードが許可される。

【００６８】図２の例では、（Ｂ）点、（Ｄ）点の直前
でロード制御信号がローレベルとなっている。一方、こ
の期間の図２（ｃ）に示すＰＣＲ抽出部１４の出力は、
（Ｂ）点でＰ１、（Ｄ）点でＰ２となっており、この値
がカウンタ１９にロードされることになる。

【００６９】カウンタ１９にロードされたＰ１、Ｐ２の
値は、図２（ｍ）に示すように、カウンタ１９の出力値
として（Ｂ）点の直後及び（Ｄ）点の直後に出力され
る。すなわち、カウンタ１９は、（Ｂ）点の直後にロー
ドされたＰＣＲの値Ｐ１を出力した後、（Ｄ）点の直前
でＳ２を出力するまで順次カウントアップし、（Ｄ）点
の直後で再びロードされたＰＣＲの値Ｐ２を出力し、以
後、順次カウントアップしていく。

【００７０】図２（ｍ）に示したカウンタ１９の出力値
は、ラッチ回路２０においてマスタータイミング信号
（図２（ｄ））によってラッチされ、図２（ｎ）に示す
信号となり、加算器２１に入力される。

【００７１】この加算器２１では、図２（ｅ）に示した
ラッチ回路１７の出力と図２（ｎ）に示したラッチ回路
２０の出力との差を取る。期間Ｔ１では、ＰＣＲの値が
カウンタ１９にロードされた直後であるため、ラッチ回
路１７の出力値（図２（ｅ））とラッチ２０の出力値
（図２（ｎ））はどちらもＰ１で同じであり、加算器２
１の出力値は図２（ｏ）に示すように０となる。

【００７２】この後、加算器２１の出力値０はローパス
フィルタ２２を通りＶＣＸＯ２３を制御する。期間Ｔ１
において、ＶＣＸＯ２３は、加算器２１の出力値０をロ
ーパスフィルタ２２を通した値に対応する周波数ｆ１を
持つシステム・クロックを出力する。

【００７３】ここで、送信側のシステム・クロックの周
波数をｆＭとする。期間Ｔ１では、カウンタ１９がｆ１
の周波数を持つシステム・クロックで動作するので、
（Ｄ）点の直前でのカウンタ１９の出力値Ｓ２とＰＣＲ
の値Ｐ２には、送受のシステム・クロックの周波数ｆ
Ｍ、ｆ１の差に相当する差が生じ、加算器２１の出力値
はΔＫ２となる。

【００７４】ここで、期間Ｔ１の時間間隔をｔ１とする
と、Ｐ２、Ｓ２、ΔＫ２は、以下の式（１−１）、（１
−２）、（１−３）のように表すことがきる。

【００７５】 Ｐ２＝ｆＭ×ｔ１＋Ｐ１ …（１−１） Ｓ２＝ｆ１×ｔ１＋Ｐ１ …（１−２） ΔＫ２＝Ｐ２−Ｓ２ ＝（ｆＭ×ｔ１＋Ｐ１）−（ｆ１×ｔ１＋Ｐ１） ＝（ｆＭ−ｆ１）×ｔ１ …（１−３） よって、ΔＫ２は、期間Ｔ１において、送受のシステム
・クロックの周波数差に起因した値となっているため、
このΔＫ２をローパスフィルタ２２を通してＶＣＸＯ２
３を制御すると、ＶＣＸＯ２３から得られるシステム・
クロックの周波数は送信側のシステム・クロックの周波
数ｆＭに近い値にすることができる。

【００７６】この後、（Ｄ）点の直後において、ＰＣＲ
の値Ｐ２をカウンタ１９にロードすると、この時点で送
受の時間のずれをなくすことができる。よって、送受の
システム・クロックの周波数及び位相は（Ｄ）点の直後
の時点で非常に近い値となっているので、この後、受信
側のシステム・クロックの周波数及び位相がロックする
のに時間はかからない。

【００７７】したがって、上記実施例の構成によれば、
ＰＣＲの値を２回連続してカウンタにロードすること
で、２回目のロードのときに送受のシステム・クロック
の周波数及び位相をほぼ一致させることができ、受信側
のシステム・クロックの周波数及び位相をロックするま
での時間を短縮することができる。 ［実施例２］図３はこの発明に係るＰＬＬ回路の第２の
実施例の構成を示すものである。但し、図３において、
図１９と同一部分には同一符号を付して示し、ここでは
異なる部分について述べる。

【００７８】この実施例は、従来のＰＬＬ回路に補正回
路３１を追加し、ＰＣＲの値とカウンタ１９のカウント
値との差分値を正規化し、ＶＣＸＯ２３に対して正確な
制御を施すように改善したものである。

【００７９】すなわち、加算器２１から出力されるＰＣ
Ｒ値とカウンタ１９のカウント値との差分値は補正回路
３１に入力される。この補正回路３１は、タイミング信
号発生部１６から出力される補正タイミング信号に従っ
て、加算器２１の出力である差分値にＰＣＲの挿入間隔
を反映した補正を施すことで、差分値を正規化してい
る。

【００８０】尚、タイミング信号発生部１６では、トラ
ンスポート・ストリームにＰＣＲが挿入されている部分
に対してパルスを立てることで補正タイミング信号を作
成している。

【００８１】上記補正回路３１の具体的な構成を図４に
示す。図４において、３１１は加算器２１から出力され
る差分値が入力される端子、３１２はタイミング信号発
生部１６から出力される補正タイミング信号が入力され
る端子である。補正回路３１は、乗算器３１３、係数発
生器３１４、カウンタ３１５から構成される。

【００８２】上記構成において、図５にＰＣＲ値とカウ
ンタ１９のカウント値との差分値である加算器２１の出
力値を正規化する過程をタイムチャートで示す。図５に
おいて、（ａ）はラッチ回路１７の出力、（ｂ）は補正
タイミング信号、（ｃ）はラッチ回路２０の出力、
（ｄ）は加算器２１の出力、（ｅ）は補正回路３１の出
力を示している。以下に図５を参照して図４に示した補
正回路３１の動作を説明する。

【００８３】端子３１２に入力されるタイミング信号発
生部１６からの補正タイミング信号は、カウンタ３１５
のリセット信号となる。このカウンタ３１５は、リセッ
トがかかるまでの期間をクロックΦに従ってカウント
し、その出力結果を係数発生器３１４に入力する。

【００８４】ここで、クロックΦはトランスポート・ス
トリームを伝送するときに使用するクロックである。カ
ウンタ３１５において、リセットがかかるまでの期間を
カウントすることによりＰＣＲの挿入間隔を測定するこ
とができる。

【００８５】すなわち、前述の期間Ｔ２において、
（Ｂ）点の直前において、ＰＣＲの値はＰ２であり、カ
ウンタ３１５の出力値はＳ２である。このＰ２とＳ２の
差分を取れば、ΔＫ２という値になる。ΔＫ２という差
分を生じる原因としては、期間Ｔ１において、送受のシ
ステム・クロックの周波数が違っているという原因の他
に、期間Ｔ１の時間間隔ｔ１がある。送信側のシステム
・クロックの周波数をｆＭ、期間Ｔ１における受信側の
システム・クロックの周波数をｆ１とすると、 ΔＫ２＝（ｆＭ−ｆ１）×ｔ１ …（２−１） となる。

【００８６】この後、カウンタ３１５において、図５
（ｂ）に示す補正タイミング信号のローレベルのパルス
同士の間隔を測定することにより期間Ｔ１の時間間隔ｔ
１を計算し、式（２−２）に示すように、ｔ１の逆数を
Ｐ２とＳ２の差分値ΔＫ２にかければ、ＰＣＲの挿入間
隔に左右されない正規化された差分値ΔＭ２を得ること
ができる。

【００８７】 ΔＭ２＝ΔＫ２×（１／ｔ１） ＝（ｆＭ−ｆ１）×ｔ１×（１／ｔ１） ＝ｆＭ−ｆ１ …（２−２） すなわち、加算器２１の出力値はＰＣＲの挿入間隔に依
存する値となっているが、式（２−２）に示すように、
乗算器３１３でＰＣＲの挿入間隔の値の逆数をかけるこ
とにより、ＰＣＲの挿入間隔の要素がキャンセルされ、
ＰＣＲの挿入間隔に依存しない値となる。

【００８８】したがって、上記実施例の構成によれば、
補正回路３１において、ＰＣＲ値とカウンタ１９の出力
値との差分値である加算器２１の出力値を正規化するこ
とができる。この正規化された差分値は、ＰＣＲの挿入
間隔に左右されないため、ローパスフィルタ２２を通
り、正確にＶＣＸＯ２３を制御することができる。 ［実施例３］図６はこの発明に係るＰＬＬ回路の第３の
実施例の構成を示すものである。但し、図６において、
図１９と同一部分には同一符号を付して示し、ここでは
異なる部分について説明する。

【００８９】この実施例は、従来のＰＬＬ回路に補正回
路３２を追加し、ＰＣＲ値とカウンタ値の差分値を正規
化し、ＶＣＸＯ２３に対して正確な制御を施すように改
善したものであり、第２の実施例に用いられている補正
回路３１の構成を変えたものであって、基本的な動作は
第２の実施例と同様である。

【００９０】すなわち、ＰＣＲ抽出部１４より抽出され
たＰＣＲは、ラッチ回路１７においてマスタータイミン
グ信号によりラッチされ、加算器２１と補正回路３２に
出力される。

【００９１】加算器２１では、ラッチ回路１７から出力
されるＰＣＲの値と、ラッチ２０から出力されるカウン
タ値を減算している。加算器２１から出力されるＰＣＲ
とカウンタ値の差分値は、補正回路３２に入力される。
補正回路３２は、加算器２１の出力である差分値に、Ｐ
ＣＲの挿入間隔を反映した補正を施し、差分値を正規化
している。

【００９２】補正回路３２は、図７に示すように、乗算
器３２４、係数発生器３２５、加算器３２６、ラッチ回
路３２７から構成される。図８はＰＣＲ値とカウント値
の差分値である加算器２１の出力値を正規化する過程を
タイムチャートで示している。以下に、図８のタイムチ
ャートを用いて、図７に示した補正回路３２の動作を説
明する。

【００９３】端子３２２には、ラッチ回路１７から出力
されるＰＣＲが入力される。このＰＣＲは加算器３２６
とラッチ回路３２７に入力される。このラッチ回路１７
の出力を図８（ａ）に示す。ラッチ回路３２７では、端
子３２３から入力されるマスタータイミング信号（図８
（ｂ））に従って、ラッチ回路１７の出力であるＰＣＲ
をラッチし、加算器３２６に入力している。このラッチ
回路３２７の出力信号を図８（ｅ）に示す。

【００９４】加算器３２６では、端子３２２から入力さ
れるラッチ回路１７の出力信号（図８（ａ））と、ラッ
チ回路３２７の出力信号（図８（ｅ））の差分を取って
いる。この加算器３２６の出力信号（図８（ｆ））は、
隣接して伝送されてくるＰＣＲの値の差分となってお
り、ＰＣＲの挿入間隔を示す値となる。

【００９５】図８において、ラッチ回路１７の出力であ
るＰＣＲの値Ｐ１は、点（Ａ）におけるＰＣＲの値を示
しており、同様に、Ｐ２は点（Ｂ）、Ｐ３は点（Ｃ）に
おけるＰＣＲの値を示している。期間Ｔ１、Ｔ２、Ｔ３
の時間間隔をｔ１、ｔ２、ｔ３とすると、加算器３２６
の出力信号ΔＰ２は、 ΔＰ２＝Ｐ２−Ｐ１ ＝ｆＭ×ｔ１ …（３−１） となる。

【００９６】ここで、送信側において、ＰＣＲを付ける
システム・クロックの周波数をｆＭとしている。このた
め、加算器３２６の出力信号ΔＰ３は、 ΔＰ３＝Ｐ３−Ｐ２ ＝ｆＭ×ｔ２ …（３−２） となる。

【００９７】以上のように、加算器３２６の出力信号
は、ＰＣＲの挿入間隔に依存した信号になっている。こ
のＰＣＲの挿入間隔に依存した加算器３２６の出力信号
は、係数発生器３２５において逆数を取られ、乗算器３
２４において端子３２１から入力されるＰＣＲの値とカ
ウンタ１９のカウント値（ラッチ回路２０の出力（図８
（ｃ））との差分値である加算器２１の出力信号（図８
（ｄ））と掛け合わされる。

【００９８】ここで、期間Ｔ２において、（Ｂ）点の直
前のＰＣＲの値はＰ２であり、カウンタ１９の出力値は
Ｓ２である。このＰ２とＳ２の差分を取ってΔＫ２とい
う値になる。ΔＫ２という差分を生じる原因としては、
期間Ｔ１において、送受のシステム・クロックの周波数
が違っているという原因の他、期間Ｔ１の時間間隔ｔ１
がある。

【００９９】送信側のシステム・クロックの周波数をｆ
Ｍ、期間Ｔ１における受信側のシステム・クロックの周
波数をｆ１とすると、 ΔＫ２＝（ｆＭ−ｆ１）×ｔ１ …（３−３） となる。この後、期間Ｔ１の時間間隔ｔ１を補正回路３
２の内部の加算器３２６の出力値ΔＰ２＝ｆＭ×ｔ１
（式（３−１））より計算し、式（３−４）に示すよう
にΔＰ２の逆数をＰ２とＳ２の差分値ΔＫ２にかけれ
ば、ＰＣＲの挿入間隔に左右されない正規化された差分
値ΔＭ２を得ることができる。

【０１００】 ΔＭ２＝ΔＫ２×（１／ΔＰ２） ＝（ｆＭ−ｔ１）×ｔ１×（１／ｆＭ×ｔ１） ＝（ｆＭ−ｔ１）×（１／ｆＭ） …（３−４） 式（３−４）より、ＰＣＲの挿入間隔に依存したΔＫ２
の値にＰＣＲの挿入間隔であるｔ１の逆数をかけること
により、ＰＣＲの挿入間隔の要素がキャンセルされ、補
正回路３２の出力信号であるΔＭ２は、ＰＣＲの挿入間
隔に依存しない正規化された値となる。図８（ｇ）に補
正回路３２の出力を示す。

【０１０１】したがって、上記実施例の構成によれば、
補正回路３２において、ＰＣＲ値とカウンタ１９の出力
値との差分値である加算器２１の出力値を正規化するこ
とができる。補正回路３２から出力される正規化された
差分値は、ＰＣＲの挿入間隔に左右されないため、ロー
パスフィルタ２２を通り、正確にＶＣＸＯ２３を制御す
ることができる。 ［実施例４］図９はこの発明に係るＰＬＬ回路の第４の
実施例の構成を示すものである。但し、図９において、
図１及び図３と同一部分には同一符号を付して示し、こ
こでは異なる部分について述べる。

【０１０２】この実施例は、第１の実施例と第２の実施
例を組み合わせたものである。すなわち、ＰＣＲの値を
２回連続でロードする手段として、ロード制御回路１８
に第１及び第２のロード制御信号生成部１８３、１８
４、ＡＮＤ回路１８５及びロード制御信号発生用カウン
タ１８６が加えられている。また、ＰＣＲの値とカウン
タ値の差分値を補正し正規化する手段として、加算器２
１とＬＰＦ２２との間に補正回路３１が挿入されてい
る。

【０１０３】尚、第１及び第２のロード制御信号生成部
１８３、１８４に対する第１、第２のロードタイミング
信号、補正回路３１に対する補正タイミング信号は、タ
イミング信号発生部１６にて生成される。

【０１０４】上記構成において、図１０を参照してその
動作を説明する。

【０１０５】図１０は主要部の出力タイミングを示すも
ので、図１０（ａ）は、端子１１から入力されるトラン
スポート・ストリームを示している。このスランスポー
ト・ストリームには、Ｐ１、Ｐ２、Ｐ３、Ｐ４の位置に
ユーザが選択した番組のＰＣＲが挿入されている。

【０１０６】このトランスポート・ストリームはＰＣＲ
抽出部１４に入力され、ここで図１０（ｂ）に示すＰＣ
Ｒフィールド検出信号が生成される。このＰＣＲフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にＰＣＲが
挿入されているかを示しており、ＰＣＲが挿入されてい
る期間、すなわち図１０（ａ）に示すトランスポート・
ストリームのＰ１、Ｐ２、Ｐ３、Ｐ４の期間でローレベ
ルとなっている。このＰＣＲフィールド検出信号はタイ
ミング信号発生部１６に入力される。

【０１０７】また、ＰＣＲ抽出部１４では、図１０
（ｃ）に示すように、図１０（ａ）のトランスポート・
ストリームに挿入されているユーザの選択した番組のＰ
ＣＲであるＰ１、Ｐ２、Ｐ３、Ｐ４を抜き出している。
抽出されたＰＣＲはラッチ回路１７及びカウンタ１９に
入力される。

【０１０８】タイミング信号発生部１６では、図１０
（ｂ）に示したＰＣＲフィールド検出信号を元に、図１
０（ｄ）に示すマスタータイミング信号を発生する。ま
た、ラッチ回路１７では、図１０（ｅ）に示すように、
図１０（ｄ）に示したマスタータイミング信号によっ
て、図１０（ｃ）に示したＰＣＲ抽出部１４のＰＣＲ抽
出出力をラッチする。そのラッチ出力は加算器２１に入
力される。

【０１０９】ここで、ロード制御回路１８において、Ａ
ＮＤ回路１８１の出力信号が、図１０（ｆ）に示すタイ
ミング（Ａ）でローレベルのパルスを発生したとする。
このパルスは、番組が切り換わったか、電源がオンされ
たか、もしくは、タイムベースが切り換わったかを示し
ており、ロード制御信号発生用カウンタ１８６に入力さ
れている。

【０１１０】ロード制御信号発生用カウンタ１８６に
は、タイミング信号発生部１６から出力されるマスター
タイミング信号がクロックとして入力され、ＡＮＤ回路
１８１の出力信号がリセット信号として入力される。す
なわち、このカウンタ１８６は、ＡＮＤ回路１８１の出
力信号がローレベルに落ちたときにリセットがかかり、
その後リセットが解除されると、クロック入力となって
いるマスタータイミング信号の立ち上がりに対応して順
次カウントアップしていく。よって、ロード制御信号発
生用カウンタ１８６の出力は図１０（ｇ）に示すように
なる。このカウンタ１８６の出力は、第１のロード制御
信号発生部１８３と、第２のロード制御信号発生部１８
４に入力される。

【０１１１】第１のロード制御信号発生部１８３には、
図１０（ｈ）に示す第１のロードタイミング信号と図１
０（ｇ）に示すロード制御信号発生用カウンタ１８６の
出力信号が入力される。

【０１１２】図１０（ｈ）に示した第１のロードタイミ
ング信号は、タイミング信号発生部１６で図１０（ｂ）
のＰＣＲフィールド検出信号を元に作られており、ロー
レベルの期間でＰＣＲの値をカウンタ１９にロードする
タイミングとなっている。第１のロード制御信号発生部
１８３では図１０（ｉ）に示す信号を出力するが、この
信号は、ロード制御信号発生用カウンタ１８６の出力信
号が０の期間のみ第１のロードタイミング信号をスルー
した信号となっており、他の値の期間ではハイレベルと
なっている。

【０１１３】また、第２のロード制御信号発生部１８４
には、図１０（ｊ）に示す第２のロードタイミング信号
と図１０（ｇ）に示すロード制御信号発生用カウンタ１
８６の出力信号が入力される。

【０１１４】図１０（ｊ）に示した第２のロードタイミ
ング信号は、タイミング信号発生部１６で図１０（ｂ）
のＰＣＲフィールド検出信号を元に作られており、ロー
レベルの期間でＰＣＲの値をカウンタ１９にロードする
タイミングとなっている。

【０１１５】第２のロード制御信号発生部１８４では図
１０（ｋ）に示す信号を出力するが、この信号は、ロー
ド制御信号発生用カウンタ１８６の出力信号が１の期間
のみ第２のロードタイミング信号をスルーした信号とな
っており、他の値の期間では、ハイレベルとなってい
る。

【０１１６】図１０（ｉ）の第１のロード制御信号と図
１０（ｋ）の第２のロード制御信号は、ＡＮＤ回路１８
５に入力され、その論理積演算により図１０（ｌ）に示
すロード制御信号が得られる。このロード制御信号はカ
ウンタ１９のロードを制御しており、ロード制御信号が
ローレベルのとき、カウンタ１９へのロードが許可され
る。

【０１１７】図１０の例では、（Ｂ）点、（Ｄ）点の直
前でロード制御信号がローレベルとなっている。一方、
この期間の図１０（ｃ）に示すＰＣＲ抽出部１４の出力
は、（Ｂ）点でＰ１、（Ｄ）点でＰ２となっており、こ
の値がカウンタ１９にロードされることになる。

【０１１８】カウンタ１９にロードされたＰ１、Ｐ２の
値は、図１０（ｍ）に示すように、カウンタ１９の出力
値として（Ｂ）点の直後及び（Ｄ）点の直後に出力され
る。すなわち、カウンタ１９は、（Ｂ）点の直後にロー
ドされたＰＣＲの値Ｐ１を出力した後、（Ｄ）点の直前
でＳ２を出力するまで順次カウントアップし、（Ｄ）点
の直後で再びロードされたＰＣＲの値Ｐ２を出力し、以
後、順次カウントアップしていく。

【０１１９】図１０（ｍ）に示したカウンタ１９の出力
値は、ラッチ回路２０においてマスタータイミング信号
（図１０（ｄ））によってラッチされ、図１０（ｎ）に
示す信号となり、加算器２１に入力される。

【０１２０】この加算器２１では、図１０（ｅ）に示し
たラッチ回路１７の出力と図１０（ｎ）に示したラッチ
回路２０の出力との差を取る。期間Ｔ１では、ＰＣＲの
値がカウンタ１９にロードされた直後であるため、ラッ
チ回路１７の出力値（図１０（ｅ））とラッチ２０の出
力値（図１０（ｎ））はどちらもＰ１で同じであり、加
算器２１の出力値は図１０（ｏ）に示すように０とな
る。このことは、以下の式（４−１）からも明らかであ
る。

【０１２１】 ΔＫ１＝Ｐ１−Ｐ１＝０ …（４−１） この後、加算器２１の出力値ΔＫ１＝０は、補正回路３
１において補正係数をかけられても０となる。補正回路
３１の出力は図１０（ｐ）に示すようになり、補正出力
ΔＭ１＝０はローパスフィルタ２２を通りＶＣＸＯ２３
を制御する。期間Ｔ１において、ＶＣＸＯ２３は、補正
回路３１の出力値０をローパスフィルタ２２を通した値
に対応する周波数ｆ１を持つシステム・クロックを出力
する。

【０１２２】ここで、送信側のシステム・クロックの周
波数をｆＭとする。期間Ｔ１では、カウンタ１９がｆ１
の周波数を持つシステム・クロックで動作するので、
（Ｄ）点の直前でのカウンタ１９の出力値Ｓ２とＰＣＲ
の値Ｐ２には、送受のシステム・クロックの周波数ｆ
Ｍ、ｆ１の差に相当する差が生じることになる。これを
期間Ｔ１の時間間隔をｔ１として式で表すと、以下の式
（４−２）、（４−３）のようになる。

【０１２３】 Ｐ２＝ｆＭ×ｔ１＋Ｐ１ …（４−２） Ｓ２＝ｆ１×ｔ１＋Ｐ１ …（４−３） また、期間Ｔ２における加算器２１の出力値ΔＫ２は式
（４−４）のようになる。

【０１２４】 ΔＫ２＝Ｐ２−Ｓ２ ＝（ｆＭ×ｔ１＋Ｐ１）−（ｆ１×ｔ１＋Ｐ１） ＝（ｆＭ−ｔ１）×ｔ１ …（４−４） この加算器２１の出力値ΔＫ２には、送受のシステム・
クロックの周波数差である（ｆＭ−ｆ１）の要素の他
に、ＰＣＲの挿入間隔であるｔ１という時間要素が絡ん
でくる。そこで、補正回路３１において、ＰＣＲの挿入
間隔を計算し、その逆数を補正係数として加算器２１の
出力値ΔＫ２にかけることにより、ＰＣＲの挿入間隔の
要素を取り除き、加算器２１の出力値を正規化する。正
規化された補正回路３１の出力値ΔＭ２は、式（４−
５）に示すようになる。

【０１２５】 ΔＭ２＝ΔＫ２×（１／ｔ１） ＝（ｆＭ−ｔ１）×ｔ１×（１／ｔ１） ＝ｆＭ−ｔ１ …（４−５） 以上のように求められた補正回路３１の出力値ΔＫ２
は、送受システム・クロックの周波数差のみに依存した
値となり、補正回路３１の出力値ΔＭ２をローパスフィ
ルタ２２を通した値でＶＣＸＯ２３を制御すると、
（Ｄ）点直後の時点で、送受のシステム・クロックの周
波数を一致させることができる。

【０１２６】この後、（Ｄ）点直後で送受のシステム・
クロックを一致させた後、ＰＣＲの値Ｐ２をカウンタ１
９にロードすれば、ＰＣＲの値とカウンタ値の差分が０
になり、位相差も同時に除去することができる。よっ
て、（Ｄ）点直後の時点で、送受のシステム・クロック
の周波数及び位相を一致させることができる。

【０１２７】また、前述したように、補正回路３１にお
いて、ＰＣＲの値とカウンタ値の差分値である加算器２
１の出力値を正規化し、送受のシステム・クロックの周
波数差のみに依存する値としているため、ＶＣＸＯ２３
に対して、常に正確な制御を行えるようになる。

【０１２８】したがって、上記実施例の構成によれば、
ＰＣＲの値を２回連続してカウンタにロードすること
で、２回目のロードのときに送受のシステム・クロック
の周波数及び位相を一致させることができるので、受信
側のシステム・クロックの周波数及び位相のロックする
までの時間を短縮することができる。同時に、ＰＣＲの
値とカウンタ出力値との差分値にＰＣＲの挿入間隔に応
じて補正を施すことにより、ＶＣＸＯ２３に対して常に
正確な制御を行うことができる。

【０１２９】尚、以上説明した第４の実施例は、第１の
実施例と第２の実施例を組み合わせたものであるが、補
正回路３１の構成を第３の実施例で説明した構成の補正
回路３２に置き換えて、第１の実施例と第３の実施例を
組み合わせた実施例を構成することもできる。 ［実施例５］図１１はこの発明に係るＰＬＬ回路の第５
の実施例の構成を示すものである。但し、図１１におい
て、図１と同一部分には同一符号を付して示し、ここで
は異なる部分について述べる。

【０１３０】この実施例は、ＰＣＲの値を２回連続でカ
ウンタ１９にロードする第１の実施例の構成に、ＰＣＲ
を２回ロードするときＰＣＲを一定期間とばす動作を行
うマスク処理手段として、マスク信号発生部３３、第１
及び第２のマスク回路３４、３５を追加したものであ
る。

【０１３１】すなわち、この実施例におけるタイミング
信号発生部１６は、ＰＣＲフィールド検出信号から前述
のマスタータイミング信号、第１、第２のロードタイミ
ング信号を生成する。

【０１３２】マスタータイミング信号はマスク信号発生
部３３に送られると共に、第１のマスク回路３４に送ら
れる。また、第１のロードタイミング信号は直接第１の
ロード制御信号発生部１８３に送られるが、第２のロー
ドタイミング信号は第２のマスク回路３５を介して第２
のロード制御信号発生部１８４に送られる。

【０１３３】マスク信号発生部３３は、マスタータイミ
ング信号とロード制御回路１８のＡＮＤ回路１８１の出
力信号からマスク信号を生成する。このマスク信号は第
１、第２のマスク回路３４、３５に送られる。

【０１３４】第１のマスク回路３４はマスク信号に従っ
てマスタータイミング信号にマスクをかける。また、第
２のマスク回路３５はマスク信号に従って第２のロード
タイミング信号にマスクをかける。

【０１３５】ここで、マスク信号発生部３３、第１及び
第２のマスク回路３４、３５により、１回ロードした
後、２回目のロードを行うまでに、一定期間ＰＣＲ値と
カウンタ出力値との差分を取らない制御を施す。マスク
信号発生部３３の内部構成を図１２に示し、その動作を
図１３に示すタイム・チャートを参照して説明する。

【０１３６】端子３３１からは、図１３（ａ）に示すＡ
ＮＤ回路１８１の出力信号が入力される。この信号はイ
ンバータ３３３により論理が反転され、ＪＫフリップフ
ロップ３３４に入力される。また、端子３３２からは、
図１３（ｂ）に示すマスタータイミング信号が入力さ
れ、ＪＫフリップフロップ３３４に入力される。ここ
で、端子３３５、３３８、３３１６、３３１２からは、
ＶＣＸＯ２３から出力されるシステム・クロックが入力
される。

【０１３７】ＪＫフリップフロップ３３４の出力は図１
３（ｃ）のようになり、インバータ３３６とラッチ回路
３３７に入力される。インバータ３３６、ラッチ回路３
３７、ＮＡＮＤ回路３３９から構成される回路により、
図１３（ｃ）の信号は図１３（ｄ）に示すようにローレ
ベルの１パルスの信号となる。

【０１３８】この後、図１３（ｄ）の信号をカウンタ３
３１０にリセット信号として入力し、図１３（ｅ）に示
すように、端子３３１４から入力されるしきい値Ｍにな
るまでカウンタ３３１０をカウントアップさせる。カウ
ンタ３３１０のカウント値がしきい値Ｍに達したとき、
比較器３３１３は、図１３（ｆ）に示すようなハイレベ
ルのパルスを発する。

【０１３９】ＪＫフリップフロップ３３１５には、比較
器３３１３の出力信号とＮＡＮＤ回路３３９の出力の論
理の反転を取ったインバータ３３１１の出力信号が入力
され、図１３（ｇ）に示す信号となる。このＪＫフリッ
プフロップ３３１５の出力はインバータ３３１７により
論理が反転され、マスク信号として出力端子３３１８か
ら各マスク回路３４、３５に送られる。

【０１４０】ここで、図１３において、ＡＮＤ回路１８
１の出力信号がローレベルに落ちた（Ａ）点は、番組が
切り換わったか、電源がオンされたか、もしくは、タイ
ムベースが切り換わったかを示している。

【０１４１】この後、図１３（ｂ）に示すマスタータイ
ミング信号が初めてハイレベルとなる（Ｂ）の直前にお
いて、第１回目のロードが行われる。この第１回目のロ
ードが行われた後、一定期間ＴＬだけ、ＰＣＲ値とカウ
ント値の差分を取らないように、マスタータイミング信
号をマスクしてやる必要がある。そのため、しきい値Ｍ
を以下の式（５−１）で与えることにする。尚、ｆ１
は、第１回目のロード後の受信側のシステム・クロック
の周波数を示している。

【０１４２】 Ｍ＝ｆ１×ＴＬ …（５−１） 式（５−１）のようにしきい値Ｍを設定すると、図１３
（ｇ）のマスク信号のローレベルの期間が、ＰＣＲ値と
カウント値の差分を取らない期間ＴＬを示していること
になる。このマスク信号を、例えばＡＮＤ回路で構成さ
れるマスク回路３４に入力すると、図１３に示した期間
ＴＬの間だけ、マスタータイミング信号をローレベルに
することができる。よって、期間ＴＬの間のみマスクさ
れたマスタータイミング信号（図１３（ｈ））をマスク
回路３４から出力することができる。また、マスク回路
３５においても、マスク回路３４と同様な動作を行うこ
とになる。

【０１４３】次に、第１回目のロード後、ＰＣＲを一定
期間とばして第２回目のロードを行う制御がどのように
行われるかを、図１４に示すタイム・チャートを参照し
て説明する。

【０１４４】図１４（ａ）は、端子１１から入力される
トランスポート・ストリームを示している。このスラン
スポート・ストリームには、Ｐ１、Ｐ２、Ｐ３、Ｐ４の
位置にユーザが選択した番組のＰＣＲが挿入されてい
る。

【０１４５】このトランスポート・ストリームはＰＣＲ
抽出部１４に入力され、ここで図１４（ｂ）に示すＰＣ
Ｒフィールド検出信号が生成される。このＰＣＲフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にＰＣＲが
挿入されているかを示しており、ＰＣＲが挿入されてい
る期間、すなわち図１４（ａ）に示すトランスポート・
ストリームのＰ１、Ｐ２、Ｐ３、Ｐ４の期間でローレベ
ルとなっている。このＰＣＲフィールド検出信号はタイ
ミング信号発生部１６に入力される。

【０１４６】また、ＰＣＲ抽出部１４では、図１４
（ｃ）に示すように、図１４（ａ）のトランスポート・
ストリームに挿入されているユーザの選択した番組のＰ
ＣＲであるＰ１、Ｐ２、Ｐ３、Ｐ４を抜き出している。
抽出されたＰＣＲはラッチ回路１７及びカウンタ１９に
入力される。

【０１４７】タイミング信号発生部１６では、図１４
（ｂ）に示したＰＣＲフィールド検出信号を元に、図１
４（ｄ）に示すマスタータイミング信号を発生する。こ
のマスタータイミング信号は、例えばＡＮＤ回路で構成
されるマスク回路３４において、マスク信号発生部３３
から出力されるマスク信号（図１４（ｅ））と論理積を
取られ、期間ＴＬの間だけ、強制的にローレベルに落と
され、マスクされることになる。ＴＬの期間マスクされ
た結果として、マスタータイミング信号は、図１４
（ｆ）に示す信号となる。

【０１４８】図１４（ｃ）に示したＰＣＲ抽出部１４の
出力であるＰＣＲは、ラッチ回路１７において、図１４
（ｆ）に示したマスク後のマスタータイミング信号によ
ってラッチされ、その出力は、図１４（ｇ）に示すよう
になり、加算器２１に出力される。

【０１４９】ここで、ロード制御回路１８において、Ａ
ＮＤ回路１８１の出力信号が図１４（ｈ）に示すタイミ
ング（Ａ）でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ１８６に入力され
る。

【０１５０】ロード制御信号発生用カウンタ１８６に
は、マスク後のマスタータイミング信号がクロックとし
て入力され、ＡＮＤ回路１８１の出力信号がリセット信
号として入力される。すなわち、このカウンタ１８６
は、ＡＮＤ回路１８１の出力信号がローレベルに落ちた
ときにリセットがかかり、その後リセットが解除される
と、クロック入力となっているマスタータイミング信号
の立ち上がりに対応して順次カウントアップしていく。
よって、ロード制御信号発生用カウンタ１８６の出力は
図１４（ｉ）に示すようになる。このカウンタ１８６の
出力は、第１のロード制御信号発生部１８３と、第２の
ロード制御信号発生部１８４に入力される。

【０１５１】第１のロード制御信号発生部１８３には、
図１４（ｊ）に示す第１のロードタイミング信号と図１
４（ｉ）に示すロード制御信号発生用カウンタ１８６の
出力信号が入力される。

【０１５２】図１４（ｊ）に示した第１のロードタイミ
ング信号は、タイミング信号発生部１６で図１４（ｂ）
のＰＣＲフィールド検出信号を元に作られており、ロー
レベルの期間でＰＣＲの値をカウンタ１９にロードする
タイミングとしている。第１のロード制御信号発生部１
８３では図１４（ｋ）に示す信号を出力するが、この信
号は、ロード制御信号発生用カウンタ１８６の出力信号
が０の期間のみ第１のロードタイミング信号をスルーし
た信号となっており、他の値の期間ではハイレベルとな
っている。

【０１５３】また、第２のロード制御信号発生部１８４
には、図１４（ｌ）に示すマスク後の第２のロードタイ
ミング信号と図１４（ｉ）に示すロード制御信号発生用
カウンタ１８６の出力信号が入力される。

【０１５４】図１４（ｌ）に示した第２のロードタイミ
ング信号は、タイミング信号発生部１６で図１４（ｂ）
のＰＣＲフィールド検出信号を元に作られた信号に対し
て、マスク回路３５にてマスク信号でマスクされた信号
であり、マスク回路３４と同様の手法でマスクされてお
り、ＴＬの期間のみ強制的にハイレベルとなっている。
また、この第２のロードタイミング信号は、ローレベル
の期間でＰＣＲの値をカウンタ１９にロードするタイミ
ングとなっている。

【０１５５】このため、第２のロード制御信号発生部１
８４では、図１４（ｍ）に示す信号を出力するが、この
信号はロード制御信号発生用カウンタ１８６の出力信号
が１の期間のみ第２のロードタイミング信号をスルーし
た信号となっており、他の値の期間ではハイレベルとな
っている。

【０１５６】図１４（ｋ）の第１のロード制御信号と図
１４（ｍ）の第２のロード制御信号は、ＡＮＤ回路１８
５に入力され、その論理積演算により図１４（ｎ）に示
すロード制御信号が得られる。このロード制御信号は、
カウンタ１９のロードを制御しており、ロード制御信号
がローレベルのとき、カウンタ１９へのロードが許可さ
れる。

【０１５７】図１４の例では、（Ｂ）点、（Ｄ）点の直
前でロード制御信号がローレベルとなっている。一方、
この期間の図１４（ｃ）のＰＣＲ抽出部１４の出力は、
（Ｂ）点でＰ１、（Ｄ）点でＰ３となっており、この値
がカウンタ１９にロードされることになる。

【０１５８】ここで、（Ｂ）点でのロードが第１回目の
ロードとなり、この後、一定期間ＴＬ以上離れて送信さ
れてきたＰＣＲを第２回目にロードすることになる。図
１４においては、一定期間ＴＬ以上離れて初めて送信さ
れたきたＰＣＲの値は、Ｐ３であり、このＰ３が（Ｄ）
点直前でロードされることになる。

【０１５９】カウンタ１９にロードされたＰ１、Ｐ３の
値は、図１４（ｏ）に示すように、カウンタ１９の出力
値として（Ｂ）点の直後及び（Ｄ）点の直後に出力され
る。すなわち、カウンタ１９は、（Ｂ）点の直後にロー
ドされたＰＣＲの値Ｐ１を出力した後、（Ｄ）点の直前
でＳ３を出力するまで順次カウントアップし、（Ｄ）点
の直後で再びロードされたＰＣＲの値Ｐ３を出力し、以
後順次カウントアップしていく。

【０１６０】図１４（ｏ）に示したカウンタ１９の出力
値は、ラッチ回路２０においてマスク後のマスタータイ
ミング信号（図１４（ｆ））によってラッチされ、図１
４（ｐ）に示す信号となり、加算器２１に入力される。

【０１６１】この加算器２１では、図１４（ｇ）に示し
たラッチ回路１７の出力と図１４（ｐ）に示したラッチ
回路２０の出力との差を取る。期間Ｔ１では、ＰＣＲの
値がカウンタ１９にロードされた直後であるため、ラッ
チ回路１７の出力値（図１４（ｇ））とラッチ回路２０
の出力値（図１４（ｐ））はどちらもＰ１で同じであ
り、加算器２１の出力（図１４（ｑ））は０となる。

【０１６２】この後、加算器２１の出力値０は、ローパ
スフィルタ２２を通り、ＶＣＸＯ２３を制御する。期間
Ｔ１において、ＶＣＸＯ２３は、加算器２１の出力値０
をローパスフィルタ２２を通した値に対応する周波数ｆ
１を持つシステム・クロックを出力する。

【０１６３】ここで、送信側のシステム・クロックの周
波数をｆＭとする。期間Ｔ１では、カウンタ１９がｆ１
の周波数を持つシステム・クロックで動作するので、
（Ｄ）点の直前でのカウンタ１９の出力値Ｓ３とＰＣＲ
の値Ｐ３には、送受のシステム・クロックの周波数ｆ
Ｍ、ｆ１の差に相当する差が生じ、加算器２１の出力値
はΔＫ３となる。

【０１６４】ここで、期間Ｔ１の時間間隔をｔ１とする
と、Ｐ３、Ｓ３、ΔＫ３は、以下の式（５−２）、（５
−３）、（５−４）のように表すことができる。

【０１６５】 Ｐ３＝ｆＭ×ｔ１＋Ｐ１ …（５−２） Ｓ３＝ｆ１×ｔ１＋Ｐ１ …（５−３） ΔＫ３＝Ｐ３−Ｓ３ ＝（ｆＭ×ｔ１＋Ｐ１）−（ｆ１×ｔ１＋Ｐ１） ＝（ｆＭ−ｔ１）×ｔ１ …（５−４） 式（５−４）で示されるΔＫ３の値は整数であるので、
ｔ１の値が小さすぎると、ｆＭ−ｆ１で表される送受の
システム・クロックの周波数の差があったとしても、−
１＜ΔＫ３＜１ならば、小数点以下は切り捨てられてΔ
Ｋ３＝０となる。これでは、２回ロードするようにして
も、送受のシステム・クロックの差を取り除くことがで
きない。

【０１６６】そこで、送受のシステム・クロックの差が
ある程度以上ある場合には、ΔＫ３の値が、ΔＫ３≧１
またはΔＫ３≦−１となるようにｔ１を設定する必要が
ある。このｔ１のしきい値がマスタータイミング信号を
マスクしている期間ＴＬであり、この期間ＴＬを越えた
とき初めて差分を取ると、送受のシステム・クロックの
周波数の差がある程度以上あればΔＫ３≠０となる。

【０１６７】このΔＫ３は、期間Ｔ１において、送受の
システム・クロックの周波数差に起因した値となってい
る。そのため、このΔＫ３をローパスフィルタ２２を通
してＶＣＸＯ２３を制御すれば、ＶＣＸＯ２３から得ら
れるシステム・クロックの周波数を、送信側のシステム
・クロックの周波数ｆＭに近い値にすることができる。

【０１６８】この後、（Ｄ）点の直後において、ＰＣＲ
の値Ｐ３をカウンタ１９にロードすると、この時点で送
受のずれをなくすことができる。よって、（Ｄ）点の直
後の時点で、送受のシステム・クロックの周波数及び位
相は、非常に近い値となっているので、この後、受信側
のシステム・クロックの周波数及び位相がロックするの
に時間はかからない。

【０１６９】したがって、上記実施例の構成によれば、
ＰＣＲの値を２回連続でカウンタにロードする際に、１
回目のロード時点から２回目のロード時点までを一定期
間以上取ることにより、２回目のロード時に、確実に送
受のシステム・クロックの周波数差を検出することがで
きる。その送受のシステム・クロックの周波数差の値で
ＶＣＸＯ２３を制御することができるので、２回目のロ
ードで、送受のシステム・クロックの周波数及び位相を
ほぼ一致させることができ、受信側のシステム・クロッ
クの周波数及び位相をロックする時間を短縮できる。 ［実施例６］図１５はこの発明に係るＰＬＬ回路の第６
の実施例の構成を示すものである。但し、図１５におい
て図３及び図１１と同一部分には同一符号を付して示
し、ここでは異なる部分について説明する。

【０１７０】この実施例は、第２の実施例と第５の実施
例を組み合わせたものであり、ＰＣＲの値を２回連続で
ロードし、１回目のロードから２回目のロードまで一定
期間ＰＣＲをとばす手段と、ＰＣＲの値とカウンタ値の
差分値を補正し正規化する手段を備えたものである。

【０１７１】すなわち、タイミング信号発生部１６は、
マスタータイミング信号、第１及び第２のロードタイミ
ング信号、補正タイミング信号を生成する。マスタータ
イミング信号は、マスク信号発生部３３と第１のマスク
回路３４に入力され、第１のロードタイミング信号は第
１のロード制御信号発生部１８３に入力され、第２のロ
ードタイミング信号は第２のマスク回路３５に入力さ
れ、補正タイミング信号は第３のマスク回路３６に入力
される。

【０１７２】マスク信号発生部３３では、マスタータイ
ミング信号とロード制御回路１８のＡＮＤ回路１８１の
出力信号とからマスク信号を生成する。このマスク信号
は第１乃至第３のマスク回路３４〜３６に入力される。

【０１７３】第１のマスク回路３４はマスク信号に従っ
てマスタータイミング信号をマスク処理する。第２のマ
スク回路３５はマスク信号に従って第２のロードタイミ
ング信号をマスク処理する。第３のマスク回路３６はマ
スク信号に従って補正タイミング信号をマスク処理す
る。

【０１７４】一方、加算器２１から出力されるＰＣＲ値
とカウント値の差分値は、補正回路３１に入力される。
補正回路３１は、マスク後の補正タイミング信号に従っ
て、加算器２１の出力である差分値に、ＰＣＲの挿入間
隔を反映した補正を施し、差分値を正規化している。マ
スク後の補正タイミング信号は、ＰＣＲ値とカウント値
の差分を取るタイミングに同期してパルスを立ててい
る。よって、補正回路３１において、マスク後の補正タ
イミング信号のパルスの間隔を測定することにより、Ｐ
ＣＲの挿入間隔を求めることができ、このＰＣＲの挿入
間隔の値に応じて、加算器２１の出力である差分値に対
して補正を施すことができる。

【０１７５】上記構成において、以下、図１６に示すタ
イム・チャートを参照してその動作を説明する。

【０１７６】図１４（ａ）は、端子１１から入力される
トランスポート・ストリームを示している。このスラン
スポート・ストリームには、Ｐ１、Ｐ２、Ｐ３、Ｐ４の
位置にユーザが選択した番組のＰＣＲが挿入されてい
る。

【０１７７】このトランスポート・ストリームはＰＣＲ
抽出部１４に入力され、ここで図１４（ｂ）に示すＰＣ
Ｒフィールド検出信号が生成される。このＰＣＲフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にＰＣＲが
挿入されているかを示しており、ＰＣＲが挿入されてい
る期間、すなわち図１４（ａ）に示すトランスポート・
ストリームのＰ１、Ｐ２、Ｐ３、Ｐ４の期間でローレベ
ルとなっている。このＰＣＲフィールド検出信号はタイ
ミング信号発生部１６に入力される。

【０１７８】また、ＰＣＲ抽出部１４では、図１６
（ｃ）に示すように、図１６（ａ）のトランスポート・
ストリームに挿入されているユーザの選択した番組のＰ
ＣＲであるＰ１、Ｐ２、Ｐ３、Ｐ４を抜き出している。
抽出されたＰＣＲはラッチ回路１７及びカウンタ１９に
入力される。

【０１７９】タイミング信号発生部１６では、図１６
（ｂ）に示したＰＣＲフィールド検出信号を元に、図１
６（ｄ）に示すマスタータイミング信号を発生する。こ
のマスタータイミング信号は、例えばＡＮＤ回路で構成
されるマスク回路３４において、マスク信号発生部３３
から出力されるマスク信号（図１６（ｅ））と論理積を
取られ、期間ＴＬの間だけ、強制的にローレベルに落と
され、マスクされることになる。ＴＬの期間マスクされ
た結果として、マスタータイミング信号は、図１６
（ｆ）に示すようになる。

【０１８０】図１６（ｃ）に示したＰＣＲ抽出部１４の
出力であるＰＣＲは、ラッチ回路１７において、図１６
（ｆ）に示したマスク後のマスタータイミング信号によ
ってラッチされ、その出力は、図１６（ｇ）に示すよう
になり、加算器２１に出力される。

【０１８１】ここで、ロード制御回路１８において、Ａ
ＮＤ回路１８１の出力信号が図１６（ｈ）に示すタイミ
ング（Ａ）でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ１８６に入力され
る。

【０１８２】ロード制御信号発生用カウンタ１８６に
は、マスク後のマスタータイミング信号がクロックとし
て入力され、ＡＮＤ回路１８１の出力信号がリセット信
号として入力される。すなわち、このカウンタ１８６
は、ＡＮＤ回路１８１の出力信号がローレベルに落ちた
ときにリセットがかかり、その後リセットが解除される
と、クロック入力となっているマスタータイミング信号
の立ち上がりに対応して順次カウントアップしていく。
よって、ロード制御信号発生用カウンタ１８６の出力は
図１６（ｉ）に示すようになる。このカウンタ１８６の
出力は、第１のロード制御信号発生部１８３と、第２の
ロード制御信号発生部１８４に入力される。

【０１８３】第１のロード制御信号発生部１８３には、
図１６（ｊ）に示す第１のロードタイミング信号と図１
６（ｉ）に示すロード制御信号発生用カウンタ１８６の
出力信号が入力される。

【０１８４】図１６（ｊ）に示した第１のロードタイミ
ング信号は、タイミング信号発生部１６で図１６（ｂ）
のＰＣＲフィールド検出信号を元に作られており、ロー
レベルの期間でＰＣＲの値をカウンタ１９にロードする
タイミングとしている。第１のロード制御信号発生部１
８３では図１６（ｋ）に示した信号を出力するが、この
信号は、ロード制御信号発生用カウンタ１８６の出力信
号が０の期間のみ第１のロードタイミング信号をスルー
した信号となっており、他の値の期間では、ハイレベル
となっている。

【０１８５】また、第２のロード制御信号発生部１８４
には、図１６（ｌ）に示すマスク後の第２のロードタイ
ミング信号と図１６（ｉ）に示すロード制御信号発生用
カウンタ１８６の出力信号が入力される。

【０１８６】図１６（ｌ）に示した第２のロードタイミ
ング信号は、タイミング信号発生部１６で図１６（ｂ）
のＰＣＲフィールド検出信号を元に作られた信号に対し
て、マスク回路３５にてマスク信号でマスクされた信号
であり、ＴＬの期間のみ強制的にハイレベルになってい
る。また、この第２のロードタイミング信号は、ローレ
ベルの期間でＰＣＲの値をカウンタ１９にロードするタ
イミングとなっている。

【０１８７】このため、第２のロード制御信号発生部１
８４では、図１６（ｍ）に示した信号を出力するが、こ
の信号はロード制御信号発生用カウンタ１８６の出力信
号が１の期間のみ第２のロードタイミング信号をスルー
した信号となっており、他の値の期間ではハイレベルと
なっている。

【０１８８】図１６（ｋ）の第１のロード制御信号と図
１６（ｍ）の第２のロード制御信号は、ＡＮＤ回路１８
５に入力され、その論理積演算により図１６（ｎ）に示
すロード制御信号が得られる。このロード制御信号は、
カウンタ１９のロードを制御しており、ロード制御信号
がローレベルのとき、カウンタ１９へのロードが許可さ
れる。

【０１８９】図１６の例では、（Ｂ）点、（Ｄ）点の直
前でロード制御信号がローレベルとなっている。一方、
この期間の図１６（ｃ）のＰＣＲ抽出部１４の出力は、
（Ｂ）点でＰ１、（Ｄ）点でＰ３となっており、この値
がカウンタ１９にロードされることになる。

【０１９０】ここで、（Ｂ）点でのロードが第１回目の
ロードとなり、この後、一定期間ＴＬ以上離れて送信さ
れてきたＰＣＲを第２回目にロードすることになる。図
１６においては、一定期間ＴＬ以上離れて初めて送信さ
れたきたＰＣＲの値は、Ｐ３であり、このＰ３が（Ｄ）
点直前でロードされることになる。

【０１９１】カウンタ１９にロードされたＰ１、Ｐ３の
値は、図１６（ｏ）に示すように、カウンタ１９の出力
値として（Ｂ）点の直後及び（Ｄ）点の直後に出力され
る。すなわち、カウンタ１９は、（Ｂ）点の直後にロー
ドされたＰＣＲの値Ｐ１を出力した後、（Ｄ）点の直前
でＳ３を出力するまで順次カウントアップし、（Ｄ）点
の直後で再びロードされたＰＣＲの値Ｐ３を出力し、以
後順次カウントアップしていく。

【０１９２】図１６（ｏ）に示したカウンタ１９の出力
値は、ラッチ回路２０においてマスク後のマスタータイ
ミング信号（図１６（ｆ））によってラッチされ、図１
６（ｐ）に示す信号となり、加算器２１に入力される。

【０１９３】この加算器２１では、図１６（ｇ）に示し
たラッチ回路１７の出力と図１６（ｐ）に示したラッチ
回路２０の出力との差を取る。期間Ｔ１では、ＰＣＲの
値がカウンタ１９にロードされた直後であるため、ラッ
チ回路１７の出力値（図１６（ｇ））とラッチ回路２０
の出力値（図１６（ｐ））はどちらもＰ１で同じであ
り、加算器２１の出力（図１６（ｑ））は、以下の式
（６−１）のように０となる。

【０１９４】 ΔＫ１＝Ｐ１−Ｐ１＝０ …（６−１） この後、加算器２１の出力値ΔＫ１＝０は、補正回路３
１において補正係数をかけられても０となる。補正回路
３１の出力ΔＭ２＝０は、ローパスフィルタ２２を通
り、ＶＣＸＯ２３を制御する。期間Ｔ１において、ＶＣ
ＸＯ２３は、補正回路３１の出力値０をローパスフィル
タ２２を通した値に対応する周波数ｆ１を持つシステム
・クロックを出力する。

【０１９５】ここで、送信側のシステム・クロックの周
波数をｆＭとする。期間Ｔ１では、ｆ１の周波数を持つ
システム・クロックでカウンタ１９は動作するので、
（Ｄ）点の直前でのカウンタ１９の出力値Ｓ３とＰＣＲ
の値Ｐ３には、送受のシステム・クロックの周波数ｆ
Ｍ、ｆ１の差に相当する差が生じることになる。これを
式で表すと、期間Ｔ１の時間間隔をｔ１とすれば、以下
の式（６−２）、（６−３）のようになる。

【０１９６】 Ｐ３＝ｆＭ×ｔ１＋Ｐ１ …（６−２） Ｓ３＝ｆ１×ｔ１＋Ｐ１ …（６−３） これにより、期間Ｔ２における加算器１９の出力値ΔＫ
３は、式（６−４）のよになる。

【０１９７】 ΔＫ３＝Ｐ３−Ｓ３ ＝（ｆＭ×ｔ１＋Ｐ１）−（ｆ１×ｔ１＋Ｐ１） ＝（ｆＭ−ｔ１）×ｔ１ …（６−４） 上記の式（６−４）で示されるΔＫ３の値は整数である
ので、ｔ１の値が小さすぎると、ｆＭ−ｆ１で表される
送受のシステム・クロックの周波数の差があったとして
も、−１＜ΔＫ３＜１ならば、小数点以下は切り捨てら
れてΔＫ３＝０となる。これでは、２回ロードするよう
にしても、送受のシステム・クロックの差を取り除くこ
とができない。

【０１９８】そこで、送受のシステム・クロックの差が
ある程度以上ある場合には、ΔＫ３の値が、ΔＫ３≧１
またはΔＫ３≦−１となるようにｔ１を設定する必要が
ある。このｔ１のしきい値がマスタータイミング信号を
マスクしている期間ＴＬであり、この期間ＴＬを越えた
とき初めて差分を取ると、送受のシステム・クロックの
周波数の差がある程度以上あればΔＫ３≠０となる。

【０１９９】このΔＫ３は、期間Ｔ１において、送受の
システム・クロックの周波数差に起因した値となってい
る。また、加算器２１の出力値ΔＫ３には、送受のシス
テム・クロックの周波数差である（ｆＭ−ｆ１）の要素
の他に、ＰＣＲの挿入間隔であるｔ１という時間要素が
絡んでくる。

【０２００】そこで、補正回路３１において、ＰＣＲの
挿入間隔を計算し、その逆数を補正係数として、加算器
２１の出力値ΔＫ３にかけることにより、ＰＣＲの挿入
間隔の要素を取り除き、加算器１９の出力値を正規化す
る。補正回路３１の出力を図１６（ｒ）に示す。また、
正規化された補正回路３１の出力値ΔＭ３を式（６−
５）に示す。

【０２０１】 ΔＭ３＝ΔＫ３×（１／ｔ１） ＝（ｆＭ−ｆ１）×ｔ１×（１／ｔ１） ＝ｆＭ−ｆ１ …（６−５） 以上のように求められた補正回路３１の出力値ΔＫ３
は、送受のシステム・クロックの周波数のみに依存した
値となる。このため、補正回路３１の出力値ΔＭ３をロ
ーパスフィルタ２２を通した値でＶＣＸＯ２３を制御す
ると、（Ｄ）点直後の時点で、送受のシステム・クロッ
クの周波数を一致させることができる。

【０２０２】このように（Ｄ）点直後で送受のシステム
・クロックを一致させた後、ＰＣＲの値Ｐ３をカウンタ
１９にロードすれば、ＰＣＲの値のカウンタの値の差分
が０になり、位相差も同時に除去することができる。よ
って、（Ｄ）点直後の時点で、送受のシステム・クロッ
クの周波数及び位相を一致させることができる。

【０２０３】また、前述したように、補正回路３１にお
いて、ＰＣＲの値とカウンタ出力値との差分値である加
算器２１の出力値を正規化し、送受のシステム・クロッ
クの周波数差のみに依存する値としているため、ＶＣＸ
Ｏ２３に対して、常に正確な制御を行えるようになる。

【０２０４】したがって、上記実施例の構成によれば、
ＰＣＲの値を２回連続でカウンタにロードする際に、１
回目のロード時点から２回目のロード時点までを一定期
間以上取ることにより、２回ロード時に確実に送受のシ
ステム・クロックの周波数差を検出することができる。

【０２０５】また、その送受のシステム・クロックの周
波数差の値でＶＣＸＯ２３を制御することができるの
で、２回目のロードで送受のシステム・クロックの周波
数及び位相をほぼ一致させることができ、受信側のシス
テム・クロックの周波数及び位相をロックする時間を短
縮できる。

【０２０６】さらに、ＰＣＲの値とカウンタ出力値との
差分値にＰＣＲの挿入間隔に応じて補正を施しているの
で、ＶＣＸＯ２３に対して正確な制御を行うことができ
る。

【０２０７】尚、上記の第６の実施例は、第２の実施例
と第５の実施例を組み合わせたものであるが、補正回路
の構成を第３の実施例で説明した構成に置き換えて、第
３の実施例と第５の実施例を組み合わせた実施例を構成
することもできる。 ［実施例７］図１７はこの発明に係るＰＬＬ回路の第７
の実施例の構成を示すものである。この実施例は、前述
した第１の実施例から第６の実施例までの手法をＣＰＵ
を用いてソフト処理を行うようにしたものである。

【０２０８】図１７において、端子４１から入力される
トランスポート・ストリームは、ＰＣＲ抽出部４５に入
力される。端子４２から入力される番組選択信号は、Ｐ
ＣＲ抽出部４５と番組切換信号発生部４６に入力され
る。番組選択信号はユーザが選択した番組を示す信号で
あり、番組切換信号発生部４６において、番組の切り換
わり目でパルスを発する番組切換信号に変換される。

【０２０９】ＰＣＲ抽出部４５は、端子４１から入力さ
れたトランスポート・ストリームより番組選択信号に従
って選択された番組のＰＣＲを抜き出し、ＣＰＵ５０及
びカウンタ４７に出力する。また、同時に、選択された
番組のＰＣＲがトランスポート・ストリームのどの部分
に挿入されているかを示すＰＣＲフィールド検出信号を
生成してＣＰＵ５０に出力し、タイムベースが切り換わ
ったことを示すタイムベース切換信号を生成してＡＮＤ
回路４９に出力している。このＰＣＲ抽出部４５の内部
構成は、図２０に示した従来のＰＬＬ回路のＰＣＲ抽出
部１４と同様の構成となっている。

【０２１０】ＰＣＲ抽出部４５から出力されるタイムベ
ース切換信号と、番組切換信号発生部４６から出力され
る番組切換信号と、端子４３から入力されるパワー・オ
ン・リセット信号は、ＡＮＤ回路４９に入力される。こ
のＡＮＤ回路４９は、タイムベース切換信号、番組切換
信号、パワー・オン・リセット信号の論理積をとるもの
である。このＡＮＤ回路４９の出力信号は、番組が切り
換わったか、タイムベースが切り換わったか、電源がＯ
Ｎされたかのいずれかを示すものであり、ＣＰＵ５０に
入力される。

【０２１１】カウンタ４７は、ＣＰＵ５０から出力され
るロード制御信号に従ってＰＣＲ抽出部４５から出力さ
れるＰＣＲをロードし、ＶＣＸＯ４８から出力されるシ
ステム・クロックによりカウントアップし、そのカウン
ト値をＣＰＵ５０に出力する。

【０２１２】ＣＰＵ５０は、ＰＣＲフィールド検出信
号、ＰＣＲ、カウンタ４７の出力値、ＡＮＤ回路４９の
出力値をそれぞれ取り込んで、ＶＣＸＯ４８の電圧制御
信号、カウンタ４７のロード制御信号を生成する。ＶＣ
ＸＯ４８は、ＣＰＵ５０から出力される電圧制御信号に
応じた周波数のシステム・クロックを発生するもので、
このシステム・クロックはカウンタ４７と端子４４へ出
力される。端子４４へ出力されたシステム・クロック
は、受信側の各種処理に用いられる。

【０２１３】ＣＰＵ５０では、第６の実施例で示したＰ
ＣＲの値を２回連続でロードし、１回目のロードから２
回目のロードまで一定期間ＰＣＲをとばす手段と、ＰＣ
Ｒの値とカウンタ出力値との差分値を補正し正規化する
手段をソフト処理している。このＣＰＵ５０で行ってい
るソフト処理に関して、図１８のフローチャートを用い
て説明する。

【０２１４】ＣＰＵ５０は、処理Ｓ１により、ＡＮＤ回
路４９の出力から、番組が切り換わったか、タイムベー
スが切り換わったか、電源がＯＮされたかのいずれかの
直後であることを検出すると、処理Ｓ２を実行して、Ｐ
ＣＲ抽出部４５から出力されるＰＣＲを取り込む。

【０２１５】続いて、条件分岐Ｓ３において、ＡＮＤ回
路４９の出力信号を取り込んで、番組が切り換わった
か、タイムベースが切り換わったか、電源がＯＮされた
かのいずれであるかどうかを判定する。

【０２１６】まず、番組が切り換わったか、タイムベー
スが切り換わったか、電源がＯＮされたかのいずれかの
直後では、ＰＣＲを取り込んでいるので、条件分岐Ｓ３
の判定結果（ＹＥＳ）に従って処理Ｓ４を実行する。処
理Ｓ４では、ＰＣＲをカウンタ４７にロードするよう
に、カウンタ４７へロード動作を許可する命令（ロード
制御信号）を与える。これが、第１回目のＰＣＲのカウ
ンタ４７へのロードとなる。

【０２１７】ＰＣＲをカウンタ４７へロードした後、条
件分岐Ｓ５を行う。条件分岐Ｓ５では、番組が切り換わ
ったか、タイムベースが切り換わったか、電源がＯＮさ
れたかのいずれかの直後に、１番最初に伝送されてきた
ＰＣＲ値とカウンタ出力値との差分を取ったか否かを判
定する。

【０２１８】第１回目のＰＣＲのカウンタ４７へのロー
ドを行った直後は、条件分岐Ｓ５の判定結果はＮＯであ
るから、処理Ｓ７を実行する。処理Ｓ７は、ＰＣＲ抽出
部４５から出力されるＰＣＲフィールド検出信号に従っ
て、ＰＣＲ値とカウンタ４７の出力値との差分を取る。

【０２１９】ＰＣＲ値とカウンタ４７の差分値は、処理
Ｓ８において、正規化処理される。ここで、正規化処理
とは、ＰＣＲ値とカウンタ４７の出力値との差分値に対
して、ＰＣＲの挿入間隔に応じて補正を施す処理であ
る。

【０２２０】正規化されたＰＣＲ値とカウンタ４７の出
力値との差分値は、処理Ｓ９において、ローパスフィル
タをかけられる。正規化され、ローパスフィルタをかけ
られたＰＣＲ値とカウンタ４７の出力値との差分値は、
条件分岐Ｓ１０において、番組が切り換わったか、タイ
ムベースが切り換わったか、電源がＯＮされたかのいず
れかの直後に、２回目のＰＣＲ値とカウンタ４７の出力
値との差分を取ったか否かを判定する。

【０２２１】第１回目のＰＣＲのカウンタ４７へのロー
ドを行い、その後、ＰＣＲ値とカウンタ４７の出力値と
の差分を取っただけなので、この場合は、条件分岐Ｓ１
０の判定はＮＯとなり、処理Ｓ１２を実行する。処理Ｓ
１２では、ローパスフィルタの出力値をＶＣＸＯ４８へ
出力し、ＶＣＸＯ４８を電圧制御する。

【０２２２】ローパスフィルタの出力値を出力した後、
処理Ｓ２に戻って２回目のＰＣＲの取り込みを行い、そ
の後、条件分岐Ｓ３の判定を行う。この場合、番組が切
り換わったか、タイムベースが切り換わったか、電源が
ＯＮされたかのいずれかの直後ではないので、判定はＮ
Ｏとなり、条件分岐Ｓ５を行う。

【０２２３】２回目のＰＣＲの取り込み後は、番組が切
り換わったか、タイムベースが切り換わったか、電源が
ＯＮされたかのいずれかの直後に、１番最初に伝送され
てきたＰＣＲ値とカウンタ４７の出力値との差分を取っ
ているので、条件分岐Ｓ５の判定はＹＥＳとなり、処理
Ｓ６を実行する。

【０２２４】ここで、１回目のロードを行ってから２回
目のロードを行うまでの期間をＴ１とし、１回目のロー
ドを行ってから２回目のロードを行うまでのＰＣＲをと
ばす期間のしきい値をＴＬとする。処理Ｓ６では、Ｔ１
≧ＴＬとなるまで、伝送されてくるＰＣＲをとばし、Ｔ
１≧ＴＬの条件を満たしたときに、処理Ｓ７において、
番組が切り換わったか、タイムベースが切り換わった
か、電源がＯＮされたかのいずれかの直後、２回目のＰ
ＣＲ値とカウンタ４７の出力値との差分を取る。

【０２２５】この後、処理Ｓ８、処理Ｓ９と一連の処理
を行い、条件分岐Ｓ１０の判定を行う。この場合、番組
が切り換わったか、タイムベースが切り換わったか、電
源がＯＮされたかのいずれかの直後に、２回目のＰＣＲ
値とカウンタ４７の出力値との差分を取っているので、
条件分岐Ｓ１０の判定結果はＹＥＳとなり、処理Ｓ１１
を実行する。

【０２２６】処理Ｓ１１では、ＰＣＲをカウンタ４７に
ロードするため、カウンタ４７へロード動作を許可する
命令（ロード制御信号）を与える。これが、第２回目の
ＰＣＲのカウンタ４７へのロードとなる。ＰＣＲをカウ
ンタ４７へロードした後、処理Ｓ１２において、ローパ
スフィルタの出力値をＶＣＸＯ４８へ出力する。

【０２２７】ローパスフィルタの出力値を出力した後、
処理Ｓ２に戻り、３回目のＰＣＲの取り込みを行い、そ
の後、条件分岐Ｓ３の判定を行う。このとき、条件分岐
Ｓ３の判定結果はＮＯとなり、条件分岐Ｓ５の判定を行
う。この場合、条件分岐Ｓ５の判定結果はＮＯとなり、
この後、処理Ｓ７、処理Ｓ８、処理Ｓ９の一連の処理を
行って、条件分岐Ｓ１０の判定を行う。この判定結果は
ＮＯとなり、処理Ｓ１２を実行する。

【０２２８】３回目のＰＣＲ取り込み以降は、ＰＣＲを
取り込んで、ＰＣＲ値とカウンタ４７の出力値との差分
を取り、その差分に対して正規化処理を施し、ローパス
フィルタをかけたものをＶＣＸＯ４８へ出力するといっ
た、処理Ｓ２、処理Ｓ７、処理Ｓ８、処理Ｓ９、処理Ｓ
１２の一連の処理を繰り返すことになる。

【０２２９】したがって、上記実施例の構成によれば、
ＣＰＵ５０において以上説明したソフト処理を行うこと
により、第６の実施例と同様の動作を行うことができ
る。よって、第６の実施例と同様の効果、すなわち、受
信側のシステム・クロックの周波数及び位相のロックす
るまでの時間を短縮することができ、ＶＣＸＯに対して
正確な制御を行えるようになる。

【０２３０】尚、第７の実施例において、ＣＰＵ５０の
ソフト処理は種々変形可能であり、第１乃至第５の実施
例と同様の動作を行わせることも可能である。

【０２３１】また、以上の実施例では、ＭＰＥＧ２のシ
ステムを例に挙げて説明したが、これらの構成は、ＭＰ
ＥＧ２以外のディジタル伝送全般の技術にも適用でき
る。

【０２３２】

【発明の効果】以上述べたようにこの発明によれば、受
信側のシステム・クロックの周波数及び位相のロックす
る時間を短縮すると共に、システム・クロックの周波数
を正確に制御することのできるＰＬＬ回路及び方式を提
供することができる。

【図面の簡単な説明】

【図１】 この発明に係るＰＬＬ回路の第１の実施例の
構成を示すブロック回路図である。

【図２】 第１の実施例の動作を説明するためのタイミ
ングチャートである。

【図３】 この発明に係るＰＬＬ回路の第２の実施例の
構成を示すブロック回路図である。

【図４】 第２の実施例に用いられる補正回路の具体的
な構成を示すブロック回路図である。

【図５】 図４に示す補正回路の動作を説明するための
タイミングチャートである。

【図６】 この発明に係るＰＬＬ回路の第３の実施例の
構成を示すブロック回路図である。

【図７】 第３の実施例に用いられる補正回路の具体的
な構成を示すブロック回路図である。

【図８】 図７に示す補正回路の動作を説明するための
タイミングチャートである。

【図９】 この発明に係るＰＬＬ回路の第４の実施例の
構成を示すブロック回路図である。

【図１０】 第４の実施例の動作を説明するためのタイ
ミングチャートである。

【図１１】 この発明に係るＰＬＬ回路の第５の実施例
の構成を示すブロック回路図である。

【図１２】 第５の実施例に用いられるマスク信号発生
部の具体的な構成を示すブロック回路図である。

【図１３】 図１２に示すマスク信号発生部の動作を説
明するためのタイミングチャートである。

【図１４】 第５の実施例の動作を説明するためのタイ
ミングチャートである。

【図１５】 この発明に係るＰＬＬ回路の第６の実施例
の構成を示すブロック回路図である。

【図１６】 第６の実施例の動作を説明するためのタイ
ミングチャートである。

【図１７】 この発明に係るＰＬＬ回路（方式）の第７
の実施例の構成を示すブロック回路図である。

【図１８】 第７の実施例に用いられるＣＰＵの処理動
作内容を示すフローチャートである。

【図１９】 従来のＭＰＥＧ２システムの受信装置に用
いられるＰＬＬ回路の構成を示すブロック回路図であ
る。

【図２０】 図１９に示すＰＬＬ回路に用いられるＰＣ
Ｒ抽出部の具体的な構成を示すブロック回路図である。

【図２１】 図１９に示すＰＬＬ回路の動作を説明する
ためのタイミングチャートである。

【符号の説明】

１１…トランスポート・ストリーム入力端子 １２…番組選択信号入力端子 １３…パワー・オン・リセット信号入力端子 １４…ＰＣＲ抽出部 １４１…パケットＩＤ選択回路 １４２…デパケット回路 １４３…ＰＣＲフィールド抽出回路 １５…番組切換信号発生部 １６…タイミング信号発生部 １７…ラッチ回路 １８…ロード制御回路 １８１…ＡＮＤ回路 １８２…ロード制御信号発生部 １８３…第１のロード制御信号発生部 １８４…第２のロード制御信号発生部 １８５…ＡＮＤ回路 １８６…ロード制御信号発生用カウンタ １９…カウンタ ２０…ラッチ回路 ２１…加算器 ２２…ＬＰＦ（ローパスフィルタ） ２３…ＶＣＸＯ（電圧制御発振器） ２４…システム・クロック出力端子 ３１…補正回路 ３１１…差分値出力端子 ３１２…補正タイミング信号入力端子 ３１３…乗算器 ３１４…係数発生器 ３１５…カウンタ ３２…補正回路 ３２１…差分値出力端子 ３２２…ＰＣＲ入力端子 ３２３…マスタータイミング信号入力端子 ３２４…乗算器 ３２５…係数発生器 ３２６…加算器 ３２７…ラッチ回路 ３３…マスク信号発生部 ３３１…ＡＮＤ回路出力の入力端子 ３３２…マスタータイミング信号入力端子 ３３３…インバータ ３３４…ＪＫフリップフロップ ３３５…システム・クロック入力端子 ３３６…インバータ ３３７…ラッチ回路 ３３８…システム・クロック入力端子 ３３９…ＮＡＮＤ回路 ３３１０…カウンタ ３３１１…インバータ ３３１２…システム・クロック入力端子 ３３１３…比較器 ３３１４…しきい値入力端子 ３３１５…ＪＫフリップフロップ ３３１６…システム・クロック入力端子 ３３１７…インバータ ３３１８…マスク信号出力端子 ３４…第１のマスク回路 ３５…第２のマスク回路 ３６…第３のマスク回路 ４１…トランスポート・ストリーム入力端子 ４２…番組選択信号入力端子 ４３…パワー・オン・リセット信号入力端子 ４４…システム・クロック出力端子 ４５…ＰＣＲ抽出部 ４６…番組切換信号発生部 ４７…カウンタ ４８…ＶＣＸＯ ４９…ＡＮＤ回路 ５０…ＣＰＵ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ビットストリームに挿入された時間情報
   及び位相情報と発振器から発せられるシステム・クロッ
   クによって動作するカウンタの出力値との差分値を元に
   前記発振器を電圧制御することにより、前記カウンタの
   出力値と前記時間情報及び位相情報を一致させるＰＬＬ
   回路において、 前記発振器から発せられるシステム・クロックの周波数
   及び位相を引き込む過程で、時間情報及び位相情報を伝
   送されてくる順番に、２回連続で前記カウンタにロード
   するロード制御手段を備えることを特徴とするＰＬＬ回
   路。
2. 【請求項２】 前記ロード制御手段は、１回目のロード
   後、一定期間ビットストリームに挿入された時間情報及
   び位相情報と前記カウンタの出力値との差分を取らず、
   前記一定期間を越えた後で、一番最初に伝送されてきた
   時間情報及び位相情報を前記カウンタにロードすること
   を特徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 前記ビットストリームに挿入された時間
   情報及び位相情報は、ＩＳＯ／ＩＥＣ１３８１８のトラ
   ンスポート・ストリームに挿入されているプログラム・
   クロック・リファレンス・ベース及びプログラム・クロ
   ック・リファレンス・エクステンションであり、 前記ロード制御手段は、前記発振器から発せられるシス
   テム・クロックの周波数及び位相を引き込む過程で、前
   記プログラム・クロック・リファレンス・ベース及び前
   記プログラム・クロック・リファレンス・エクステンシ
   ョンをトランスポート・ストリームに挿入されている順
   番に、２回連続で前記カウンタにロードするものであ
   り、 前記カウンタの出力値の差分値を元に前記発振器を電圧
   制御することにより、前記カウンタの出力値と前記プロ
   グラム・クロック・リファレンス・ベース及び前記プロ
   グラム・クロック・リファレンス・エクステンションの
   値を一致させるようにしたことを特徴とする請求項１記
   載のＰＬＬ回路。
4. 【請求項４】 ビットストリームに挿入された時間情報
   及び位相情報と発振器から発せられるシステム・クロッ
   クによって動作する第１のカウンタの出力値との差分値
   を元に前記発振器を電圧制御することにより、前記第１
   のカウンタの出力値と前記時間情報及び位相情報を一致
   させるＰＬＬ回路において、 前記ビットストリームに挿入された時間情報及び位相情
   報と前記第１のカウンタの出力値との差分値に対して、
   前記ビットストリームに挿入された時間情報及び位相情
   報の挿入間隔に応じた補正を施す補正手段を備えること
   を特徴とするＰＬＬ回路。
5. 【請求項５】 前記補正手段は、 前記ビットストリームに挿入された時間情報及び位相情
   報の挿入位置を示す信号をリセット信号とし、前記発振
   器から発せられるシステム・クロックをカウントして前
   記時間情報及び位相情報の挿入間隔の値を得る第２のカ
   ウンタと、 この第２のカウンタの出力値より得られる時間情報及び
   位相情報の挿入間隔の値を元に係数を発生する係数発生
   器と、 この係数発生器から出力される係数をビットストリーム
   に挿入された時間情報及び位相情報と前記第１のカウン
   タの出力値との差分値に対して掛け合わせる乗算器とを
   備えることを特徴とする請求項４記載のＰＬＬ回路。
6. 【請求項６】 前記補正手段は、 前記ビットストリームから順次連続して抽出される２つ
   の時間情報及び位相情報の差分を取る差分演算手段と、 この差分演算手段の出力値を元に係数を発生する係数発
   生器と、 この係数発生器から出力される係数を前記ビットストリ
   ームに挿入された時間情報及び位相情報と前記第１のカ
   ウンタの出力値との差分値に対して掛け合わせる乗算器
   とを備えることを特徴とする請求項４記載のＰＬＬ回
   路。
7. 【請求項７】 前記ビットストリームに挿入された時間
   情報及び位相情報は、ＩＳＯ／ＩＥＣ１３８１８のトラ
   ンスポート・ストリームに挿入されているプログラム・
   クロック・リファレンス・ベース及びプログラム・クロ
   ック・リファレンス・エクステンションであり、 前記補正手段は、前記トランスポート・ストリームに挿
   入されているプログラム・クロック・リファレンス・ベ
   ース及びプログラム・クロック・リファレンス・エクス
   テンションと前記第１のカウンタの出力値との差分値に
   対して、前記トランスポート・ストリームに挿入されて
   いるプログラム・クロック・リファレンス・ベース及び
   プログラム・クロック・リファレンス・エクステンショ
   ンの挿入間隔に応じた補正を施すものであり、 前記第１のカウンタの出力値の差分値を元に前記発振器
   を電圧制御することにより、前記第１のカウンタの出力
   値と前記プログラム・クロック・リファレンス・ベース
   及び前記プログラム・クロック・リファレンス・エクス
   テンションの値を一致させるようにしたことを特徴とす
   る請求項４記載のＰＬＬ回路。
8. 【請求項８】 ビットストリームに挿入された時間情報
   及び位相情報と発振器から発せられるシステム・クロッ
   クによって動作する第１のカウンタの出力値との差分値
   を元に前記発振器を電圧制御することにより、前記第１
   のカウンタの出力値と前記時間情報及び位相情報を一致
   させるＰＬＬ回路において、 前記発振器から発せられるシステム・クロックの周波数
   及び位相を引き込む過程で、時間情報及び位相情報を伝
   送されてくる順番に、２回連続で前記第１のカウンタに
   ロードするロード制御手段と、 前記ビットストリームに挿入された時間情報及び位相情
   報と前記第１のカウンタの出力値との差分値に対して、
   前記ビットストリームに挿入された時間情報及び位相情
   報の挿入間隔に応じた補正を施す補正手段とを具備する
   ことを特徴とするＰＬＬ回路。
9. 【請求項９】 前記ビットストリームに挿入された時間
   情報及び位相情報は、ＩＳＯ／ＩＥＣ１３８１８のトラ
   ンスポート・ストリームに挿入されているプログラム・
   クロック・リファレンス・ベース及びプログラム・クロ
   ック・リファレンス・エクステンションであり、 前記ロード制御手段は、前記発振器から発せられるシス
   テム・クロックの周波数及び位相を引き込む過程で、前
   記プログラム・クロック・リファレンス・ベース及び前
   記プログラム・クロック・リファレンス・エクステンシ
   ョンをトランスポート・ストリームに挿入されている順
   番に、２回連続で前記第１のカウンタにロードするもの
   であり、 前記補正手段は、前記トランスポート・ストリームに挿
   入されているプログラム・クロック・リファレンス・ベ
   ース及びプログラム・クロック・リファレンス・エクス
   テンションと前記第１のカウンタの出力値との差分値に
   対して、前記トランスポート・ストリームに挿入されて
   いるプログラム・クロック・リファレンス・ベース及び
   プログラム・クロック・リファレンス・エクステンショ
   ンの挿入間隔に応じた補正を施すものであり、 前記第１のカウンタの出力値の差分値を元に前記発振器
   を電圧制御することにより、前記第１のカウンタの出力
   値と前記プログラム・クロック・リファレンス・ベース
   及び前記プログラム・クロック・リファレンス・エクス
   テンションの値を一致させるようにしたことを特徴とす
   る請求項８記載のＰＬＬ回路。
10. 【請求項１０】 ビットストリームに挿入された時間情
    報及び位相情報と発振器から発せられるシステム・クロ
    ックによって動作するカウンタの出力値との差分値を元
    に前記発振器を電圧制御することにより、前記カウンタ
    の出力値と前記時間情報及び位相情報を一致させるＰＬ
    Ｌ方式において、 前記発振器から発せられるシステム・クロックの周波数
    及び位相を引き込む過程で、時間情報及び位相情報を伝
    送されてくる順番に、２回連続で前記カウンタにロード
    するロード制御過程を備えることを特徴とするＰＬＬ方
    式。
11. 【請求項１１】 前記ロード制御過程は、１回目のロー
    ド後、一定期間ビットストリームに挿入された時間情報
    及び位相情報と前記カウンタの出力値との差分を取ら
    ず、前記一定期間を越えた後で、一番最初に伝送されて
    きた時間情報及び位相情報を前記カウンタにロードする
    ことを特徴とする請求項１０記載のＰＬＬ方式。
12. 【請求項１２】 前記ビットストリームに挿入された時
    間情報及び位相情報は、ＩＳＯ／ＩＥＣ１３８１８のト
    ランスポート・ストリームに挿入されているプログラム
    ・クロック・リファレンス・ベース及びプログラム・ク
    ロック・リファレンス・エクステンションであり、 前記ロード制御過程は、前記発振器から発せられるシス
    テム・クロックの周波数及び位相を引き込む過程で、前
    記プログラム・クロック・リファレンス・ベース及び前
    記プログラム・クロック・リファレンス・エクステンシ
    ョンをトランスポート・ストリームに挿入されている順
    番に、２回連続で前記カウンタにロードするものであ
    り、 前記カウンタの出力値の差分値を元に前記発振器を電圧
    制御することにより、前記カウンタの出力値と前記プロ
    グラム・クロック・リファレンス・ベース及び前記プロ
    グラム・クロック・リファレンス・エクステンションの
    値を一致させるようにしたことを特徴とする請求項１０
    記載のＰＬＬ方式。
13. 【請求項１３】 ビットストリームに挿入された時間情
    報及び位相情報と発振器から発せられるシステム・クロ
    ックによって動作するカウンタの出力値との差分値を元
    に前記発振器を電圧制御することにより、前記カウンタ
    の出力値と前記時間情報及び位相情報を一致させるＰＬ
    Ｌ方式において、 前記ビットストリームに挿入された時間情報及び位相情
    報と前記カウンタの出力値との差分値に対して、前記ビ
    ットストリームに挿入された時間情報及び位相情報の挿
    入間隔に応じた補正を施す補正過程を備えることを特徴
    とするＰＬＬ方式。
14. 【請求項１４】 前記補正過程は、 前記ビットストリームに挿入された時間情報及び位相情
    報の挿入位置を示す信号をリセット信号とし、前記発振
    器から発せられるシステム・クロックをカウントして前
    記時間情報及び位相情報の挿入間隔の値を得るカウント
    処理過程と、 このカウント処理過程の出力値より得られる時間情報及
    び位相情報の挿入間隔の値を元に係数を発生する係数発
    生処理過程と、 この係数発生処理過程で得られる係数をビットストリー
    ムに挿入された時間情報及び位相情報と前記第１のカウ
    ンタの出力値との差分値に対して掛け合わせる乗算処理
    過程とを備えることを特徴とする請求項１３記載のＰＬ
    Ｌ方式。
15. 【請求項１５】 前記補正手段は、 前記ビットストリームから順次連続して抽出される２つ
    の時間情報及び位相情報の差分を取る差分演算処理過程
    と、 この差分演算処理過程の出力値を元に係数を発生する係
    数発生処理過程と、 この係数発生処理過程で得られる係数を前記ビットスト
    リームに挿入された時間情報及び位相情報と前記のカウ
    ンタの出力値との差分値に対して掛け合わせる乗算処理
    過程とを備えることを特徴とする請求項１３記載のＰＬ
    Ｌ方式。
16. 【請求項１６】 前記ビットストリームに挿入された時
    間情報及び位相情報は、ＩＳＯ／ＩＥＣ１３８１８のト
    ランスポート・ストリームに挿入されているプログラム
    ・クロック・リファレンス・ベース及びプログラム・ク
    ロック・リファレンス・エクステンションであり、 前記補正過程は、前記トランスポート・ストリームに挿
    入されているプログラム・クロック・リファレンス・ベ
    ース及びプログラム・クロック・リファレンス・エクス
    テンションと前記カウンタの出力値との差分値に対し
    て、前記トランスポート・ストリームに挿入されている
    プログラム・クロック・リファレンス・ベース及びプロ
    グラム・クロック・リファレンス・エクステンションの
    挿入間隔に応じた補正を施すものであり、 前記カウンタの出力値の差分値を元に前記発振器を電圧
    制御することにより、前記カウンタの出力値と前記プロ
    グラム・クロック・リファレンス・ベース及び前記プロ
    グラム・クロック・リファレンス・エクステンションの
    値を一致させるようにしたことを特徴とする請求項１３
    記載のＰＬＬ方式。
17. 【請求項１７】 ビットストリームに挿入された時間情
    報及び位相情報と発振器から発せられるシステム・クロ
    ックによって動作するカウンタの出力値との差分値を元
    に前記発振器を電圧制御することにより、前記カウンタ
    の出力値と前記時間情報及び位相情報を一致させるＰＬ
    Ｌ方式において、 前記発振器から発せられるシステム・クロックの周波数
    及び位相を引き込む過程で、時間情報及び位相情報を伝
    送されてくる順番に、２回連続で前記カウンタにロード
    するロード制御過程と、 前記ビットストリームに挿入された時間情報及び位相情
    報と前記カウンタの出力値との差分値に対して、前記ビ
    ットストリームに挿入された時間情報及び位相情報の挿
    入間隔に応じた補正を施す補正過程とを具備することを
    特徴とするＰＬＬ方式。
18. 【請求項１８】 前記ビットストリームに挿入された時
    間情報及び位相情報は、ＩＳＯ／ＩＥＣ１３８１８のト
    ランスポート・ストリームに挿入されているプログラム
    ・クロック・リファレンス・ベース及びプログラム・ク
    ロック・リファレンス・エクステンションであり、 前記ロード制御過程は、前記発振器から発せられるシス
    テム・クロックの周波数及び位相を引き込む過程で、前
    記プログラム・クロック・リファレンス・ベース及び前
    記プログラム・クロック・リファレンス・エクステンシ
    ョンをトランスポート・ストリームに挿入されている順
    番に、２回連続で前記カウンタにロードするものであ
    り、 前記補正過程は、前記トランスポート・ストリームに挿
    入されているプログラム・クロック・リファレンス・ベ
    ース及びプログラム・クロック・リファレンス・エクス
    テンションと前記カウンタの出力値との差分値に対し
    て、前記トランスポート・ストリームに挿入されている
    プログラム・クロック・リファレンス・ベース及びプロ
    グラム・クロック・リファレンス・エクステンションの
    挿入間隔に応じた補正を施すものであり、 前記カウンタの出力値の差分値を元に前記発振器を電圧
    制御することにより、前記カウンタの出力値と前記プロ
    グラム・クロック・リファレンス・ベース及び前記プロ
    グラム・クロック・リファレンス・エクステンションの
    値を一致させるようにしたことを特徴とする請求項１７
    記載のＰＬＬ方式。