JPH08288880A - Pll回路及び方式 - Google Patents
Pll回路及び方式Info
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- JPH08288880A JPH08288880A JP11401695A JP11401695A JPH08288880A JP H08288880 A JPH08288880 A JP H08288880A JP 11401695 A JP11401695 A JP 11401695A JP 11401695 A JP11401695 A JP 11401695A JP H08288880 A JPH08288880 A JP H08288880A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
- H04N7/56—Synchronising systems therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
- Superheterodyne Receivers (AREA)
- Synchronizing For Television (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】受信側システム・クロックの周波数及び位相の
ロックする時間を短縮でき、システム・クロックの周波
数を正確に制御可能なPLL回路を提供する。 【構成】番組切り換え直後、またはタイムベース切り換
え直後、または電源オン直後に、1度PCR(ビットス
トリームに挿入された時間情報及び位相情報)の値をカ
ウンタ19にロードした後、PCRの値とカウンタ19
の出力値との差分を取り、次にPCRが送られてきたタ
イミングで、PCRの値とカウンタ19の出力値との差
分を取った後、PCRの値をカウンタ19にロードする
ようにし、これにより、受信側のシステム・クロックの
周波数及び位相のロックする時間を短縮することができ
るようにしたものである。
ロックする時間を短縮でき、システム・クロックの周波
数を正確に制御可能なPLL回路を提供する。 【構成】番組切り換え直後、またはタイムベース切り換
え直後、または電源オン直後に、1度PCR(ビットス
トリームに挿入された時間情報及び位相情報)の値をカ
ウンタ19にロードした後、PCRの値とカウンタ19
の出力値との差分を取り、次にPCRが送られてきたタ
イミングで、PCRの値とカウンタ19の出力値との差
分を取った後、PCRの値をカウンタ19にロードする
ようにし、これにより、受信側のシステム・クロックの
周波数及び位相のロックする時間を短縮することができ
るようにしたものである。
Description
【0001】
【産業上の利用分野】この発明は、例えばディジタル放
送の受信側に用いられ、ビットストリームから抜き出さ
れるシステム・クロック再生情報から、送信側のシステ
ム・クロックに同期したクロックを得るPLL回路及び
方式に関する。
送の受信側に用いられ、ビットストリームから抜き出さ
れるシステム・クロック再生情報から、送信側のシステ
ム・クロックに同期したクロックを得るPLL回路及び
方式に関する。
【0002】
【従来の技術】将来のディジタル放送にあっては、映
像、音声、データなどの情報を多重し、ビットストリー
ムとして伝送する技術が構築されている。この伝送方式
では、受信側で送信側と同期したシステム・クロックを
再生し、信号処理を行わなければならない。そこで、シ
ステム・クロックを再生するための情報をビットストリ
ームに適当な間隔で挿入して伝送し、受信側でこのシス
テム・クロックを再生するための情報をビットストリー
ムから抜き出し、PLLをかけることで、送信側のシス
テム・クロックに同期したクロックを得ることになる。
像、音声、データなどの情報を多重し、ビットストリー
ムとして伝送する技術が構築されている。この伝送方式
では、受信側で送信側と同期したシステム・クロックを
再生し、信号処理を行わなければならない。そこで、シ
ステム・クロックを再生するための情報をビットストリ
ームに適当な間隔で挿入して伝送し、受信側でこのシス
テム・クロックを再生するための情報をビットストリー
ムから抜き出し、PLLをかけることで、送信側のシス
テム・クロックに同期したクロックを得ることになる。
【0003】ディジタル放送としては、ISO/IEC
13818(以下MPEG2と称する。)準拠の放送が
重視されている。このMPEG2方式では、映像・音声
・データなどの情報をパケット化して多重し、トランス
ポート・ストリームとして伝送する。
13818(以下MPEG2と称する。)準拠の放送が
重視されている。このMPEG2方式では、映像・音声
・データなどの情報をパケット化して多重し、トランス
ポート・ストリームとして伝送する。
【0004】このトランスポート・ストリームには、受
信側で送信側のシステム・クロックに同期したクロック
を再生するための情報としてプログラム・クロック・リ
ファレンス(以下PCRと称する。)が適当な間隔で挿
入される。このPCRの値は、システム・クロックで動
作するカウンタの値となる。
信側で送信側のシステム・クロックに同期したクロック
を再生するための情報としてプログラム・クロック・リ
ファレンス(以下PCRと称する。)が適当な間隔で挿
入される。このPCRの値は、システム・クロックで動
作するカウンタの値となる。
【0005】PCRは、プログラム・クロック・リファ
レンス・ベース(以下PCR・bと称する)とプログラ
ム・クロック・リファレンス・エクステンション(以下
PCR・exと称する)に分割されたトランスポート・
ストリームに挿入される。PCRとPCR・bとPCR
・exには、 PCR=PCR・b×300+PCR・ex …(1) という関係がある。以下、MPEG2方式のシステムを
例に取って説明する。
レンス・ベース(以下PCR・bと称する)とプログラ
ム・クロック・リファレンス・エクステンション(以下
PCR・exと称する)に分割されたトランスポート・
ストリームに挿入される。PCRとPCR・bとPCR
・exには、 PCR=PCR・b×300+PCR・ex …(1) という関係がある。以下、MPEG2方式のシステムを
例に取って説明する。
【0006】図19はMPEG2方式で提案されている
システムのPLL回路の構成を示すものである。図19
において、端子11には前述のトランスポート・ストリ
ームが入力され、端子12にはユーザが選択指示した番
組を示す番組選択信号が入力され、端子13には電源投
入時の初期化を示すパワー・オン・リセット信号が入力
される。
システムのPLL回路の構成を示すものである。図19
において、端子11には前述のトランスポート・ストリ
ームが入力され、端子12にはユーザが選択指示した番
組を示す番組選択信号が入力され、端子13には電源投
入時の初期化を示すパワー・オン・リセット信号が入力
される。
【0007】端子11に入力されたトランスポート・ス
トリームはPCR抽出部14に入力される。また、端子
12に入力される番組選択信号はPCR抽出部14と共
に番組切換信号発生部15に入力され、番組選択信号を
番組の切換わり目でパルスを発する番組切換信号に変換
される。
トリームはPCR抽出部14に入力される。また、端子
12に入力される番組選択信号はPCR抽出部14と共
に番組切換信号発生部15に入力され、番組選択信号を
番組の切換わり目でパルスを発する番組切換信号に変換
される。
【0008】PCR抽出部14では、入力されたトラン
スポート・ストリームから番組選択信号により選択指示
された番組のPCRを抜き出し、同時にその選択番組の
PCRがトランスポート・ストリームのどの部分に挿入
されているかを示すPCRフィールド検出信号と、タイ
ムベースが切り換わったことを示すタイムベース切換信
号を出力する。
スポート・ストリームから番組選択信号により選択指示
された番組のPCRを抜き出し、同時にその選択番組の
PCRがトランスポート・ストリームのどの部分に挿入
されているかを示すPCRフィールド検出信号と、タイ
ムベースが切り換わったことを示すタイムベース切換信
号を出力する。
【0009】ここで、一般に、番組が変わればタイムベ
ースが変わり、PCRの付け方が変わることになる。ま
た、タイムベース切換信号はタイムベースの変わり目で
パルスを発する信号となる。
ースが変わり、PCRの付け方が変わることになる。ま
た、タイムベース切換信号はタイムベースの変わり目で
パルスを発する信号となる。
【0010】PCR抽出部14から出力されるPCRフ
ィールド検出信号は、タイミング信号発生部16に入力
される。このタイミング信号発生部16では、PCRフ
ィールド検出信号からマスタータイミング信号、ロード
タイミング信号等の各種のタイミング信号を生成する。
ィールド検出信号は、タイミング信号発生部16に入力
される。このタイミング信号発生部16では、PCRフ
ィールド検出信号からマスタータイミング信号、ロード
タイミング信号等の各種のタイミング信号を生成する。
【0011】PCR抽出部14より抽出されたPCRは
ラッチ回路17に送られ、タイミング信号発生部16か
らのマスタータイミング信号によりラッチされる。この
ラッチ信号は加算器21に出力される。
ラッチ回路17に送られ、タイミング信号発生部16か
らのマスタータイミング信号によりラッチされる。この
ラッチ信号は加算器21に出力される。
【0012】図20にPCR抽出部14の内部構成を示
す。端子11から入力されたトランスポート・ストリー
ムは、パケットID選択回路141、デパケット回路1
42、PCRフィールド抽出回路143に入力される。
また、端子12から入力された番組選択信号はパケット
ID選択回路141に入力される。
す。端子11から入力されたトランスポート・ストリー
ムは、パケットID選択回路141、デパケット回路1
42、PCRフィールド抽出回路143に入力される。
また、端子12から入力された番組選択信号はパケット
ID選択回路141に入力される。
【0013】ここで、パケットIDは、映像、音声、デ
ータ等のそれぞれのストリームに応じて、番組別に付け
られた固有のIDである。
ータ等のそれぞれのストリームに応じて、番組別に付け
られた固有のIDである。
【0014】パケットID選択回路141では、トラン
スポート・ストリームから、各々の番組のどのストリー
ムにPCRが挿入されているかを示す番組情報を取り込
む。そして、番組選択信号を元に、ユーザが選択した番
組のPCRが挿入されているストリームを判別して、取
り込んだ番組情報からパケットIDを抜き出す。このパ
ケットID選択回路141より出力されるパケットID
は、デパケット回路142に入力される。
スポート・ストリームから、各々の番組のどのストリー
ムにPCRが挿入されているかを示す番組情報を取り込
む。そして、番組選択信号を元に、ユーザが選択した番
組のPCRが挿入されているストリームを判別して、取
り込んだ番組情報からパケットIDを抜き出す。このパ
ケットID選択回路141より出力されるパケットID
は、デパケット回路142に入力される。
【0015】このデパケット回路142では、まず、パ
ケットID選択回路141から出力されるパケットID
を持つパケットをトランスポート・ストリームから検出
する。次に、検出されたパケットにおいて、ヘッダを解
析することによりPCRが挿入されているかどうかを判
定し、その結果を元に、PCRがトランスポート・スト
リームのどの部分に挿入されているかを示すPCRフィ
ールド検出信号を出力する。また、検出パケットのヘッ
ダを解析し、タイムベースに関するフラグであるディス
コンティニュティ・インジケータを検出し、フラグの状
態を見てタイムベースが切り換わっているかどうかを判
定し、タイムベースが切り換わっていたならば、パルス
を発するタイムベース切換信号を出力する。
ケットID選択回路141から出力されるパケットID
を持つパケットをトランスポート・ストリームから検出
する。次に、検出されたパケットにおいて、ヘッダを解
析することによりPCRが挿入されているかどうかを判
定し、その結果を元に、PCRがトランスポート・スト
リームのどの部分に挿入されているかを示すPCRフィ
ールド検出信号を出力する。また、検出パケットのヘッ
ダを解析し、タイムベースに関するフラグであるディス
コンティニュティ・インジケータを検出し、フラグの状
態を見てタイムベースが切り換わっているかどうかを判
定し、タイムベースが切り換わっていたならば、パルス
を発するタイムベース切換信号を出力する。
【0016】このデパケット回路142から出力される
PCRフィールド検出信号は、PCRフィールド抽出回
路143に入力されると共にタイミング信号発生部16
に入力される。また、タイムベース切換信号はロード制
御回路18のAND(論理積)回路181に送られる。
PCRフィールド検出信号は、PCRフィールド抽出回
路143に入力されると共にタイミング信号発生部16
に入力される。また、タイムベース切換信号はロード制
御回路18のAND(論理積)回路181に送られる。
【0017】PCRフィールド抽出回路143では、P
CRフィールド検出信号に従って、トランスポート・ス
トリームよりPCRフィールドを抜き出す処理を行う。
PCRフィールド抽出回路143で抜き取られたPCR
は、PCR抽出部14の出力として、ラッチ回路17及
びカウンタ19に送られる。
CRフィールド検出信号に従って、トランスポート・ス
トリームよりPCRフィールドを抜き出す処理を行う。
PCRフィールド抽出回路143で抜き取られたPCR
は、PCR抽出部14の出力として、ラッチ回路17及
びカウンタ19に送られる。
【0018】カウンタ19では、ロード制御回路18か
ら出力されるロード制御信号に従って、PCR抽出部1
4から出力されるPCRをロードし、VCXO(電圧制
御発振器)23から出力されるシステム・クロックによ
りカウント動作するもので、このカウンタ19のカウン
ト値はラッチ回路20に入力され、タイミング信号発生
部16から出力されるマスタータイミング信号によって
ラッチされる。このラッチ回路20にラッチされた値は
加算器21に出力される。
ら出力されるロード制御信号に従って、PCR抽出部1
4から出力されるPCRをロードし、VCXO(電圧制
御発振器)23から出力されるシステム・クロックによ
りカウント動作するもので、このカウンタ19のカウン
ト値はラッチ回路20に入力され、タイミング信号発生
部16から出力されるマスタータイミング信号によって
ラッチされる。このラッチ回路20にラッチされた値は
加算器21に出力される。
【0019】加算器21では、ラッチ回路17から出力
されるPCRの値とラッチ回路20から出力されるカウ
ンタ19のカウント値との差分値を演算する。加算器2
1から出力される差分値は、ローパスフィルタ(LP
F)22により電圧信号に変換されて、周波数制御信号
としてVCXO23に入力される。このため、VCXO
からはPCRの値とカウンタ19のカウント値との差分
値に対応する周波数のシステム・クロックが出力され
る。
されるPCRの値とラッチ回路20から出力されるカウ
ンタ19のカウント値との差分値を演算する。加算器2
1から出力される差分値は、ローパスフィルタ(LP
F)22により電圧信号に変換されて、周波数制御信号
としてVCXO23に入力される。このため、VCXO
からはPCRの値とカウンタ19のカウント値との差分
値に対応する周波数のシステム・クロックが出力され
る。
【0020】ロード制御回路18は、AND回路181
とロード制御信号発生部182とで構成される。
とロード制御信号発生部182とで構成される。
【0021】AND回路181では、PCR抽出部14
から出力されるタイムベース切換信号と、番組切換信号
発生部15から出力される番組切換信号と、端子13か
ら入力されるパワー・オン・リセット信号を入力して論
理積を演算出力する。その演算結果はロード制御信号発
生部182に入力される。
から出力されるタイムベース切換信号と、番組切換信号
発生部15から出力される番組切換信号と、端子13か
ら入力されるパワー・オン・リセット信号を入力して論
理積を演算出力する。その演算結果はロード制御信号発
生部182に入力される。
【0022】ロード制御信号発生部182では、タイミ
ング信号発生部16から出力されるマスタータイミング
信号及びロードタイミング信号とAND回路181の出
力信号とからロード制御信号を発生する。このロード制
御信号はカウンタ19に送られる。
ング信号発生部16から出力されるマスタータイミング
信号及びロードタイミング信号とAND回路181の出
力信号とからロード制御信号を発生する。このロード制
御信号はカウンタ19に送られる。
【0023】図21は図19に示したPLL回路の主要
部の出力タイミングを示すタイム・チャートである。以
下、図21を参照して上記構成によるPLL回路の動作
について説明する。
部の出力タイミングを示すタイム・チャートである。以
下、図21を参照して上記構成によるPLL回路の動作
について説明する。
【0024】図21(a)は端子11から入力されるト
ランスポート・ストリームを示している。このトランス
ポート・ストリームには、P1、P2、P3、P4の位
置にユーザが選択した番組のPCRが挿入されている。
ランスポート・ストリームを示している。このトランス
ポート・ストリームには、P1、P2、P3、P4の位
置にユーザが選択した番組のPCRが挿入されている。
【0025】図21(b)はPCR抽出部14から出力
されるPCRフィールド検出信号を示している。このP
CRフィールド検出信号はトランスポート・ストリーム
に同期しており、PCRが挿入されている期間に対して
ローレベルを出力することで、トランスポート・ストリ
ームのどの部分にPCRが挿入されているかを示してい
る。よって、図21(b)に示すPCRフィールド検出
信号では、図21(a)に示すトランスポート・ストリ
ームのP1、P2、P3、P4の期間でローレベルとな
っている。
されるPCRフィールド検出信号を示している。このP
CRフィールド検出信号はトランスポート・ストリーム
に同期しており、PCRが挿入されている期間に対して
ローレベルを出力することで、トランスポート・ストリ
ームのどの部分にPCRが挿入されているかを示してい
る。よって、図21(b)に示すPCRフィールド検出
信号では、図21(a)に示すトランスポート・ストリ
ームのP1、P2、P3、P4の期間でローレベルとな
っている。
【0026】図21(c)はPCR抽出部14の出力を
示している。すなわち、PCR抽出部14では、図21
(a)に示すトランスポート・ストリームに挿入されて
いるユーザの選択した番組のPCRであるP1、P2、
P3、P4を図21(c)に示すように抜き出してい
る。
示している。すなわち、PCR抽出部14では、図21
(a)に示すトランスポート・ストリームに挿入されて
いるユーザの選択した番組のPCRであるP1、P2、
P3、P4を図21(c)に示すように抜き出してい
る。
【0027】図21(d)はタイミング信号発生部16
から出力されるマスタータイミング信号を示している。
このマスタータイミング信号は、タイミング信号発生部
16において、図21(b)に示すPCRフィールド検
出信号を元に作られている。
から出力されるマスタータイミング信号を示している。
このマスタータイミング信号は、タイミング信号発生部
16において、図21(b)に示すPCRフィールド検
出信号を元に作られている。
【0028】図21(e)はラッチ回路17の出力を示
している。図21(c)に示したPCR抽出部14の出
力であるPCRは、ラッチ回路17に図21(d)に示
すマスタータイミング信号によってラッチされ、その出
力は図21(e)に示すようになって加算器21に出力
される。
している。図21(c)に示したPCR抽出部14の出
力であるPCRは、ラッチ回路17に図21(d)に示
すマスタータイミング信号によってラッチされ、その出
力は図21(e)に示すようになって加算器21に出力
される。
【0029】図21(f)はAND回路181の出力を
示している。この信号は、ローレベルのパルスを発生し
た時点(A)において、番組が切り換わったか、電源が
オンされたか、もしくは、タイムベースが切り換わった
かを示しており、ロード制御信号発生部182に送られ
る。
示している。この信号は、ローレベルのパルスを発生し
た時点(A)において、番組が切り換わったか、電源が
オンされたか、もしくは、タイムベースが切り換わった
かを示しており、ロード制御信号発生部182に送られ
る。
【0030】図21(g)はタイミング信号発生部16
から出力されるロードタイミング信号を示している。こ
のロードタイミング信号は、図21(f)に示したAN
D回路181の出力信号、図21(d)に示したマスタ
ータイミング信号と共にロード制御信号発生部182に
入力される。
から出力されるロードタイミング信号を示している。こ
のロードタイミング信号は、図21(f)に示したAN
D回路181の出力信号、図21(d)に示したマスタ
ータイミング信号と共にロード制御信号発生部182に
入力される。
【0031】図21(h)はロード制御信号発生部18
2で発生されるロード制御信号を示している。すなわ
ち、ロード制御信号発生部182は、番組切り換え、タ
イムベース切り換え、もしくは、電源オン直後の第1回
目のPCRとカウンタ値の減算を行う(C)の時点まで
の期間T0にローレベルのパルスとなるロード制御信号
を出力する。
2で発生されるロード制御信号を示している。すなわ
ち、ロード制御信号発生部182は、番組切り換え、タ
イムベース切り換え、もしくは、電源オン直後の第1回
目のPCRとカウンタ値の減算を行う(C)の時点まで
の期間T0にローレベルのパルスとなるロード制御信号
を出力する。
【0032】図21(i)はカウンタ19の出力を示し
ている。すなわち、カウンタ19はロード制御信号がロ
ーレベルのときにPCR抽出部14から出力されるPC
Rをロードする。図21においては、ロード制御信号が
ローレベルのパルスを発した直後の(B)点において、
PCR抽出部14から出力されるPCRの値であるP1
がカウンタ19にロードされ、図21(i)に示すよう
にカウンタ19の出力値としてラッチ回路20に入力さ
れる。
ている。すなわち、カウンタ19はロード制御信号がロ
ーレベルのときにPCR抽出部14から出力されるPC
Rをロードする。図21においては、ロード制御信号が
ローレベルのパルスを発した直後の(B)点において、
PCR抽出部14から出力されるPCRの値であるP1
がカウンタ19にロードされ、図21(i)に示すよう
にカウンタ19の出力値としてラッチ回路20に入力さ
れる。
【0033】図21(j)はラッチ回路20の出力信号
を示している。すなわち、図21(i)に示したカウン
タ19の出力値は、ラッチ回路20に入力され、マスタ
ータイミング信号(図21(d))によってラッチさ
れ、図21(j)に示す出力値を得て、加算器21に入
力される。
を示している。すなわち、図21(i)に示したカウン
タ19の出力値は、ラッチ回路20に入力され、マスタ
ータイミング信号(図21(d))によってラッチさ
れ、図21(j)に示す出力値を得て、加算器21に入
力される。
【0034】図21(k)は加算器21の出力を示して
いる。すなわち、加算器21では、図21(e)に示し
たラッチ回路17から出力されるPCRの値と、図21
(j)に示したラッチ回路20から出力されるカウンタ
19のカウント値との差分を取り、ローパスフィルタ2
2に出力する。
いる。すなわち、加算器21では、図21(e)に示し
たラッチ回路17から出力されるPCRの値と、図21
(j)に示したラッチ回路20から出力されるカウンタ
19のカウント値との差分を取り、ローパスフィルタ2
2に出力する。
【0035】図21(k)に示した加算器21の出力値
において、期間T1では、カウンタ19にPCRの値を
ロードした直後であるため、ラッチ回路17の出力値と
ラッチ回路20の出力値がどちらもP1であり、期間T
1の値は0となる。期間T2以降は、送受のシステム・
クロックの周波数及び位相にずれがあるため、差分値は
必ずしも0とはならない。
において、期間T1では、カウンタ19にPCRの値を
ロードした直後であるため、ラッチ回路17の出力値と
ラッチ回路20の出力値がどちらもP1であり、期間T
1の値は0となる。期間T2以降は、送受のシステム・
クロックの周波数及び位相にずれがあるため、差分値は
必ずしも0とはならない。
【0036】仮に、期間T2における加算器21の出力
値ΔK2が正の値ならば、加算器21の出力値はVCX
O23から出力されるシステム・クロックの周波数を高
くするように制御する。また、期間T3においては、P
CRの値P3とカウンタ19の出力値S3の差分値ΔK
3の値がΔK2より小さくなるように制御する。このよ
うな動作を繰り返すことで、加算器21の出力値は0に
なる。つまり、加算器21の出力値が0になった時点
で、送受システム・クロックの周波数と位相が同期した
ことになる。
値ΔK2が正の値ならば、加算器21の出力値はVCX
O23から出力されるシステム・クロックの周波数を高
くするように制御する。また、期間T3においては、P
CRの値P3とカウンタ19の出力値S3の差分値ΔK
3の値がΔK2より小さくなるように制御する。このよ
うな動作を繰り返すことで、加算器21の出力値は0に
なる。つまり、加算器21の出力値が0になった時点
で、送受システム・クロックの周波数と位相が同期した
ことになる。
【0037】しかしながら、上記の構成による従来のP
LL回路では、番組切り換え直後、タイムベース切り換
え直後、電源オン直後から受信側のシステム・クロック
の周波数及び位相がロックするまでに時間がかかる。
LL回路では、番組切り換え直後、タイムベース切り換
え直後、電源オン直後から受信側のシステム・クロック
の周波数及び位相がロックするまでに時間がかかる。
【0038】また、トランスポート・ストリームに挿入
されているPCRは等間隔に挿入されているわけではな
いので、PCRの値とカウンタ値の差分をとる時間間隔
が一定ではない。このため、VCXOを制御する差分値
にPCRの挿入間隔の要因が絡んでおり、PCRとカウ
ンタ出力値との差分値は送受のシステム・クロックの周
波数及び位相のずれのみに依存しない。
されているPCRは等間隔に挿入されているわけではな
いので、PCRの値とカウンタ値の差分をとる時間間隔
が一定ではない。このため、VCXOを制御する差分値
にPCRの挿入間隔の要因が絡んでおり、PCRとカウ
ンタ出力値との差分値は送受のシステム・クロックの周
波数及び位相のずれのみに依存しない。
【0039】このように従来のPLL回路は、PCRの
挿入間隔をシステム・クロックの周波数制御に反映させ
ていないため、VCXOに対し、システム・クロックの
周波数が正確に制御されていないという問題を有してい
る。
挿入間隔をシステム・クロックの周波数制御に反映させ
ていないため、VCXOに対し、システム・クロックの
周波数が正確に制御されていないという問題を有してい
る。
【0040】
【発明が解決しようとする課題】以上述べたように、従
来のPLL回路では、番組切り換え直後、タイムベース
切り換え直後、または電源オン直後に、一度PCRの値
をカウンタにロードし、PCRの値とカウンタ値を一致
させた後、受信側のシステム・クロックの周波数及び位
相をロックさせるようにしているため、システム・クロ
ックの周波数及び位相がロックするまでに時間がかかる
という問題を有している。
来のPLL回路では、番組切り換え直後、タイムベース
切り換え直後、または電源オン直後に、一度PCRの値
をカウンタにロードし、PCRの値とカウンタ値を一致
させた後、受信側のシステム・クロックの周波数及び位
相をロックさせるようにしているため、システム・クロ
ックの周波数及び位相がロックするまでに時間がかかる
という問題を有している。
【0041】また、PCRの挿入間隔をシステム・クロ
ックの周波数制御に反映させていないため、システム・
クロックの周波数が正確に制御されていないという問題
を有している。
ックの周波数制御に反映させていないため、システム・
クロックの周波数が正確に制御されていないという問題
を有している。
【0042】この発明は上記の課題を解決するためにな
されたもので、受信側のシステム・クロックの周波数及
び位相のロックする時間を短縮すると共に、システム・
クロックの周波数を正確に制御することのできるPLL
回路及び方式を提供することを目的とする。
されたもので、受信側のシステム・クロックの周波数及
び位相のロックする時間を短縮すると共に、システム・
クロックの周波数を正確に制御することのできるPLL
回路及び方式を提供することを目的とする。
【0043】
【課題を解決するための手段】第1の発明は、ビットス
トリームに挿入された時間情報及び位相情報と発振器か
ら発せられるシステム・クロックによって動作するカウ
ンタの出力値との差分値を元に前記発振器を電圧制御す
ることにより、前記カウンタの出力値と前記時間情報及
び位相情報を一致させるPLL回路または方式におい
て、前記発振器から発せられるシステム・クロックの周
波数及び位相を引き込む過程で、時間情報及び位相情報
を伝送されてくる順番に、2回連続で前記カウンタにロ
ードするロード制御手段または過程を備えることを特徴
とする。
トリームに挿入された時間情報及び位相情報と発振器か
ら発せられるシステム・クロックによって動作するカウ
ンタの出力値との差分値を元に前記発振器を電圧制御す
ることにより、前記カウンタの出力値と前記時間情報及
び位相情報を一致させるPLL回路または方式におい
て、前記発振器から発せられるシステム・クロックの周
波数及び位相を引き込む過程で、時間情報及び位相情報
を伝送されてくる順番に、2回連続で前記カウンタにロ
ードするロード制御手段または過程を備えることを特徴
とする。
【0044】第2の発明は、ビットストリームに挿入さ
れた時間情報及び位相情報と発振器から発せられるシス
テム・クロックによって動作するカウンタの出力値との
差分値を元に前記発振器を電圧制御することにより、前
記カウンタの出力値と前記時間情報及び位相情報を一致
させるPLL回路または方式において、前記ビットスト
リームに挿入された時間情報及び位相情報と前記第1の
カウンタの出力値との差分値に対して、前記ビットスト
リームに挿入された時間情報及び位相情報の挿入間隔に
応じた補正を施す補正手段を備えることを特徴とする。
れた時間情報及び位相情報と発振器から発せられるシス
テム・クロックによって動作するカウンタの出力値との
差分値を元に前記発振器を電圧制御することにより、前
記カウンタの出力値と前記時間情報及び位相情報を一致
させるPLL回路または方式において、前記ビットスト
リームに挿入された時間情報及び位相情報と前記第1の
カウンタの出力値との差分値に対して、前記ビットスト
リームに挿入された時間情報及び位相情報の挿入間隔に
応じた補正を施す補正手段を備えることを特徴とする。
【0045】
【作用】第1の発明の構成では、例えば、番組切り換え
直後、またはタイムベース切り換え直後、または電源オ
ン直後に、1度PCR(ビットストリームに挿入された
時間情報及び位相情報)の値をカウンタにロードした
後、PCRの値とカウンタ出力値との差分を取り、次に
PCRが送られてきたタイミングで、PCRの値とカウ
ンタ出力値との差分を取った後、PCRの値をカウンタ
にロードするようにし、これにより、受信側のシステム
・クロックの周波数及び位相のロックする時間を短縮す
ることができるようになる。
直後、またはタイムベース切り換え直後、または電源オ
ン直後に、1度PCR(ビットストリームに挿入された
時間情報及び位相情報)の値をカウンタにロードした
後、PCRの値とカウンタ出力値との差分を取り、次に
PCRが送られてきたタイミングで、PCRの値とカウ
ンタ出力値との差分を取った後、PCRの値をカウンタ
にロードするようにし、これにより、受信側のシステム
・クロックの周波数及び位相のロックする時間を短縮す
ることができるようになる。
【0046】第2の発明の構成では、PCRの値とカウ
ンタ出力値との差分値にPCRの挿入間隔に応じて補正
を施し、PCRの値とカウンタ出力値との差分値を正規
化するようにしている。この正規化とは、PCRの挿入
間隔に依存しないようにすることを意味する。これによ
り、システム・クロックを出力するVCXOに対して正
確な制御を施すことができるようになる。
ンタ出力値との差分値にPCRの挿入間隔に応じて補正
を施し、PCRの値とカウンタ出力値との差分値を正規
化するようにしている。この正規化とは、PCRの挿入
間隔に依存しないようにすることを意味する。これによ
り、システム・クロックを出力するVCXOに対して正
確な制御を施すことができるようになる。
【0047】
【実施例】以下、図1乃至図18を参照してこの発明の
実施例を詳細に説明する。 [実施例1]図1はこの発明に係る第1の実施例の構成
を示すものである。但し、図1において、図19と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついて述べる。
実施例を詳細に説明する。 [実施例1]図1はこの発明に係る第1の実施例の構成
を示すものである。但し、図1において、図19と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついて述べる。
【0048】この実施例は、PCRの値を2回連続でカ
ウンタにロードすることにより、従来例で問題になって
いた受信側のシステム・クロックの周波数及び位相のロ
ックする時間の速さを改善したものである。
ウンタにロードすることにより、従来例で問題になって
いた受信側のシステム・クロックの周波数及び位相のロ
ックする時間の速さを改善したものである。
【0049】この実施例の特徴となる点は、ロード制御
回路18の構成にある。すなわち、このロード制御回路
18は、前述のAND回路181に加え、ロード制御信
号発生用カウンタ186、第1のロード制御信号発生部
183、第2のロード制御信号発生部184、AND回
路185を備える。
回路18の構成にある。すなわち、このロード制御回路
18は、前述のAND回路181に加え、ロード制御信
号発生用カウンタ186、第1のロード制御信号発生部
183、第2のロード制御信号発生部184、AND回
路185を備える。
【0050】また、タイミング信号発生部16では、P
CRフィールド検出信号からマスタータイミング信号を
生成すると共に、第1及び第2のロードタイミング信号
を生成し、それぞれロード制御回路18のロード制御信
号発生部183、184へ出力する。
CRフィールド検出信号からマスタータイミング信号を
生成すると共に、第1及び第2のロードタイミング信号
を生成し、それぞれロード制御回路18のロード制御信
号発生部183、184へ出力する。
【0051】上記ロード制御回路18において、AND
回路181はPCR抽出部14から出力されるタスムベ
ース切換信号と、番組切換信号発生部15から出力され
る番組切換信号と、端子13から入力されるパワー・オ
ン・リセット信号を入力して論理積演算を行う。この演
算結果はロード制御信号発生用カウンタ186に入力さ
れる。
回路181はPCR抽出部14から出力されるタスムベ
ース切換信号と、番組切換信号発生部15から出力され
る番組切換信号と、端子13から入力されるパワー・オ
ン・リセット信号を入力して論理積演算を行う。この演
算結果はロード制御信号発生用カウンタ186に入力さ
れる。
【0052】ロード制御信号発生用カウンタ186は、
タイミング信号発生部16から出力されるマスタータイ
ミング信号をクロック入力とし、AND回路181の出
力信号をリセット信号として動作する。ロード制御信号
発生用カウンタ186の出力値は、第1のロード制御信
号発生部183と第2のロード制御信号発生部184に
入力される。
タイミング信号発生部16から出力されるマスタータイ
ミング信号をクロック入力とし、AND回路181の出
力信号をリセット信号として動作する。ロード制御信号
発生用カウンタ186の出力値は、第1のロード制御信
号発生部183と第2のロード制御信号発生部184に
入力される。
【0053】第1のロード制御信号発生部183は、ロ
ード制御信号発生用カウンタ186の出力値と、タイミ
ング信号発生部16から出力される第1のロードタイミ
ング信号より第1のロード制御信号を生成する。また、
第2のロード制御信号発生部183は、ロード制御信号
発生用カウンタ186の出力値と、タイミング信号発生
部16から出力される第2のロードタイミング信号より
第2のロード制御信号を生成する。
ード制御信号発生用カウンタ186の出力値と、タイミ
ング信号発生部16から出力される第1のロードタイミ
ング信号より第1のロード制御信号を生成する。また、
第2のロード制御信号発生部183は、ロード制御信号
発生用カウンタ186の出力値と、タイミング信号発生
部16から出力される第2のロードタイミング信号より
第2のロード制御信号を生成する。
【0054】第1のロード制御信号と第2のロード制御
信号はAND回路185に入力され、ここで両信号の論
理積が取られ、ロード制御信号としてカウンタ19に出
力される。
信号はAND回路185に入力され、ここで両信号の論
理積が取られ、ロード制御信号としてカウンタ19に出
力される。
【0055】上記構成において、図2を参照してその動
作を説明する。
作を説明する。
【0056】図2は主要部の出力タイミングを示すもの
で、図2(a)は、端子11から入力されるトランスポ
ート・ストリームを示している。このスランスポート・
ストリームには、P1、P2、P3、P4の位置にユー
ザが選択した番組のPCRが挿入されている。
で、図2(a)は、端子11から入力されるトランスポ
ート・ストリームを示している。このスランスポート・
ストリームには、P1、P2、P3、P4の位置にユー
ザが選択した番組のPCRが挿入されている。
【0057】このトランスポート・ストリームはPCR
抽出部14に入力され、ここで図2(b)に示すPCR
フィールド検出信号が生成される。このPCRフィール
ド検出信号は、トランスポート・ストリームに同期し、
トランスポート・ストリームのどの部分にPCRが挿入
されているかを示しており、PCRが挿入されている期
間、すなわち図2(a)に示すトランスポート・ストリ
ームのP1、P2、P3、P4の期間でローレベルとな
っている。このPCRフィールド検出信号はタイミング
信号発生部16に入力される。
抽出部14に入力され、ここで図2(b)に示すPCR
フィールド検出信号が生成される。このPCRフィール
ド検出信号は、トランスポート・ストリームに同期し、
トランスポート・ストリームのどの部分にPCRが挿入
されているかを示しており、PCRが挿入されている期
間、すなわち図2(a)に示すトランスポート・ストリ
ームのP1、P2、P3、P4の期間でローレベルとな
っている。このPCRフィールド検出信号はタイミング
信号発生部16に入力される。
【0058】また、PCR抽出部14では、図2(c)
に示すように、図2(a)のトランスポート・ストリー
ムに挿入されているユーザの選択した番組のPCRであ
るP1、P2、P3、P4を抜き出している。抽出され
たPCRはラッチ回路17及びカウンタ19に入力され
る。
に示すように、図2(a)のトランスポート・ストリー
ムに挿入されているユーザの選択した番組のPCRであ
るP1、P2、P3、P4を抜き出している。抽出され
たPCRはラッチ回路17及びカウンタ19に入力され
る。
【0059】タイミング信号発生部16では、図2
(b)に示したPCRフィールド検出信号を元に、図2
(d)に示すマスタータイミング信号を発生する。ま
た、ラッチ回路17では、図2(e)に示すように、図
2(d)に示したマスタータイミング信号によって、図
2(c)に示したPCR抽出部14のPCR抽出出力を
ラッチする。そのラッチ出力は加算器21に入力され
る。
(b)に示したPCRフィールド検出信号を元に、図2
(d)に示すマスタータイミング信号を発生する。ま
た、ラッチ回路17では、図2(e)に示すように、図
2(d)に示したマスタータイミング信号によって、図
2(c)に示したPCR抽出部14のPCR抽出出力を
ラッチする。そのラッチ出力は加算器21に入力され
る。
【0060】ここで、ロード制御回路18において、A
ND回路181の出力信号が、図2(f)に示すタイミ
ング(A)でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ186に入力され
る。
ND回路181の出力信号が、図2(f)に示すタイミ
ング(A)でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ186に入力され
る。
【0061】ロード制御信号発生用カウンタ186に
は、タイミング信号発生部16から出力されるマスター
タイミング信号がクロックとして入力され、AND回路
181の出力信号がリセット信号として入力される。す
なわち、このカウンタ186は、AND回路181の出
力信号がローレベルに落ちたときにリセットがかかり、
その後リセットが解除されると、クロック入力となって
いるマスタータイミング信号の立ち上がりに対応して順
次カウントアップしていく。よって、ロード制御信号発
生用カウンタ186の出力は図2(g)に示すようにな
る。このカウンタ186の出力は、第1のロード制御信
号発生部183と、第2のロード制御信号発生部184
に入力される。
は、タイミング信号発生部16から出力されるマスター
タイミング信号がクロックとして入力され、AND回路
181の出力信号がリセット信号として入力される。す
なわち、このカウンタ186は、AND回路181の出
力信号がローレベルに落ちたときにリセットがかかり、
その後リセットが解除されると、クロック入力となって
いるマスタータイミング信号の立ち上がりに対応して順
次カウントアップしていく。よって、ロード制御信号発
生用カウンタ186の出力は図2(g)に示すようにな
る。このカウンタ186の出力は、第1のロード制御信
号発生部183と、第2のロード制御信号発生部184
に入力される。
【0062】第1のロード制御信号発生部183には、
図2(h)に示す第1のロードタイミング信号と図2
(g)に示すロード制御信号発生用カウンタ186の出
力信号が入力される。
図2(h)に示す第1のロードタイミング信号と図2
(g)に示すロード制御信号発生用カウンタ186の出
力信号が入力される。
【0063】図2(h)に示した第1のロードタイミン
グ信号は、タイミング信号発生部16で図2(b)のP
CRフィールド検出信号を元に作られており、ローレベ
ルの期間でPCRの値をカウンタ19にロードするタイ
ミングとなっている。第1のロード制御信号発生部18
3では図2(i)に示す信号を出力するが、この信号
は、ロード制御信号発生用カウンタ186の出力信号が
0の期間のみ第1のロードタイミング信号をスルーした
信号となっており、他の値の期間ではハイレベルとなっ
ている。
グ信号は、タイミング信号発生部16で図2(b)のP
CRフィールド検出信号を元に作られており、ローレベ
ルの期間でPCRの値をカウンタ19にロードするタイ
ミングとなっている。第1のロード制御信号発生部18
3では図2(i)に示す信号を出力するが、この信号
は、ロード制御信号発生用カウンタ186の出力信号が
0の期間のみ第1のロードタイミング信号をスルーした
信号となっており、他の値の期間ではハイレベルとなっ
ている。
【0064】また、第2のロード制御信号発生部184
には、図2(j)に示す第2のロードタイミング信号と
図2(g)に示すロード制御信号発生用カウンタ186
の出力信号が入力される。
には、図2(j)に示す第2のロードタイミング信号と
図2(g)に示すロード制御信号発生用カウンタ186
の出力信号が入力される。
【0065】図2(j)に示した第2のロードタイミン
グ信号は、タイミング信号発生部16で図2(b)のP
CRフィールド検出信号を元に作られており、ローレベ
ルの期間でPCRの値をカウンタ19にロードするタイ
ミングとなっている。
グ信号は、タイミング信号発生部16で図2(b)のP
CRフィールド検出信号を元に作られており、ローレベ
ルの期間でPCRの値をカウンタ19にロードするタイ
ミングとなっている。
【0066】第2のロード制御信号発生部184では図
2(k)に示す信号を出力するが、この信号は、ロード
制御信号発生用カウンタ186の出力信号が1の期間の
み第2のロードタイミング信号をスルーした信号となっ
ており、他の値の期間では、ハイレベルとなっている。
2(k)に示す信号を出力するが、この信号は、ロード
制御信号発生用カウンタ186の出力信号が1の期間の
み第2のロードタイミング信号をスルーした信号となっ
ており、他の値の期間では、ハイレベルとなっている。
【0067】図2(i)の第1のロード制御信号と図2
(k)の第2のロード制御信号は、AND回路185に
入力され、その論理積演算により図2(l)に示すロー
ド制御信号が得られる。このロード制御信号はカウンタ
19のロードを制御しており、ロード制御信号がローレ
ベルのとき、カウンタ19へのロードが許可される。
(k)の第2のロード制御信号は、AND回路185に
入力され、その論理積演算により図2(l)に示すロー
ド制御信号が得られる。このロード制御信号はカウンタ
19のロードを制御しており、ロード制御信号がローレ
ベルのとき、カウンタ19へのロードが許可される。
【0068】図2の例では、(B)点、(D)点の直前
でロード制御信号がローレベルとなっている。一方、こ
の期間の図2(c)に示すPCR抽出部14の出力は、
(B)点でP1、(D)点でP2となっており、この値
がカウンタ19にロードされることになる。
でロード制御信号がローレベルとなっている。一方、こ
の期間の図2(c)に示すPCR抽出部14の出力は、
(B)点でP1、(D)点でP2となっており、この値
がカウンタ19にロードされることになる。
【0069】カウンタ19にロードされたP1、P2の
値は、図2(m)に示すように、カウンタ19の出力値
として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS2を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P2を出力し、以
後、順次カウントアップしていく。
値は、図2(m)に示すように、カウンタ19の出力値
として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS2を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P2を出力し、以
後、順次カウントアップしていく。
【0070】図2(m)に示したカウンタ19の出力値
は、ラッチ回路20においてマスタータイミング信号
(図2(d))によってラッチされ、図2(n)に示す
信号となり、加算器21に入力される。
は、ラッチ回路20においてマスタータイミング信号
(図2(d))によってラッチされ、図2(n)に示す
信号となり、加算器21に入力される。
【0071】この加算器21では、図2(e)に示した
ラッチ回路17の出力と図2(n)に示したラッチ回路
20の出力との差を取る。期間T1では、PCRの値が
カウンタ19にロードされた直後であるため、ラッチ回
路17の出力値(図2(e))とラッチ20の出力値
(図2(n))はどちらもP1で同じであり、加算器2
1の出力値は図2(o)に示すように0となる。
ラッチ回路17の出力と図2(n)に示したラッチ回路
20の出力との差を取る。期間T1では、PCRの値が
カウンタ19にロードされた直後であるため、ラッチ回
路17の出力値(図2(e))とラッチ20の出力値
(図2(n))はどちらもP1で同じであり、加算器2
1の出力値は図2(o)に示すように0となる。
【0072】この後、加算器21の出力値0はローパス
フィルタ22を通りVCXO23を制御する。期間T1
において、VCXO23は、加算器21の出力値0をロ
ーパスフィルタ22を通した値に対応する周波数f1を
持つシステム・クロックを出力する。
フィルタ22を通りVCXO23を制御する。期間T1
において、VCXO23は、加算器21の出力値0をロ
ーパスフィルタ22を通した値に対応する周波数f1を
持つシステム・クロックを出力する。
【0073】ここで、送信側のシステム・クロックの周
波数をfMとする。期間T1では、カウンタ19がf1
の周波数を持つシステム・クロックで動作するので、
(D)点の直前でのカウンタ19の出力値S2とPCR
の値P2には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じ、加算器21の出力値
はΔK2となる。
波数をfMとする。期間T1では、カウンタ19がf1
の周波数を持つシステム・クロックで動作するので、
(D)点の直前でのカウンタ19の出力値S2とPCR
の値P2には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じ、加算器21の出力値
はΔK2となる。
【0074】ここで、期間T1の時間間隔をt1とする
と、P2、S2、ΔK2は、以下の式(1−1)、(1
−2)、(1−3)のように表すことがきる。
と、P2、S2、ΔK2は、以下の式(1−1)、(1
−2)、(1−3)のように表すことがきる。
【0075】 P2=fM×t1+P1 …(1−1) S2=f1×t1+P1 …(1−2) ΔK2=P2−S2 =(fM×t1+P1)−(f1×t1+P1) =(fM−f1)×t1 …(1−3) よって、ΔK2は、期間T1において、送受のシステム
・クロックの周波数差に起因した値となっているため、
このΔK2をローパスフィルタ22を通してVCXO2
3を制御すると、VCXO23から得られるシステム・
クロックの周波数は送信側のシステム・クロックの周波
数fMに近い値にすることができる。
・クロックの周波数差に起因した値となっているため、
このΔK2をローパスフィルタ22を通してVCXO2
3を制御すると、VCXO23から得られるシステム・
クロックの周波数は送信側のシステム・クロックの周波
数fMに近い値にすることができる。
【0076】この後、(D)点の直後において、PCR
の値P2をカウンタ19にロードすると、この時点で送
受の時間のずれをなくすことができる。よって、送受の
システム・クロックの周波数及び位相は(D)点の直後
の時点で非常に近い値となっているので、この後、受信
側のシステム・クロックの周波数及び位相がロックする
のに時間はかからない。
の値P2をカウンタ19にロードすると、この時点で送
受の時間のずれをなくすことができる。よって、送受の
システム・クロックの周波数及び位相は(D)点の直後
の時点で非常に近い値となっているので、この後、受信
側のシステム・クロックの周波数及び位相がロックする
のに時間はかからない。
【0077】したがって、上記実施例の構成によれば、
PCRの値を2回連続してカウンタにロードすること
で、2回目のロードのときに送受のシステム・クロック
の周波数及び位相をほぼ一致させることができ、受信側
のシステム・クロックの周波数及び位相をロックするま
での時間を短縮することができる。 [実施例2]図3はこの発明に係るPLL回路の第2の
実施例の構成を示すものである。但し、図3において、
図19と同一部分には同一符号を付して示し、ここでは
異なる部分について述べる。
PCRの値を2回連続してカウンタにロードすること
で、2回目のロードのときに送受のシステム・クロック
の周波数及び位相をほぼ一致させることができ、受信側
のシステム・クロックの周波数及び位相をロックするま
での時間を短縮することができる。 [実施例2]図3はこの発明に係るPLL回路の第2の
実施例の構成を示すものである。但し、図3において、
図19と同一部分には同一符号を付して示し、ここでは
異なる部分について述べる。
【0078】この実施例は、従来のPLL回路に補正回
路31を追加し、PCRの値とカウンタ19のカウント
値との差分値を正規化し、VCXO23に対して正確な
制御を施すように改善したものである。
路31を追加し、PCRの値とカウンタ19のカウント
値との差分値を正規化し、VCXO23に対して正確な
制御を施すように改善したものである。
【0079】すなわち、加算器21から出力されるPC
R値とカウンタ19のカウント値との差分値は補正回路
31に入力される。この補正回路31は、タイミング信
号発生部16から出力される補正タイミング信号に従っ
て、加算器21の出力である差分値にPCRの挿入間隔
を反映した補正を施すことで、差分値を正規化してい
る。
R値とカウンタ19のカウント値との差分値は補正回路
31に入力される。この補正回路31は、タイミング信
号発生部16から出力される補正タイミング信号に従っ
て、加算器21の出力である差分値にPCRの挿入間隔
を反映した補正を施すことで、差分値を正規化してい
る。
【0080】尚、タイミング信号発生部16では、トラ
ンスポート・ストリームにPCRが挿入されている部分
に対してパルスを立てることで補正タイミング信号を作
成している。
ンスポート・ストリームにPCRが挿入されている部分
に対してパルスを立てることで補正タイミング信号を作
成している。
【0081】上記補正回路31の具体的な構成を図4に
示す。図4において、311は加算器21から出力され
る差分値が入力される端子、312はタイミング信号発
生部16から出力される補正タイミング信号が入力され
る端子である。補正回路31は、乗算器313、係数発
生器314、カウンタ315から構成される。
示す。図4において、311は加算器21から出力され
る差分値が入力される端子、312はタイミング信号発
生部16から出力される補正タイミング信号が入力され
る端子である。補正回路31は、乗算器313、係数発
生器314、カウンタ315から構成される。
【0082】上記構成において、図5にPCR値とカウ
ンタ19のカウント値との差分値である加算器21の出
力値を正規化する過程をタイムチャートで示す。図5に
おいて、(a)はラッチ回路17の出力、(b)は補正
タイミング信号、(c)はラッチ回路20の出力、
(d)は加算器21の出力、(e)は補正回路31の出
力を示している。以下に図5を参照して図4に示した補
正回路31の動作を説明する。
ンタ19のカウント値との差分値である加算器21の出
力値を正規化する過程をタイムチャートで示す。図5に
おいて、(a)はラッチ回路17の出力、(b)は補正
タイミング信号、(c)はラッチ回路20の出力、
(d)は加算器21の出力、(e)は補正回路31の出
力を示している。以下に図5を参照して図4に示した補
正回路31の動作を説明する。
【0083】端子312に入力されるタイミング信号発
生部16からの補正タイミング信号は、カウンタ315
のリセット信号となる。このカウンタ315は、リセッ
トがかかるまでの期間をクロックΦに従ってカウント
し、その出力結果を係数発生器314に入力する。
生部16からの補正タイミング信号は、カウンタ315
のリセット信号となる。このカウンタ315は、リセッ
トがかかるまでの期間をクロックΦに従ってカウント
し、その出力結果を係数発生器314に入力する。
【0084】ここで、クロックΦはトランスポート・ス
トリームを伝送するときに使用するクロックである。カ
ウンタ315において、リセットがかかるまでの期間を
カウントすることによりPCRの挿入間隔を測定するこ
とができる。
トリームを伝送するときに使用するクロックである。カ
ウンタ315において、リセットがかかるまでの期間を
カウントすることによりPCRの挿入間隔を測定するこ
とができる。
【0085】すなわち、前述の期間T2において、
(B)点の直前において、PCRの値はP2であり、カ
ウンタ315の出力値はS2である。このP2とS2の
差分を取れば、ΔK2という値になる。ΔK2という差
分を生じる原因としては、期間T1において、送受のシ
ステム・クロックの周波数が違っているという原因の他
に、期間T1の時間間隔t1がある。送信側のシステム
・クロックの周波数をfM、期間T1における受信側の
システム・クロックの周波数をf1とすると、 ΔK2=(fM−f1)×t1 …(2−1) となる。
(B)点の直前において、PCRの値はP2であり、カ
ウンタ315の出力値はS2である。このP2とS2の
差分を取れば、ΔK2という値になる。ΔK2という差
分を生じる原因としては、期間T1において、送受のシ
ステム・クロックの周波数が違っているという原因の他
に、期間T1の時間間隔t1がある。送信側のシステム
・クロックの周波数をfM、期間T1における受信側の
システム・クロックの周波数をf1とすると、 ΔK2=(fM−f1)×t1 …(2−1) となる。
【0086】この後、カウンタ315において、図5
(b)に示す補正タイミング信号のローレベルのパルス
同士の間隔を測定することにより期間T1の時間間隔t
1を計算し、式(2−2)に示すように、t1の逆数を
P2とS2の差分値ΔK2にかければ、PCRの挿入間
隔に左右されない正規化された差分値ΔM2を得ること
ができる。
(b)に示す補正タイミング信号のローレベルのパルス
同士の間隔を測定することにより期間T1の時間間隔t
1を計算し、式(2−2)に示すように、t1の逆数を
P2とS2の差分値ΔK2にかければ、PCRの挿入間
隔に左右されない正規化された差分値ΔM2を得ること
ができる。
【0087】 ΔM2=ΔK2×(1/t1) =(fM−f1)×t1×(1/t1) =fM−f1 …(2−2) すなわち、加算器21の出力値はPCRの挿入間隔に依
存する値となっているが、式(2−2)に示すように、
乗算器313でPCRの挿入間隔の値の逆数をかけるこ
とにより、PCRの挿入間隔の要素がキャンセルされ、
PCRの挿入間隔に依存しない値となる。
存する値となっているが、式(2−2)に示すように、
乗算器313でPCRの挿入間隔の値の逆数をかけるこ
とにより、PCRの挿入間隔の要素がキャンセルされ、
PCRの挿入間隔に依存しない値となる。
【0088】したがって、上記実施例の構成によれば、
補正回路31において、PCR値とカウンタ19の出力
値との差分値である加算器21の出力値を正規化するこ
とができる。この正規化された差分値は、PCRの挿入
間隔に左右されないため、ローパスフィルタ22を通
り、正確にVCXO23を制御することができる。 [実施例3]図6はこの発明に係るPLL回路の第3の
実施例の構成を示すものである。但し、図6において、
図19と同一部分には同一符号を付して示し、ここでは
異なる部分について説明する。
補正回路31において、PCR値とカウンタ19の出力
値との差分値である加算器21の出力値を正規化するこ
とができる。この正規化された差分値は、PCRの挿入
間隔に左右されないため、ローパスフィルタ22を通
り、正確にVCXO23を制御することができる。 [実施例3]図6はこの発明に係るPLL回路の第3の
実施例の構成を示すものである。但し、図6において、
図19と同一部分には同一符号を付して示し、ここでは
異なる部分について説明する。
【0089】この実施例は、従来のPLL回路に補正回
路32を追加し、PCR値とカウンタ値の差分値を正規
化し、VCXO23に対して正確な制御を施すように改
善したものであり、第2の実施例に用いられている補正
回路31の構成を変えたものであって、基本的な動作は
第2の実施例と同様である。
路32を追加し、PCR値とカウンタ値の差分値を正規
化し、VCXO23に対して正確な制御を施すように改
善したものであり、第2の実施例に用いられている補正
回路31の構成を変えたものであって、基本的な動作は
第2の実施例と同様である。
【0090】すなわち、PCR抽出部14より抽出され
たPCRは、ラッチ回路17においてマスタータイミン
グ信号によりラッチされ、加算器21と補正回路32に
出力される。
たPCRは、ラッチ回路17においてマスタータイミン
グ信号によりラッチされ、加算器21と補正回路32に
出力される。
【0091】加算器21では、ラッチ回路17から出力
されるPCRの値と、ラッチ20から出力されるカウン
タ値を減算している。加算器21から出力されるPCR
とカウンタ値の差分値は、補正回路32に入力される。
補正回路32は、加算器21の出力である差分値に、P
CRの挿入間隔を反映した補正を施し、差分値を正規化
している。
されるPCRの値と、ラッチ20から出力されるカウン
タ値を減算している。加算器21から出力されるPCR
とカウンタ値の差分値は、補正回路32に入力される。
補正回路32は、加算器21の出力である差分値に、P
CRの挿入間隔を反映した補正を施し、差分値を正規化
している。
【0092】補正回路32は、図7に示すように、乗算
器324、係数発生器325、加算器326、ラッチ回
路327から構成される。図8はPCR値とカウント値
の差分値である加算器21の出力値を正規化する過程を
タイムチャートで示している。以下に、図8のタイムチ
ャートを用いて、図7に示した補正回路32の動作を説
明する。
器324、係数発生器325、加算器326、ラッチ回
路327から構成される。図8はPCR値とカウント値
の差分値である加算器21の出力値を正規化する過程を
タイムチャートで示している。以下に、図8のタイムチ
ャートを用いて、図7に示した補正回路32の動作を説
明する。
【0093】端子322には、ラッチ回路17から出力
されるPCRが入力される。このPCRは加算器326
とラッチ回路327に入力される。このラッチ回路17
の出力を図8(a)に示す。ラッチ回路327では、端
子323から入力されるマスタータイミング信号(図8
(b))に従って、ラッチ回路17の出力であるPCR
をラッチし、加算器326に入力している。このラッチ
回路327の出力信号を図8(e)に示す。
されるPCRが入力される。このPCRは加算器326
とラッチ回路327に入力される。このラッチ回路17
の出力を図8(a)に示す。ラッチ回路327では、端
子323から入力されるマスタータイミング信号(図8
(b))に従って、ラッチ回路17の出力であるPCR
をラッチし、加算器326に入力している。このラッチ
回路327の出力信号を図8(e)に示す。
【0094】加算器326では、端子322から入力さ
れるラッチ回路17の出力信号(図8(a))と、ラッ
チ回路327の出力信号(図8(e))の差分を取って
いる。この加算器326の出力信号(図8(f))は、
隣接して伝送されてくるPCRの値の差分となってお
り、PCRの挿入間隔を示す値となる。
れるラッチ回路17の出力信号(図8(a))と、ラッ
チ回路327の出力信号(図8(e))の差分を取って
いる。この加算器326の出力信号(図8(f))は、
隣接して伝送されてくるPCRの値の差分となってお
り、PCRの挿入間隔を示す値となる。
【0095】図8において、ラッチ回路17の出力であ
るPCRの値P1は、点(A)におけるPCRの値を示
しており、同様に、P2は点(B)、P3は点(C)に
おけるPCRの値を示している。期間T1、T2、T3
の時間間隔をt1、t2、t3とすると、加算器326
の出力信号ΔP2は、 ΔP2=P2−P1 =fM×t1 …(3−1) となる。
るPCRの値P1は、点(A)におけるPCRの値を示
しており、同様に、P2は点(B)、P3は点(C)に
おけるPCRの値を示している。期間T1、T2、T3
の時間間隔をt1、t2、t3とすると、加算器326
の出力信号ΔP2は、 ΔP2=P2−P1 =fM×t1 …(3−1) となる。
【0096】ここで、送信側において、PCRを付ける
システム・クロックの周波数をfMとしている。このた
め、加算器326の出力信号ΔP3は、 ΔP3=P3−P2 =fM×t2 …(3−2) となる。
システム・クロックの周波数をfMとしている。このた
め、加算器326の出力信号ΔP3は、 ΔP3=P3−P2 =fM×t2 …(3−2) となる。
【0097】以上のように、加算器326の出力信号
は、PCRの挿入間隔に依存した信号になっている。こ
のPCRの挿入間隔に依存した加算器326の出力信号
は、係数発生器325において逆数を取られ、乗算器3
24において端子321から入力されるPCRの値とカ
ウンタ19のカウント値(ラッチ回路20の出力(図8
(c))との差分値である加算器21の出力信号(図8
(d))と掛け合わされる。
は、PCRの挿入間隔に依存した信号になっている。こ
のPCRの挿入間隔に依存した加算器326の出力信号
は、係数発生器325において逆数を取られ、乗算器3
24において端子321から入力されるPCRの値とカ
ウンタ19のカウント値(ラッチ回路20の出力(図8
(c))との差分値である加算器21の出力信号(図8
(d))と掛け合わされる。
【0098】ここで、期間T2において、(B)点の直
前のPCRの値はP2であり、カウンタ19の出力値は
S2である。このP2とS2の差分を取ってΔK2とい
う値になる。ΔK2という差分を生じる原因としては、
期間T1において、送受のシステム・クロックの周波数
が違っているという原因の他、期間T1の時間間隔t1
がある。
前のPCRの値はP2であり、カウンタ19の出力値は
S2である。このP2とS2の差分を取ってΔK2とい
う値になる。ΔK2という差分を生じる原因としては、
期間T1において、送受のシステム・クロックの周波数
が違っているという原因の他、期間T1の時間間隔t1
がある。
【0099】送信側のシステム・クロックの周波数をf
M、期間T1における受信側のシステム・クロックの周
波数をf1とすると、 ΔK2=(fM−f1)×t1 …(3−3) となる。この後、期間T1の時間間隔t1を補正回路3
2の内部の加算器326の出力値ΔP2=fM×t1
(式(3−1))より計算し、式(3−4)に示すよう
にΔP2の逆数をP2とS2の差分値ΔK2にかけれ
ば、PCRの挿入間隔に左右されない正規化された差分
値ΔM2を得ることができる。
M、期間T1における受信側のシステム・クロックの周
波数をf1とすると、 ΔK2=(fM−f1)×t1 …(3−3) となる。この後、期間T1の時間間隔t1を補正回路3
2の内部の加算器326の出力値ΔP2=fM×t1
(式(3−1))より計算し、式(3−4)に示すよう
にΔP2の逆数をP2とS2の差分値ΔK2にかけれ
ば、PCRの挿入間隔に左右されない正規化された差分
値ΔM2を得ることができる。
【0100】 ΔM2=ΔK2×(1/ΔP2) =(fM−t1)×t1×(1/fM×t1) =(fM−t1)×(1/fM) …(3−4) 式(3−4)より、PCRの挿入間隔に依存したΔK2
の値にPCRの挿入間隔であるt1の逆数をかけること
により、PCRの挿入間隔の要素がキャンセルされ、補
正回路32の出力信号であるΔM2は、PCRの挿入間
隔に依存しない正規化された値となる。図8(g)に補
正回路32の出力を示す。
の値にPCRの挿入間隔であるt1の逆数をかけること
により、PCRの挿入間隔の要素がキャンセルされ、補
正回路32の出力信号であるΔM2は、PCRの挿入間
隔に依存しない正規化された値となる。図8(g)に補
正回路32の出力を示す。
【0101】したがって、上記実施例の構成によれば、
補正回路32において、PCR値とカウンタ19の出力
値との差分値である加算器21の出力値を正規化するこ
とができる。補正回路32から出力される正規化された
差分値は、PCRの挿入間隔に左右されないため、ロー
パスフィルタ22を通り、正確にVCXO23を制御す
ることができる。 [実施例4]図9はこの発明に係るPLL回路の第4の
実施例の構成を示すものである。但し、図9において、
図1及び図3と同一部分には同一符号を付して示し、こ
こでは異なる部分について述べる。
補正回路32において、PCR値とカウンタ19の出力
値との差分値である加算器21の出力値を正規化するこ
とができる。補正回路32から出力される正規化された
差分値は、PCRの挿入間隔に左右されないため、ロー
パスフィルタ22を通り、正確にVCXO23を制御す
ることができる。 [実施例4]図9はこの発明に係るPLL回路の第4の
実施例の構成を示すものである。但し、図9において、
図1及び図3と同一部分には同一符号を付して示し、こ
こでは異なる部分について述べる。
【0102】この実施例は、第1の実施例と第2の実施
例を組み合わせたものである。すなわち、PCRの値を
2回連続でロードする手段として、ロード制御回路18
に第1及び第2のロード制御信号生成部183、18
4、AND回路185及びロード制御信号発生用カウン
タ186が加えられている。また、PCRの値とカウン
タ値の差分値を補正し正規化する手段として、加算器2
1とLPF22との間に補正回路31が挿入されてい
る。
例を組み合わせたものである。すなわち、PCRの値を
2回連続でロードする手段として、ロード制御回路18
に第1及び第2のロード制御信号生成部183、18
4、AND回路185及びロード制御信号発生用カウン
タ186が加えられている。また、PCRの値とカウン
タ値の差分値を補正し正規化する手段として、加算器2
1とLPF22との間に補正回路31が挿入されてい
る。
【0103】尚、第1及び第2のロード制御信号生成部
183、184に対する第1、第2のロードタイミング
信号、補正回路31に対する補正タイミング信号は、タ
イミング信号発生部16にて生成される。
183、184に対する第1、第2のロードタイミング
信号、補正回路31に対する補正タイミング信号は、タ
イミング信号発生部16にて生成される。
【0104】上記構成において、図10を参照してその
動作を説明する。
動作を説明する。
【0105】図10は主要部の出力タイミングを示すも
ので、図10(a)は、端子11から入力されるトラン
スポート・ストリームを示している。このスランスポー
ト・ストリームには、P1、P2、P3、P4の位置に
ユーザが選択した番組のPCRが挿入されている。
ので、図10(a)は、端子11から入力されるトラン
スポート・ストリームを示している。このスランスポー
ト・ストリームには、P1、P2、P3、P4の位置に
ユーザが選択した番組のPCRが挿入されている。
【0106】このトランスポート・ストリームはPCR
抽出部14に入力され、ここで図10(b)に示すPC
Rフィールド検出信号が生成される。このPCRフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にPCRが
挿入されているかを示しており、PCRが挿入されてい
る期間、すなわち図10(a)に示すトランスポート・
ストリームのP1、P2、P3、P4の期間でローレベ
ルとなっている。このPCRフィールド検出信号はタイ
ミング信号発生部16に入力される。
抽出部14に入力され、ここで図10(b)に示すPC
Rフィールド検出信号が生成される。このPCRフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にPCRが
挿入されているかを示しており、PCRが挿入されてい
る期間、すなわち図10(a)に示すトランスポート・
ストリームのP1、P2、P3、P4の期間でローレベ
ルとなっている。このPCRフィールド検出信号はタイ
ミング信号発生部16に入力される。
【0107】また、PCR抽出部14では、図10
(c)に示すように、図10(a)のトランスポート・
ストリームに挿入されているユーザの選択した番組のP
CRであるP1、P2、P3、P4を抜き出している。
抽出されたPCRはラッチ回路17及びカウンタ19に
入力される。
(c)に示すように、図10(a)のトランスポート・
ストリームに挿入されているユーザの選択した番組のP
CRであるP1、P2、P3、P4を抜き出している。
抽出されたPCRはラッチ回路17及びカウンタ19に
入力される。
【0108】タイミング信号発生部16では、図10
(b)に示したPCRフィールド検出信号を元に、図1
0(d)に示すマスタータイミング信号を発生する。ま
た、ラッチ回路17では、図10(e)に示すように、
図10(d)に示したマスタータイミング信号によっ
て、図10(c)に示したPCR抽出部14のPCR抽
出出力をラッチする。そのラッチ出力は加算器21に入
力される。
(b)に示したPCRフィールド検出信号を元に、図1
0(d)に示すマスタータイミング信号を発生する。ま
た、ラッチ回路17では、図10(e)に示すように、
図10(d)に示したマスタータイミング信号によっ
て、図10(c)に示したPCR抽出部14のPCR抽
出出力をラッチする。そのラッチ出力は加算器21に入
力される。
【0109】ここで、ロード制御回路18において、A
ND回路181の出力信号が、図10(f)に示すタイ
ミング(A)でローレベルのパルスを発生したとする。
このパルスは、番組が切り換わったか、電源がオンされ
たか、もしくは、タイムベースが切り換わったかを示し
ており、ロード制御信号発生用カウンタ186に入力さ
れている。
ND回路181の出力信号が、図10(f)に示すタイ
ミング(A)でローレベルのパルスを発生したとする。
このパルスは、番組が切り換わったか、電源がオンされ
たか、もしくは、タイムベースが切り換わったかを示し
ており、ロード制御信号発生用カウンタ186に入力さ
れている。
【0110】ロード制御信号発生用カウンタ186に
は、タイミング信号発生部16から出力されるマスター
タイミング信号がクロックとして入力され、AND回路
181の出力信号がリセット信号として入力される。す
なわち、このカウンタ186は、AND回路181の出
力信号がローレベルに落ちたときにリセットがかかり、
その後リセットが解除されると、クロック入力となって
いるマスタータイミング信号の立ち上がりに対応して順
次カウントアップしていく。よって、ロード制御信号発
生用カウンタ186の出力は図10(g)に示すように
なる。このカウンタ186の出力は、第1のロード制御
信号発生部183と、第2のロード制御信号発生部18
4に入力される。
は、タイミング信号発生部16から出力されるマスター
タイミング信号がクロックとして入力され、AND回路
181の出力信号がリセット信号として入力される。す
なわち、このカウンタ186は、AND回路181の出
力信号がローレベルに落ちたときにリセットがかかり、
その後リセットが解除されると、クロック入力となって
いるマスタータイミング信号の立ち上がりに対応して順
次カウントアップしていく。よって、ロード制御信号発
生用カウンタ186の出力は図10(g)に示すように
なる。このカウンタ186の出力は、第1のロード制御
信号発生部183と、第2のロード制御信号発生部18
4に入力される。
【0111】第1のロード制御信号発生部183には、
図10(h)に示す第1のロードタイミング信号と図1
0(g)に示すロード制御信号発生用カウンタ186の
出力信号が入力される。
図10(h)に示す第1のロードタイミング信号と図1
0(g)に示すロード制御信号発生用カウンタ186の
出力信号が入力される。
【0112】図10(h)に示した第1のロードタイミ
ング信号は、タイミング信号発生部16で図10(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとなっている。第1のロード制御信号発生部
183では図10(i)に示す信号を出力するが、この
信号は、ロード制御信号発生用カウンタ186の出力信
号が0の期間のみ第1のロードタイミング信号をスルー
した信号となっており、他の値の期間ではハイレベルと
なっている。
ング信号は、タイミング信号発生部16で図10(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとなっている。第1のロード制御信号発生部
183では図10(i)に示す信号を出力するが、この
信号は、ロード制御信号発生用カウンタ186の出力信
号が0の期間のみ第1のロードタイミング信号をスルー
した信号となっており、他の値の期間ではハイレベルと
なっている。
【0113】また、第2のロード制御信号発生部184
には、図10(j)に示す第2のロードタイミング信号
と図10(g)に示すロード制御信号発生用カウンタ1
86の出力信号が入力される。
には、図10(j)に示す第2のロードタイミング信号
と図10(g)に示すロード制御信号発生用カウンタ1
86の出力信号が入力される。
【0114】図10(j)に示した第2のロードタイミ
ング信号は、タイミング信号発生部16で図10(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとなっている。
ング信号は、タイミング信号発生部16で図10(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとなっている。
【0115】第2のロード制御信号発生部184では図
10(k)に示す信号を出力するが、この信号は、ロー
ド制御信号発生用カウンタ186の出力信号が1の期間
のみ第2のロードタイミング信号をスルーした信号とな
っており、他の値の期間では、ハイレベルとなってい
る。
10(k)に示す信号を出力するが、この信号は、ロー
ド制御信号発生用カウンタ186の出力信号が1の期間
のみ第2のロードタイミング信号をスルーした信号とな
っており、他の値の期間では、ハイレベルとなってい
る。
【0116】図10(i)の第1のロード制御信号と図
10(k)の第2のロード制御信号は、AND回路18
5に入力され、その論理積演算により図10(l)に示
すロード制御信号が得られる。このロード制御信号はカ
ウンタ19のロードを制御しており、ロード制御信号が
ローレベルのとき、カウンタ19へのロードが許可され
る。
10(k)の第2のロード制御信号は、AND回路18
5に入力され、その論理積演算により図10(l)に示
すロード制御信号が得られる。このロード制御信号はカ
ウンタ19のロードを制御しており、ロード制御信号が
ローレベルのとき、カウンタ19へのロードが許可され
る。
【0117】図10の例では、(B)点、(D)点の直
前でロード制御信号がローレベルとなっている。一方、
この期間の図10(c)に示すPCR抽出部14の出力
は、(B)点でP1、(D)点でP2となっており、こ
の値がカウンタ19にロードされることになる。
前でロード制御信号がローレベルとなっている。一方、
この期間の図10(c)に示すPCR抽出部14の出力
は、(B)点でP1、(D)点でP2となっており、こ
の値がカウンタ19にロードされることになる。
【0118】カウンタ19にロードされたP1、P2の
値は、図10(m)に示すように、カウンタ19の出力
値として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS2を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P2を出力し、以
後、順次カウントアップしていく。
値は、図10(m)に示すように、カウンタ19の出力
値として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS2を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P2を出力し、以
後、順次カウントアップしていく。
【0119】図10(m)に示したカウンタ19の出力
値は、ラッチ回路20においてマスタータイミング信号
(図10(d))によってラッチされ、図10(n)に
示す信号となり、加算器21に入力される。
値は、ラッチ回路20においてマスタータイミング信号
(図10(d))によってラッチされ、図10(n)に
示す信号となり、加算器21に入力される。
【0120】この加算器21では、図10(e)に示し
たラッチ回路17の出力と図10(n)に示したラッチ
回路20の出力との差を取る。期間T1では、PCRの
値がカウンタ19にロードされた直後であるため、ラッ
チ回路17の出力値(図10(e))とラッチ20の出
力値(図10(n))はどちらもP1で同じであり、加
算器21の出力値は図10(o)に示すように0とな
る。このことは、以下の式(4−1)からも明らかであ
る。
たラッチ回路17の出力と図10(n)に示したラッチ
回路20の出力との差を取る。期間T1では、PCRの
値がカウンタ19にロードされた直後であるため、ラッ
チ回路17の出力値(図10(e))とラッチ20の出
力値(図10(n))はどちらもP1で同じであり、加
算器21の出力値は図10(o)に示すように0とな
る。このことは、以下の式(4−1)からも明らかであ
る。
【0121】 ΔK1=P1−P1=0 …(4−1) この後、加算器21の出力値ΔK1=0は、補正回路3
1において補正係数をかけられても0となる。補正回路
31の出力は図10(p)に示すようになり、補正出力
ΔM1=0はローパスフィルタ22を通りVCXO23
を制御する。期間T1において、VCXO23は、補正
回路31の出力値0をローパスフィルタ22を通した値
に対応する周波数f1を持つシステム・クロックを出力
する。
1において補正係数をかけられても0となる。補正回路
31の出力は図10(p)に示すようになり、補正出力
ΔM1=0はローパスフィルタ22を通りVCXO23
を制御する。期間T1において、VCXO23は、補正
回路31の出力値0をローパスフィルタ22を通した値
に対応する周波数f1を持つシステム・クロックを出力
する。
【0122】ここで、送信側のシステム・クロックの周
波数をfMとする。期間T1では、カウンタ19がf1
の周波数を持つシステム・クロックで動作するので、
(D)点の直前でのカウンタ19の出力値S2とPCR
の値P2には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じることになる。これを
期間T1の時間間隔をt1として式で表すと、以下の式
(4−2)、(4−3)のようになる。
波数をfMとする。期間T1では、カウンタ19がf1
の周波数を持つシステム・クロックで動作するので、
(D)点の直前でのカウンタ19の出力値S2とPCR
の値P2には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じることになる。これを
期間T1の時間間隔をt1として式で表すと、以下の式
(4−2)、(4−3)のようになる。
【0123】 P2=fM×t1+P1 …(4−2) S2=f1×t1+P1 …(4−3) また、期間T2における加算器21の出力値ΔK2は式
(4−4)のようになる。
(4−4)のようになる。
【0124】 ΔK2=P2−S2 =(fM×t1+P1)−(f1×t1+P1) =(fM−t1)×t1 …(4−4) この加算器21の出力値ΔK2には、送受のシステム・
クロックの周波数差である(fM−f1)の要素の他
に、PCRの挿入間隔であるt1という時間要素が絡ん
でくる。そこで、補正回路31において、PCRの挿入
間隔を計算し、その逆数を補正係数として加算器21の
出力値ΔK2にかけることにより、PCRの挿入間隔の
要素を取り除き、加算器21の出力値を正規化する。正
規化された補正回路31の出力値ΔM2は、式(4−
5)に示すようになる。
クロックの周波数差である(fM−f1)の要素の他
に、PCRの挿入間隔であるt1という時間要素が絡ん
でくる。そこで、補正回路31において、PCRの挿入
間隔を計算し、その逆数を補正係数として加算器21の
出力値ΔK2にかけることにより、PCRの挿入間隔の
要素を取り除き、加算器21の出力値を正規化する。正
規化された補正回路31の出力値ΔM2は、式(4−
5)に示すようになる。
【0125】 ΔM2=ΔK2×(1/t1) =(fM−t1)×t1×(1/t1) =fM−t1 …(4−5) 以上のように求められた補正回路31の出力値ΔK2
は、送受システム・クロックの周波数差のみに依存した
値となり、補正回路31の出力値ΔM2をローパスフィ
ルタ22を通した値でVCXO23を制御すると、
(D)点直後の時点で、送受のシステム・クロックの周
波数を一致させることができる。
は、送受システム・クロックの周波数差のみに依存した
値となり、補正回路31の出力値ΔM2をローパスフィ
ルタ22を通した値でVCXO23を制御すると、
(D)点直後の時点で、送受のシステム・クロックの周
波数を一致させることができる。
【0126】この後、(D)点直後で送受のシステム・
クロックを一致させた後、PCRの値P2をカウンタ1
9にロードすれば、PCRの値とカウンタ値の差分が0
になり、位相差も同時に除去することができる。よっ
て、(D)点直後の時点で、送受のシステム・クロック
の周波数及び位相を一致させることができる。
クロックを一致させた後、PCRの値P2をカウンタ1
9にロードすれば、PCRの値とカウンタ値の差分が0
になり、位相差も同時に除去することができる。よっ
て、(D)点直後の時点で、送受のシステム・クロック
の周波数及び位相を一致させることができる。
【0127】また、前述したように、補正回路31にお
いて、PCRの値とカウンタ値の差分値である加算器2
1の出力値を正規化し、送受のシステム・クロックの周
波数差のみに依存する値としているため、VCXO23
に対して、常に正確な制御を行えるようになる。
いて、PCRの値とカウンタ値の差分値である加算器2
1の出力値を正規化し、送受のシステム・クロックの周
波数差のみに依存する値としているため、VCXO23
に対して、常に正確な制御を行えるようになる。
【0128】したがって、上記実施例の構成によれば、
PCRの値を2回連続してカウンタにロードすること
で、2回目のロードのときに送受のシステム・クロック
の周波数及び位相を一致させることができるので、受信
側のシステム・クロックの周波数及び位相のロックする
までの時間を短縮することができる。同時に、PCRの
値とカウンタ出力値との差分値にPCRの挿入間隔に応
じて補正を施すことにより、VCXO23に対して常に
正確な制御を行うことができる。
PCRの値を2回連続してカウンタにロードすること
で、2回目のロードのときに送受のシステム・クロック
の周波数及び位相を一致させることができるので、受信
側のシステム・クロックの周波数及び位相のロックする
までの時間を短縮することができる。同時に、PCRの
値とカウンタ出力値との差分値にPCRの挿入間隔に応
じて補正を施すことにより、VCXO23に対して常に
正確な制御を行うことができる。
【0129】尚、以上説明した第4の実施例は、第1の
実施例と第2の実施例を組み合わせたものであるが、補
正回路31の構成を第3の実施例で説明した構成の補正
回路32に置き換えて、第1の実施例と第3の実施例を
組み合わせた実施例を構成することもできる。 [実施例5]図11はこの発明に係るPLL回路の第5
の実施例の構成を示すものである。但し、図11におい
て、図1と同一部分には同一符号を付して示し、ここで
は異なる部分について述べる。
実施例と第2の実施例を組み合わせたものであるが、補
正回路31の構成を第3の実施例で説明した構成の補正
回路32に置き換えて、第1の実施例と第3の実施例を
組み合わせた実施例を構成することもできる。 [実施例5]図11はこの発明に係るPLL回路の第5
の実施例の構成を示すものである。但し、図11におい
て、図1と同一部分には同一符号を付して示し、ここで
は異なる部分について述べる。
【0130】この実施例は、PCRの値を2回連続でカ
ウンタ19にロードする第1の実施例の構成に、PCR
を2回ロードするときPCRを一定期間とばす動作を行
うマスク処理手段として、マスク信号発生部33、第1
及び第2のマスク回路34、35を追加したものであ
る。
ウンタ19にロードする第1の実施例の構成に、PCR
を2回ロードするときPCRを一定期間とばす動作を行
うマスク処理手段として、マスク信号発生部33、第1
及び第2のマスク回路34、35を追加したものであ
る。
【0131】すなわち、この実施例におけるタイミング
信号発生部16は、PCRフィールド検出信号から前述
のマスタータイミング信号、第1、第2のロードタイミ
ング信号を生成する。
信号発生部16は、PCRフィールド検出信号から前述
のマスタータイミング信号、第1、第2のロードタイミ
ング信号を生成する。
【0132】マスタータイミング信号はマスク信号発生
部33に送られると共に、第1のマスク回路34に送ら
れる。また、第1のロードタイミング信号は直接第1の
ロード制御信号発生部183に送られるが、第2のロー
ドタイミング信号は第2のマスク回路35を介して第2
のロード制御信号発生部184に送られる。
部33に送られると共に、第1のマスク回路34に送ら
れる。また、第1のロードタイミング信号は直接第1の
ロード制御信号発生部183に送られるが、第2のロー
ドタイミング信号は第2のマスク回路35を介して第2
のロード制御信号発生部184に送られる。
【0133】マスク信号発生部33は、マスタータイミ
ング信号とロード制御回路18のAND回路181の出
力信号からマスク信号を生成する。このマスク信号は第
1、第2のマスク回路34、35に送られる。
ング信号とロード制御回路18のAND回路181の出
力信号からマスク信号を生成する。このマスク信号は第
1、第2のマスク回路34、35に送られる。
【0134】第1のマスク回路34はマスク信号に従っ
てマスタータイミング信号にマスクをかける。また、第
2のマスク回路35はマスク信号に従って第2のロード
タイミング信号にマスクをかける。
てマスタータイミング信号にマスクをかける。また、第
2のマスク回路35はマスク信号に従って第2のロード
タイミング信号にマスクをかける。
【0135】ここで、マスク信号発生部33、第1及び
第2のマスク回路34、35により、1回ロードした
後、2回目のロードを行うまでに、一定期間PCR値と
カウンタ出力値との差分を取らない制御を施す。マスク
信号発生部33の内部構成を図12に示し、その動作を
図13に示すタイム・チャートを参照して説明する。
第2のマスク回路34、35により、1回ロードした
後、2回目のロードを行うまでに、一定期間PCR値と
カウンタ出力値との差分を取らない制御を施す。マスク
信号発生部33の内部構成を図12に示し、その動作を
図13に示すタイム・チャートを参照して説明する。
【0136】端子331からは、図13(a)に示すA
ND回路181の出力信号が入力される。この信号はイ
ンバータ333により論理が反転され、JKフリップフ
ロップ334に入力される。また、端子332からは、
図13(b)に示すマスタータイミング信号が入力さ
れ、JKフリップフロップ334に入力される。ここ
で、端子335、338、3316、3312からは、
VCXO23から出力されるシステム・クロックが入力
される。
ND回路181の出力信号が入力される。この信号はイ
ンバータ333により論理が反転され、JKフリップフ
ロップ334に入力される。また、端子332からは、
図13(b)に示すマスタータイミング信号が入力さ
れ、JKフリップフロップ334に入力される。ここ
で、端子335、338、3316、3312からは、
VCXO23から出力されるシステム・クロックが入力
される。
【0137】JKフリップフロップ334の出力は図1
3(c)のようになり、インバータ336とラッチ回路
337に入力される。インバータ336、ラッチ回路3
37、NAND回路339から構成される回路により、
図13(c)の信号は図13(d)に示すようにローレ
ベルの1パルスの信号となる。
3(c)のようになり、インバータ336とラッチ回路
337に入力される。インバータ336、ラッチ回路3
37、NAND回路339から構成される回路により、
図13(c)の信号は図13(d)に示すようにローレ
ベルの1パルスの信号となる。
【0138】この後、図13(d)の信号をカウンタ3
310にリセット信号として入力し、図13(e)に示
すように、端子3314から入力されるしきい値Mにな
るまでカウンタ3310をカウントアップさせる。カウ
ンタ3310のカウント値がしきい値Mに達したとき、
比較器3313は、図13(f)に示すようなハイレベ
ルのパルスを発する。
310にリセット信号として入力し、図13(e)に示
すように、端子3314から入力されるしきい値Mにな
るまでカウンタ3310をカウントアップさせる。カウ
ンタ3310のカウント値がしきい値Mに達したとき、
比較器3313は、図13(f)に示すようなハイレベ
ルのパルスを発する。
【0139】JKフリップフロップ3315には、比較
器3313の出力信号とNAND回路339の出力の論
理の反転を取ったインバータ3311の出力信号が入力
され、図13(g)に示す信号となる。このJKフリッ
プフロップ3315の出力はインバータ3317により
論理が反転され、マスク信号として出力端子3318か
ら各マスク回路34、35に送られる。
器3313の出力信号とNAND回路339の出力の論
理の反転を取ったインバータ3311の出力信号が入力
され、図13(g)に示す信号となる。このJKフリッ
プフロップ3315の出力はインバータ3317により
論理が反転され、マスク信号として出力端子3318か
ら各マスク回路34、35に送られる。
【0140】ここで、図13において、AND回路18
1の出力信号がローレベルに落ちた(A)点は、番組が
切り換わったか、電源がオンされたか、もしくは、タイ
ムベースが切り換わったかを示している。
1の出力信号がローレベルに落ちた(A)点は、番組が
切り換わったか、電源がオンされたか、もしくは、タイ
ムベースが切り換わったかを示している。
【0141】この後、図13(b)に示すマスタータイ
ミング信号が初めてハイレベルとなる(B)の直前にお
いて、第1回目のロードが行われる。この第1回目のロ
ードが行われた後、一定期間TLだけ、PCR値とカウ
ント値の差分を取らないように、マスタータイミング信
号をマスクしてやる必要がある。そのため、しきい値M
を以下の式(5−1)で与えることにする。尚、f1
は、第1回目のロード後の受信側のシステム・クロック
の周波数を示している。
ミング信号が初めてハイレベルとなる(B)の直前にお
いて、第1回目のロードが行われる。この第1回目のロ
ードが行われた後、一定期間TLだけ、PCR値とカウ
ント値の差分を取らないように、マスタータイミング信
号をマスクしてやる必要がある。そのため、しきい値M
を以下の式(5−1)で与えることにする。尚、f1
は、第1回目のロード後の受信側のシステム・クロック
の周波数を示している。
【0142】 M=f1×TL …(5−1) 式(5−1)のようにしきい値Mを設定すると、図13
(g)のマスク信号のローレベルの期間が、PCR値と
カウント値の差分を取らない期間TLを示していること
になる。このマスク信号を、例えばAND回路で構成さ
れるマスク回路34に入力すると、図13に示した期間
TLの間だけ、マスタータイミング信号をローレベルに
することができる。よって、期間TLの間のみマスクさ
れたマスタータイミング信号(図13(h))をマスク
回路34から出力することができる。また、マスク回路
35においても、マスク回路34と同様な動作を行うこ
とになる。
(g)のマスク信号のローレベルの期間が、PCR値と
カウント値の差分を取らない期間TLを示していること
になる。このマスク信号を、例えばAND回路で構成さ
れるマスク回路34に入力すると、図13に示した期間
TLの間だけ、マスタータイミング信号をローレベルに
することができる。よって、期間TLの間のみマスクさ
れたマスタータイミング信号(図13(h))をマスク
回路34から出力することができる。また、マスク回路
35においても、マスク回路34と同様な動作を行うこ
とになる。
【0143】次に、第1回目のロード後、PCRを一定
期間とばして第2回目のロードを行う制御がどのように
行われるかを、図14に示すタイム・チャートを参照し
て説明する。
期間とばして第2回目のロードを行う制御がどのように
行われるかを、図14に示すタイム・チャートを参照し
て説明する。
【0144】図14(a)は、端子11から入力される
トランスポート・ストリームを示している。このスラン
スポート・ストリームには、P1、P2、P3、P4の
位置にユーザが選択した番組のPCRが挿入されてい
る。
トランスポート・ストリームを示している。このスラン
スポート・ストリームには、P1、P2、P3、P4の
位置にユーザが選択した番組のPCRが挿入されてい
る。
【0145】このトランスポート・ストリームはPCR
抽出部14に入力され、ここで図14(b)に示すPC
Rフィールド検出信号が生成される。このPCRフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にPCRが
挿入されているかを示しており、PCRが挿入されてい
る期間、すなわち図14(a)に示すトランスポート・
ストリームのP1、P2、P3、P4の期間でローレベ
ルとなっている。このPCRフィールド検出信号はタイ
ミング信号発生部16に入力される。
抽出部14に入力され、ここで図14(b)に示すPC
Rフィールド検出信号が生成される。このPCRフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にPCRが
挿入されているかを示しており、PCRが挿入されてい
る期間、すなわち図14(a)に示すトランスポート・
ストリームのP1、P2、P3、P4の期間でローレベ
ルとなっている。このPCRフィールド検出信号はタイ
ミング信号発生部16に入力される。
【0146】また、PCR抽出部14では、図14
(c)に示すように、図14(a)のトランスポート・
ストリームに挿入されているユーザの選択した番組のP
CRであるP1、P2、P3、P4を抜き出している。
抽出されたPCRはラッチ回路17及びカウンタ19に
入力される。
(c)に示すように、図14(a)のトランスポート・
ストリームに挿入されているユーザの選択した番組のP
CRであるP1、P2、P3、P4を抜き出している。
抽出されたPCRはラッチ回路17及びカウンタ19に
入力される。
【0147】タイミング信号発生部16では、図14
(b)に示したPCRフィールド検出信号を元に、図1
4(d)に示すマスタータイミング信号を発生する。こ
のマスタータイミング信号は、例えばAND回路で構成
されるマスク回路34において、マスク信号発生部33
から出力されるマスク信号(図14(e))と論理積を
取られ、期間TLの間だけ、強制的にローレベルに落と
され、マスクされることになる。TLの期間マスクされ
た結果として、マスタータイミング信号は、図14
(f)に示す信号となる。
(b)に示したPCRフィールド検出信号を元に、図1
4(d)に示すマスタータイミング信号を発生する。こ
のマスタータイミング信号は、例えばAND回路で構成
されるマスク回路34において、マスク信号発生部33
から出力されるマスク信号(図14(e))と論理積を
取られ、期間TLの間だけ、強制的にローレベルに落と
され、マスクされることになる。TLの期間マスクされ
た結果として、マスタータイミング信号は、図14
(f)に示す信号となる。
【0148】図14(c)に示したPCR抽出部14の
出力であるPCRは、ラッチ回路17において、図14
(f)に示したマスク後のマスタータイミング信号によ
ってラッチされ、その出力は、図14(g)に示すよう
になり、加算器21に出力される。
出力であるPCRは、ラッチ回路17において、図14
(f)に示したマスク後のマスタータイミング信号によ
ってラッチされ、その出力は、図14(g)に示すよう
になり、加算器21に出力される。
【0149】ここで、ロード制御回路18において、A
ND回路181の出力信号が図14(h)に示すタイミ
ング(A)でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ186に入力され
る。
ND回路181の出力信号が図14(h)に示すタイミ
ング(A)でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ186に入力され
る。
【0150】ロード制御信号発生用カウンタ186に
は、マスク後のマスタータイミング信号がクロックとし
て入力され、AND回路181の出力信号がリセット信
号として入力される。すなわち、このカウンタ186
は、AND回路181の出力信号がローレベルに落ちた
ときにリセットがかかり、その後リセットが解除される
と、クロック入力となっているマスタータイミング信号
の立ち上がりに対応して順次カウントアップしていく。
よって、ロード制御信号発生用カウンタ186の出力は
図14(i)に示すようになる。このカウンタ186の
出力は、第1のロード制御信号発生部183と、第2の
ロード制御信号発生部184に入力される。
は、マスク後のマスタータイミング信号がクロックとし
て入力され、AND回路181の出力信号がリセット信
号として入力される。すなわち、このカウンタ186
は、AND回路181の出力信号がローレベルに落ちた
ときにリセットがかかり、その後リセットが解除される
と、クロック入力となっているマスタータイミング信号
の立ち上がりに対応して順次カウントアップしていく。
よって、ロード制御信号発生用カウンタ186の出力は
図14(i)に示すようになる。このカウンタ186の
出力は、第1のロード制御信号発生部183と、第2の
ロード制御信号発生部184に入力される。
【0151】第1のロード制御信号発生部183には、
図14(j)に示す第1のロードタイミング信号と図1
4(i)に示すロード制御信号発生用カウンタ186の
出力信号が入力される。
図14(j)に示す第1のロードタイミング信号と図1
4(i)に示すロード制御信号発生用カウンタ186の
出力信号が入力される。
【0152】図14(j)に示した第1のロードタイミ
ング信号は、タイミング信号発生部16で図14(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとしている。第1のロード制御信号発生部1
83では図14(k)に示す信号を出力するが、この信
号は、ロード制御信号発生用カウンタ186の出力信号
が0の期間のみ第1のロードタイミング信号をスルーし
た信号となっており、他の値の期間ではハイレベルとな
っている。
ング信号は、タイミング信号発生部16で図14(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとしている。第1のロード制御信号発生部1
83では図14(k)に示す信号を出力するが、この信
号は、ロード制御信号発生用カウンタ186の出力信号
が0の期間のみ第1のロードタイミング信号をスルーし
た信号となっており、他の値の期間ではハイレベルとな
っている。
【0153】また、第2のロード制御信号発生部184
には、図14(l)に示すマスク後の第2のロードタイ
ミング信号と図14(i)に示すロード制御信号発生用
カウンタ186の出力信号が入力される。
には、図14(l)に示すマスク後の第2のロードタイ
ミング信号と図14(i)に示すロード制御信号発生用
カウンタ186の出力信号が入力される。
【0154】図14(l)に示した第2のロードタイミ
ング信号は、タイミング信号発生部16で図14(b)
のPCRフィールド検出信号を元に作られた信号に対し
て、マスク回路35にてマスク信号でマスクされた信号
であり、マスク回路34と同様の手法でマスクされてお
り、TLの期間のみ強制的にハイレベルとなっている。
また、この第2のロードタイミング信号は、ローレベル
の期間でPCRの値をカウンタ19にロードするタイミ
ングとなっている。
ング信号は、タイミング信号発生部16で図14(b)
のPCRフィールド検出信号を元に作られた信号に対し
て、マスク回路35にてマスク信号でマスクされた信号
であり、マスク回路34と同様の手法でマスクされてお
り、TLの期間のみ強制的にハイレベルとなっている。
また、この第2のロードタイミング信号は、ローレベル
の期間でPCRの値をカウンタ19にロードするタイミ
ングとなっている。
【0155】このため、第2のロード制御信号発生部1
84では、図14(m)に示す信号を出力するが、この
信号はロード制御信号発生用カウンタ186の出力信号
が1の期間のみ第2のロードタイミング信号をスルーし
た信号となっており、他の値の期間ではハイレベルとな
っている。
84では、図14(m)に示す信号を出力するが、この
信号はロード制御信号発生用カウンタ186の出力信号
が1の期間のみ第2のロードタイミング信号をスルーし
た信号となっており、他の値の期間ではハイレベルとな
っている。
【0156】図14(k)の第1のロード制御信号と図
14(m)の第2のロード制御信号は、AND回路18
5に入力され、その論理積演算により図14(n)に示
すロード制御信号が得られる。このロード制御信号は、
カウンタ19のロードを制御しており、ロード制御信号
がローレベルのとき、カウンタ19へのロードが許可さ
れる。
14(m)の第2のロード制御信号は、AND回路18
5に入力され、その論理積演算により図14(n)に示
すロード制御信号が得られる。このロード制御信号は、
カウンタ19のロードを制御しており、ロード制御信号
がローレベルのとき、カウンタ19へのロードが許可さ
れる。
【0157】図14の例では、(B)点、(D)点の直
前でロード制御信号がローレベルとなっている。一方、
この期間の図14(c)のPCR抽出部14の出力は、
(B)点でP1、(D)点でP3となっており、この値
がカウンタ19にロードされることになる。
前でロード制御信号がローレベルとなっている。一方、
この期間の図14(c)のPCR抽出部14の出力は、
(B)点でP1、(D)点でP3となっており、この値
がカウンタ19にロードされることになる。
【0158】ここで、(B)点でのロードが第1回目の
ロードとなり、この後、一定期間TL以上離れて送信さ
れてきたPCRを第2回目にロードすることになる。図
14においては、一定期間TL以上離れて初めて送信さ
れたきたPCRの値は、P3であり、このP3が(D)
点直前でロードされることになる。
ロードとなり、この後、一定期間TL以上離れて送信さ
れてきたPCRを第2回目にロードすることになる。図
14においては、一定期間TL以上離れて初めて送信さ
れたきたPCRの値は、P3であり、このP3が(D)
点直前でロードされることになる。
【0159】カウンタ19にロードされたP1、P3の
値は、図14(o)に示すように、カウンタ19の出力
値として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS3を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P3を出力し、以
後順次カウントアップしていく。
値は、図14(o)に示すように、カウンタ19の出力
値として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS3を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P3を出力し、以
後順次カウントアップしていく。
【0160】図14(o)に示したカウンタ19の出力
値は、ラッチ回路20においてマスク後のマスタータイ
ミング信号(図14(f))によってラッチされ、図1
4(p)に示す信号となり、加算器21に入力される。
値は、ラッチ回路20においてマスク後のマスタータイ
ミング信号(図14(f))によってラッチされ、図1
4(p)に示す信号となり、加算器21に入力される。
【0161】この加算器21では、図14(g)に示し
たラッチ回路17の出力と図14(p)に示したラッチ
回路20の出力との差を取る。期間T1では、PCRの
値がカウンタ19にロードされた直後であるため、ラッ
チ回路17の出力値(図14(g))とラッチ回路20
の出力値(図14(p))はどちらもP1で同じであ
り、加算器21の出力(図14(q))は0となる。
たラッチ回路17の出力と図14(p)に示したラッチ
回路20の出力との差を取る。期間T1では、PCRの
値がカウンタ19にロードされた直後であるため、ラッ
チ回路17の出力値(図14(g))とラッチ回路20
の出力値(図14(p))はどちらもP1で同じであ
り、加算器21の出力(図14(q))は0となる。
【0162】この後、加算器21の出力値0は、ローパ
スフィルタ22を通り、VCXO23を制御する。期間
T1において、VCXO23は、加算器21の出力値0
をローパスフィルタ22を通した値に対応する周波数f
1を持つシステム・クロックを出力する。
スフィルタ22を通り、VCXO23を制御する。期間
T1において、VCXO23は、加算器21の出力値0
をローパスフィルタ22を通した値に対応する周波数f
1を持つシステム・クロックを出力する。
【0163】ここで、送信側のシステム・クロックの周
波数をfMとする。期間T1では、カウンタ19がf1
の周波数を持つシステム・クロックで動作するので、
(D)点の直前でのカウンタ19の出力値S3とPCR
の値P3には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じ、加算器21の出力値
はΔK3となる。
波数をfMとする。期間T1では、カウンタ19がf1
の周波数を持つシステム・クロックで動作するので、
(D)点の直前でのカウンタ19の出力値S3とPCR
の値P3には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じ、加算器21の出力値
はΔK3となる。
【0164】ここで、期間T1の時間間隔をt1とする
と、P3、S3、ΔK3は、以下の式(5−2)、(5
−3)、(5−4)のように表すことができる。
と、P3、S3、ΔK3は、以下の式(5−2)、(5
−3)、(5−4)のように表すことができる。
【0165】 P3=fM×t1+P1 …(5−2) S3=f1×t1+P1 …(5−3) ΔK3=P3−S3 =(fM×t1+P1)−(f1×t1+P1) =(fM−t1)×t1 …(5−4) 式(5−4)で示されるΔK3の値は整数であるので、
t1の値が小さすぎると、fM−f1で表される送受の
システム・クロックの周波数の差があったとしても、−
1<ΔK3<1ならば、小数点以下は切り捨てられてΔ
K3=0となる。これでは、2回ロードするようにして
も、送受のシステム・クロックの差を取り除くことがで
きない。
t1の値が小さすぎると、fM−f1で表される送受の
システム・クロックの周波数の差があったとしても、−
1<ΔK3<1ならば、小数点以下は切り捨てられてΔ
K3=0となる。これでは、2回ロードするようにして
も、送受のシステム・クロックの差を取り除くことがで
きない。
【0166】そこで、送受のシステム・クロックの差が
ある程度以上ある場合には、ΔK3の値が、ΔK3≧1
またはΔK3≦−1となるようにt1を設定する必要が
ある。このt1のしきい値がマスタータイミング信号を
マスクしている期間TLであり、この期間TLを越えた
とき初めて差分を取ると、送受のシステム・クロックの
周波数の差がある程度以上あればΔK3≠0となる。
ある程度以上ある場合には、ΔK3の値が、ΔK3≧1
またはΔK3≦−1となるようにt1を設定する必要が
ある。このt1のしきい値がマスタータイミング信号を
マスクしている期間TLであり、この期間TLを越えた
とき初めて差分を取ると、送受のシステム・クロックの
周波数の差がある程度以上あればΔK3≠0となる。
【0167】このΔK3は、期間T1において、送受の
システム・クロックの周波数差に起因した値となってい
る。そのため、このΔK3をローパスフィルタ22を通
してVCXO23を制御すれば、VCXO23から得ら
れるシステム・クロックの周波数を、送信側のシステム
・クロックの周波数fMに近い値にすることができる。
システム・クロックの周波数差に起因した値となってい
る。そのため、このΔK3をローパスフィルタ22を通
してVCXO23を制御すれば、VCXO23から得ら
れるシステム・クロックの周波数を、送信側のシステム
・クロックの周波数fMに近い値にすることができる。
【0168】この後、(D)点の直後において、PCR
の値P3をカウンタ19にロードすると、この時点で送
受のずれをなくすことができる。よって、(D)点の直
後の時点で、送受のシステム・クロックの周波数及び位
相は、非常に近い値となっているので、この後、受信側
のシステム・クロックの周波数及び位相がロックするの
に時間はかからない。
の値P3をカウンタ19にロードすると、この時点で送
受のずれをなくすことができる。よって、(D)点の直
後の時点で、送受のシステム・クロックの周波数及び位
相は、非常に近い値となっているので、この後、受信側
のシステム・クロックの周波数及び位相がロックするの
に時間はかからない。
【0169】したがって、上記実施例の構成によれば、
PCRの値を2回連続でカウンタにロードする際に、1
回目のロード時点から2回目のロード時点までを一定期
間以上取ることにより、2回目のロード時に、確実に送
受のシステム・クロックの周波数差を検出することがで
きる。その送受のシステム・クロックの周波数差の値で
VCXO23を制御することができるので、2回目のロ
ードで、送受のシステム・クロックの周波数及び位相を
ほぼ一致させることができ、受信側のシステム・クロッ
クの周波数及び位相をロックする時間を短縮できる。 [実施例6]図15はこの発明に係るPLL回路の第6
の実施例の構成を示すものである。但し、図15におい
て図3及び図11と同一部分には同一符号を付して示
し、ここでは異なる部分について説明する。
PCRの値を2回連続でカウンタにロードする際に、1
回目のロード時点から2回目のロード時点までを一定期
間以上取ることにより、2回目のロード時に、確実に送
受のシステム・クロックの周波数差を検出することがで
きる。その送受のシステム・クロックの周波数差の値で
VCXO23を制御することができるので、2回目のロ
ードで、送受のシステム・クロックの周波数及び位相を
ほぼ一致させることができ、受信側のシステム・クロッ
クの周波数及び位相をロックする時間を短縮できる。 [実施例6]図15はこの発明に係るPLL回路の第6
の実施例の構成を示すものである。但し、図15におい
て図3及び図11と同一部分には同一符号を付して示
し、ここでは異なる部分について説明する。
【0170】この実施例は、第2の実施例と第5の実施
例を組み合わせたものであり、PCRの値を2回連続で
ロードし、1回目のロードから2回目のロードまで一定
期間PCRをとばす手段と、PCRの値とカウンタ値の
差分値を補正し正規化する手段を備えたものである。
例を組み合わせたものであり、PCRの値を2回連続で
ロードし、1回目のロードから2回目のロードまで一定
期間PCRをとばす手段と、PCRの値とカウンタ値の
差分値を補正し正規化する手段を備えたものである。
【0171】すなわち、タイミング信号発生部16は、
マスタータイミング信号、第1及び第2のロードタイミ
ング信号、補正タイミング信号を生成する。マスタータ
イミング信号は、マスク信号発生部33と第1のマスク
回路34に入力され、第1のロードタイミング信号は第
1のロード制御信号発生部183に入力され、第2のロ
ードタイミング信号は第2のマスク回路35に入力さ
れ、補正タイミング信号は第3のマスク回路36に入力
される。
マスタータイミング信号、第1及び第2のロードタイミ
ング信号、補正タイミング信号を生成する。マスタータ
イミング信号は、マスク信号発生部33と第1のマスク
回路34に入力され、第1のロードタイミング信号は第
1のロード制御信号発生部183に入力され、第2のロ
ードタイミング信号は第2のマスク回路35に入力さ
れ、補正タイミング信号は第3のマスク回路36に入力
される。
【0172】マスク信号発生部33では、マスタータイ
ミング信号とロード制御回路18のAND回路181の
出力信号とからマスク信号を生成する。このマスク信号
は第1乃至第3のマスク回路34〜36に入力される。
ミング信号とロード制御回路18のAND回路181の
出力信号とからマスク信号を生成する。このマスク信号
は第1乃至第3のマスク回路34〜36に入力される。
【0173】第1のマスク回路34はマスク信号に従っ
てマスタータイミング信号をマスク処理する。第2のマ
スク回路35はマスク信号に従って第2のロードタイミ
ング信号をマスク処理する。第3のマスク回路36はマ
スク信号に従って補正タイミング信号をマスク処理す
る。
てマスタータイミング信号をマスク処理する。第2のマ
スク回路35はマスク信号に従って第2のロードタイミ
ング信号をマスク処理する。第3のマスク回路36はマ
スク信号に従って補正タイミング信号をマスク処理す
る。
【0174】一方、加算器21から出力されるPCR値
とカウント値の差分値は、補正回路31に入力される。
補正回路31は、マスク後の補正タイミング信号に従っ
て、加算器21の出力である差分値に、PCRの挿入間
隔を反映した補正を施し、差分値を正規化している。マ
スク後の補正タイミング信号は、PCR値とカウント値
の差分を取るタイミングに同期してパルスを立ててい
る。よって、補正回路31において、マスク後の補正タ
イミング信号のパルスの間隔を測定することにより、P
CRの挿入間隔を求めることができ、このPCRの挿入
間隔の値に応じて、加算器21の出力である差分値に対
して補正を施すことができる。
とカウント値の差分値は、補正回路31に入力される。
補正回路31は、マスク後の補正タイミング信号に従っ
て、加算器21の出力である差分値に、PCRの挿入間
隔を反映した補正を施し、差分値を正規化している。マ
スク後の補正タイミング信号は、PCR値とカウント値
の差分を取るタイミングに同期してパルスを立ててい
る。よって、補正回路31において、マスク後の補正タ
イミング信号のパルスの間隔を測定することにより、P
CRの挿入間隔を求めることができ、このPCRの挿入
間隔の値に応じて、加算器21の出力である差分値に対
して補正を施すことができる。
【0175】上記構成において、以下、図16に示すタ
イム・チャートを参照してその動作を説明する。
イム・チャートを参照してその動作を説明する。
【0176】図14(a)は、端子11から入力される
トランスポート・ストリームを示している。このスラン
スポート・ストリームには、P1、P2、P3、P4の
位置にユーザが選択した番組のPCRが挿入されてい
る。
トランスポート・ストリームを示している。このスラン
スポート・ストリームには、P1、P2、P3、P4の
位置にユーザが選択した番組のPCRが挿入されてい
る。
【0177】このトランスポート・ストリームはPCR
抽出部14に入力され、ここで図14(b)に示すPC
Rフィールド検出信号が生成される。このPCRフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にPCRが
挿入されているかを示しており、PCRが挿入されてい
る期間、すなわち図14(a)に示すトランスポート・
ストリームのP1、P2、P3、P4の期間でローレベ
ルとなっている。このPCRフィールド検出信号はタイ
ミング信号発生部16に入力される。
抽出部14に入力され、ここで図14(b)に示すPC
Rフィールド検出信号が生成される。このPCRフィー
ルド検出信号は、トランスポート・ストリームに同期
し、トランスポート・ストリームのどの部分にPCRが
挿入されているかを示しており、PCRが挿入されてい
る期間、すなわち図14(a)に示すトランスポート・
ストリームのP1、P2、P3、P4の期間でローレベ
ルとなっている。このPCRフィールド検出信号はタイ
ミング信号発生部16に入力される。
【0178】また、PCR抽出部14では、図16
(c)に示すように、図16(a)のトランスポート・
ストリームに挿入されているユーザの選択した番組のP
CRであるP1、P2、P3、P4を抜き出している。
抽出されたPCRはラッチ回路17及びカウンタ19に
入力される。
(c)に示すように、図16(a)のトランスポート・
ストリームに挿入されているユーザの選択した番組のP
CRであるP1、P2、P3、P4を抜き出している。
抽出されたPCRはラッチ回路17及びカウンタ19に
入力される。
【0179】タイミング信号発生部16では、図16
(b)に示したPCRフィールド検出信号を元に、図1
6(d)に示すマスタータイミング信号を発生する。こ
のマスタータイミング信号は、例えばAND回路で構成
されるマスク回路34において、マスク信号発生部33
から出力されるマスク信号(図16(e))と論理積を
取られ、期間TLの間だけ、強制的にローレベルに落と
され、マスクされることになる。TLの期間マスクされ
た結果として、マスタータイミング信号は、図16
(f)に示すようになる。
(b)に示したPCRフィールド検出信号を元に、図1
6(d)に示すマスタータイミング信号を発生する。こ
のマスタータイミング信号は、例えばAND回路で構成
されるマスク回路34において、マスク信号発生部33
から出力されるマスク信号(図16(e))と論理積を
取られ、期間TLの間だけ、強制的にローレベルに落と
され、マスクされることになる。TLの期間マスクされ
た結果として、マスタータイミング信号は、図16
(f)に示すようになる。
【0180】図16(c)に示したPCR抽出部14の
出力であるPCRは、ラッチ回路17において、図16
(f)に示したマスク後のマスタータイミング信号によ
ってラッチされ、その出力は、図16(g)に示すよう
になり、加算器21に出力される。
出力であるPCRは、ラッチ回路17において、図16
(f)に示したマスク後のマスタータイミング信号によ
ってラッチされ、その出力は、図16(g)に示すよう
になり、加算器21に出力される。
【0181】ここで、ロード制御回路18において、A
ND回路181の出力信号が図16(h)に示すタイミ
ング(A)でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ186に入力され
る。
ND回路181の出力信号が図16(h)に示すタイミ
ング(A)でローレベルのパルスを発生したとする。こ
のパルスは、番組が切り換わったか、電源がオンされた
か、もしくは、タイムベースが切り換わったかを示して
おり、ロード制御信号発生用カウンタ186に入力され
る。
【0182】ロード制御信号発生用カウンタ186に
は、マスク後のマスタータイミング信号がクロックとし
て入力され、AND回路181の出力信号がリセット信
号として入力される。すなわち、このカウンタ186
は、AND回路181の出力信号がローレベルに落ちた
ときにリセットがかかり、その後リセットが解除される
と、クロック入力となっているマスタータイミング信号
の立ち上がりに対応して順次カウントアップしていく。
よって、ロード制御信号発生用カウンタ186の出力は
図16(i)に示すようになる。このカウンタ186の
出力は、第1のロード制御信号発生部183と、第2の
ロード制御信号発生部184に入力される。
は、マスク後のマスタータイミング信号がクロックとし
て入力され、AND回路181の出力信号がリセット信
号として入力される。すなわち、このカウンタ186
は、AND回路181の出力信号がローレベルに落ちた
ときにリセットがかかり、その後リセットが解除される
と、クロック入力となっているマスタータイミング信号
の立ち上がりに対応して順次カウントアップしていく。
よって、ロード制御信号発生用カウンタ186の出力は
図16(i)に示すようになる。このカウンタ186の
出力は、第1のロード制御信号発生部183と、第2の
ロード制御信号発生部184に入力される。
【0183】第1のロード制御信号発生部183には、
図16(j)に示す第1のロードタイミング信号と図1
6(i)に示すロード制御信号発生用カウンタ186の
出力信号が入力される。
図16(j)に示す第1のロードタイミング信号と図1
6(i)に示すロード制御信号発生用カウンタ186の
出力信号が入力される。
【0184】図16(j)に示した第1のロードタイミ
ング信号は、タイミング信号発生部16で図16(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとしている。第1のロード制御信号発生部1
83では図16(k)に示した信号を出力するが、この
信号は、ロード制御信号発生用カウンタ186の出力信
号が0の期間のみ第1のロードタイミング信号をスルー
した信号となっており、他の値の期間では、ハイレベル
となっている。
ング信号は、タイミング信号発生部16で図16(b)
のPCRフィールド検出信号を元に作られており、ロー
レベルの期間でPCRの値をカウンタ19にロードする
タイミングとしている。第1のロード制御信号発生部1
83では図16(k)に示した信号を出力するが、この
信号は、ロード制御信号発生用カウンタ186の出力信
号が0の期間のみ第1のロードタイミング信号をスルー
した信号となっており、他の値の期間では、ハイレベル
となっている。
【0185】また、第2のロード制御信号発生部184
には、図16(l)に示すマスク後の第2のロードタイ
ミング信号と図16(i)に示すロード制御信号発生用
カウンタ186の出力信号が入力される。
には、図16(l)に示すマスク後の第2のロードタイ
ミング信号と図16(i)に示すロード制御信号発生用
カウンタ186の出力信号が入力される。
【0186】図16(l)に示した第2のロードタイミ
ング信号は、タイミング信号発生部16で図16(b)
のPCRフィールド検出信号を元に作られた信号に対し
て、マスク回路35にてマスク信号でマスクされた信号
であり、TLの期間のみ強制的にハイレベルになってい
る。また、この第2のロードタイミング信号は、ローレ
ベルの期間でPCRの値をカウンタ19にロードするタ
イミングとなっている。
ング信号は、タイミング信号発生部16で図16(b)
のPCRフィールド検出信号を元に作られた信号に対し
て、マスク回路35にてマスク信号でマスクされた信号
であり、TLの期間のみ強制的にハイレベルになってい
る。また、この第2のロードタイミング信号は、ローレ
ベルの期間でPCRの値をカウンタ19にロードするタ
イミングとなっている。
【0187】このため、第2のロード制御信号発生部1
84では、図16(m)に示した信号を出力するが、こ
の信号はロード制御信号発生用カウンタ186の出力信
号が1の期間のみ第2のロードタイミング信号をスルー
した信号となっており、他の値の期間ではハイレベルと
なっている。
84では、図16(m)に示した信号を出力するが、こ
の信号はロード制御信号発生用カウンタ186の出力信
号が1の期間のみ第2のロードタイミング信号をスルー
した信号となっており、他の値の期間ではハイレベルと
なっている。
【0188】図16(k)の第1のロード制御信号と図
16(m)の第2のロード制御信号は、AND回路18
5に入力され、その論理積演算により図16(n)に示
すロード制御信号が得られる。このロード制御信号は、
カウンタ19のロードを制御しており、ロード制御信号
がローレベルのとき、カウンタ19へのロードが許可さ
れる。
16(m)の第2のロード制御信号は、AND回路18
5に入力され、その論理積演算により図16(n)に示
すロード制御信号が得られる。このロード制御信号は、
カウンタ19のロードを制御しており、ロード制御信号
がローレベルのとき、カウンタ19へのロードが許可さ
れる。
【0189】図16の例では、(B)点、(D)点の直
前でロード制御信号がローレベルとなっている。一方、
この期間の図16(c)のPCR抽出部14の出力は、
(B)点でP1、(D)点でP3となっており、この値
がカウンタ19にロードされることになる。
前でロード制御信号がローレベルとなっている。一方、
この期間の図16(c)のPCR抽出部14の出力は、
(B)点でP1、(D)点でP3となっており、この値
がカウンタ19にロードされることになる。
【0190】ここで、(B)点でのロードが第1回目の
ロードとなり、この後、一定期間TL以上離れて送信さ
れてきたPCRを第2回目にロードすることになる。図
16においては、一定期間TL以上離れて初めて送信さ
れたきたPCRの値は、P3であり、このP3が(D)
点直前でロードされることになる。
ロードとなり、この後、一定期間TL以上離れて送信さ
れてきたPCRを第2回目にロードすることになる。図
16においては、一定期間TL以上離れて初めて送信さ
れたきたPCRの値は、P3であり、このP3が(D)
点直前でロードされることになる。
【0191】カウンタ19にロードされたP1、P3の
値は、図16(o)に示すように、カウンタ19の出力
値として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS3を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P3を出力し、以
後順次カウントアップしていく。
値は、図16(o)に示すように、カウンタ19の出力
値として(B)点の直後及び(D)点の直後に出力され
る。すなわち、カウンタ19は、(B)点の直後にロー
ドされたPCRの値P1を出力した後、(D)点の直前
でS3を出力するまで順次カウントアップし、(D)点
の直後で再びロードされたPCRの値P3を出力し、以
後順次カウントアップしていく。
【0192】図16(o)に示したカウンタ19の出力
値は、ラッチ回路20においてマスク後のマスタータイ
ミング信号(図16(f))によってラッチされ、図1
6(p)に示す信号となり、加算器21に入力される。
値は、ラッチ回路20においてマスク後のマスタータイ
ミング信号(図16(f))によってラッチされ、図1
6(p)に示す信号となり、加算器21に入力される。
【0193】この加算器21では、図16(g)に示し
たラッチ回路17の出力と図16(p)に示したラッチ
回路20の出力との差を取る。期間T1では、PCRの
値がカウンタ19にロードされた直後であるため、ラッ
チ回路17の出力値(図16(g))とラッチ回路20
の出力値(図16(p))はどちらもP1で同じであ
り、加算器21の出力(図16(q))は、以下の式
(6−1)のように0となる。
たラッチ回路17の出力と図16(p)に示したラッチ
回路20の出力との差を取る。期間T1では、PCRの
値がカウンタ19にロードされた直後であるため、ラッ
チ回路17の出力値(図16(g))とラッチ回路20
の出力値(図16(p))はどちらもP1で同じであ
り、加算器21の出力(図16(q))は、以下の式
(6−1)のように0となる。
【0194】 ΔK1=P1−P1=0 …(6−1) この後、加算器21の出力値ΔK1=0は、補正回路3
1において補正係数をかけられても0となる。補正回路
31の出力ΔM2=0は、ローパスフィルタ22を通
り、VCXO23を制御する。期間T1において、VC
XO23は、補正回路31の出力値0をローパスフィル
タ22を通した値に対応する周波数f1を持つシステム
・クロックを出力する。
1において補正係数をかけられても0となる。補正回路
31の出力ΔM2=0は、ローパスフィルタ22を通
り、VCXO23を制御する。期間T1において、VC
XO23は、補正回路31の出力値0をローパスフィル
タ22を通した値に対応する周波数f1を持つシステム
・クロックを出力する。
【0195】ここで、送信側のシステム・クロックの周
波数をfMとする。期間T1では、f1の周波数を持つ
システム・クロックでカウンタ19は動作するので、
(D)点の直前でのカウンタ19の出力値S3とPCR
の値P3には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じることになる。これを
式で表すと、期間T1の時間間隔をt1とすれば、以下
の式(6−2)、(6−3)のようになる。
波数をfMとする。期間T1では、f1の周波数を持つ
システム・クロックでカウンタ19は動作するので、
(D)点の直前でのカウンタ19の出力値S3とPCR
の値P3には、送受のシステム・クロックの周波数f
M、f1の差に相当する差が生じることになる。これを
式で表すと、期間T1の時間間隔をt1とすれば、以下
の式(6−2)、(6−3)のようになる。
【0196】 P3=fM×t1+P1 …(6−2) S3=f1×t1+P1 …(6−3) これにより、期間T2における加算器19の出力値ΔK
3は、式(6−4)のよになる。
3は、式(6−4)のよになる。
【0197】 ΔK3=P3−S3 =(fM×t1+P1)−(f1×t1+P1) =(fM−t1)×t1 …(6−4) 上記の式(6−4)で示されるΔK3の値は整数である
ので、t1の値が小さすぎると、fM−f1で表される
送受のシステム・クロックの周波数の差があったとして
も、−1<ΔK3<1ならば、小数点以下は切り捨てら
れてΔK3=0となる。これでは、2回ロードするよう
にしても、送受のシステム・クロックの差を取り除くこ
とができない。
ので、t1の値が小さすぎると、fM−f1で表される
送受のシステム・クロックの周波数の差があったとして
も、−1<ΔK3<1ならば、小数点以下は切り捨てら
れてΔK3=0となる。これでは、2回ロードするよう
にしても、送受のシステム・クロックの差を取り除くこ
とができない。
【0198】そこで、送受のシステム・クロックの差が
ある程度以上ある場合には、ΔK3の値が、ΔK3≧1
またはΔK3≦−1となるようにt1を設定する必要が
ある。このt1のしきい値がマスタータイミング信号を
マスクしている期間TLであり、この期間TLを越えた
とき初めて差分を取ると、送受のシステム・クロックの
周波数の差がある程度以上あればΔK3≠0となる。
ある程度以上ある場合には、ΔK3の値が、ΔK3≧1
またはΔK3≦−1となるようにt1を設定する必要が
ある。このt1のしきい値がマスタータイミング信号を
マスクしている期間TLであり、この期間TLを越えた
とき初めて差分を取ると、送受のシステム・クロックの
周波数の差がある程度以上あればΔK3≠0となる。
【0199】このΔK3は、期間T1において、送受の
システム・クロックの周波数差に起因した値となってい
る。また、加算器21の出力値ΔK3には、送受のシス
テム・クロックの周波数差である(fM−f1)の要素
の他に、PCRの挿入間隔であるt1という時間要素が
絡んでくる。
システム・クロックの周波数差に起因した値となってい
る。また、加算器21の出力値ΔK3には、送受のシス
テム・クロックの周波数差である(fM−f1)の要素
の他に、PCRの挿入間隔であるt1という時間要素が
絡んでくる。
【0200】そこで、補正回路31において、PCRの
挿入間隔を計算し、その逆数を補正係数として、加算器
21の出力値ΔK3にかけることにより、PCRの挿入
間隔の要素を取り除き、加算器19の出力値を正規化す
る。補正回路31の出力を図16(r)に示す。また、
正規化された補正回路31の出力値ΔM3を式(6−
5)に示す。
挿入間隔を計算し、その逆数を補正係数として、加算器
21の出力値ΔK3にかけることにより、PCRの挿入
間隔の要素を取り除き、加算器19の出力値を正規化す
る。補正回路31の出力を図16(r)に示す。また、
正規化された補正回路31の出力値ΔM3を式(6−
5)に示す。
【0201】 ΔM3=ΔK3×(1/t1) =(fM−f1)×t1×(1/t1) =fM−f1 …(6−5) 以上のように求められた補正回路31の出力値ΔK3
は、送受のシステム・クロックの周波数のみに依存した
値となる。このため、補正回路31の出力値ΔM3をロ
ーパスフィルタ22を通した値でVCXO23を制御す
ると、(D)点直後の時点で、送受のシステム・クロッ
クの周波数を一致させることができる。
は、送受のシステム・クロックの周波数のみに依存した
値となる。このため、補正回路31の出力値ΔM3をロ
ーパスフィルタ22を通した値でVCXO23を制御す
ると、(D)点直後の時点で、送受のシステム・クロッ
クの周波数を一致させることができる。
【0202】このように(D)点直後で送受のシステム
・クロックを一致させた後、PCRの値P3をカウンタ
19にロードすれば、PCRの値のカウンタの値の差分
が0になり、位相差も同時に除去することができる。よ
って、(D)点直後の時点で、送受のシステム・クロッ
クの周波数及び位相を一致させることができる。
・クロックを一致させた後、PCRの値P3をカウンタ
19にロードすれば、PCRの値のカウンタの値の差分
が0になり、位相差も同時に除去することができる。よ
って、(D)点直後の時点で、送受のシステム・クロッ
クの周波数及び位相を一致させることができる。
【0203】また、前述したように、補正回路31にお
いて、PCRの値とカウンタ出力値との差分値である加
算器21の出力値を正規化し、送受のシステム・クロッ
クの周波数差のみに依存する値としているため、VCX
O23に対して、常に正確な制御を行えるようになる。
いて、PCRの値とカウンタ出力値との差分値である加
算器21の出力値を正規化し、送受のシステム・クロッ
クの周波数差のみに依存する値としているため、VCX
O23に対して、常に正確な制御を行えるようになる。
【0204】したがって、上記実施例の構成によれば、
PCRの値を2回連続でカウンタにロードする際に、1
回目のロード時点から2回目のロード時点までを一定期
間以上取ることにより、2回ロード時に確実に送受のシ
ステム・クロックの周波数差を検出することができる。
PCRの値を2回連続でカウンタにロードする際に、1
回目のロード時点から2回目のロード時点までを一定期
間以上取ることにより、2回ロード時に確実に送受のシ
ステム・クロックの周波数差を検出することができる。
【0205】また、その送受のシステム・クロックの周
波数差の値でVCXO23を制御することができるの
で、2回目のロードで送受のシステム・クロックの周波
数及び位相をほぼ一致させることができ、受信側のシス
テム・クロックの周波数及び位相をロックする時間を短
縮できる。
波数差の値でVCXO23を制御することができるの
で、2回目のロードで送受のシステム・クロックの周波
数及び位相をほぼ一致させることができ、受信側のシス
テム・クロックの周波数及び位相をロックする時間を短
縮できる。
【0206】さらに、PCRの値とカウンタ出力値との
差分値にPCRの挿入間隔に応じて補正を施しているの
で、VCXO23に対して正確な制御を行うことができ
る。
差分値にPCRの挿入間隔に応じて補正を施しているの
で、VCXO23に対して正確な制御を行うことができ
る。
【0207】尚、上記の第6の実施例は、第2の実施例
と第5の実施例を組み合わせたものであるが、補正回路
の構成を第3の実施例で説明した構成に置き換えて、第
3の実施例と第5の実施例を組み合わせた実施例を構成
することもできる。 [実施例7]図17はこの発明に係るPLL回路の第7
の実施例の構成を示すものである。この実施例は、前述
した第1の実施例から第6の実施例までの手法をCPU
を用いてソフト処理を行うようにしたものである。
と第5の実施例を組み合わせたものであるが、補正回路
の構成を第3の実施例で説明した構成に置き換えて、第
3の実施例と第5の実施例を組み合わせた実施例を構成
することもできる。 [実施例7]図17はこの発明に係るPLL回路の第7
の実施例の構成を示すものである。この実施例は、前述
した第1の実施例から第6の実施例までの手法をCPU
を用いてソフト処理を行うようにしたものである。
【0208】図17において、端子41から入力される
トランスポート・ストリームは、PCR抽出部45に入
力される。端子42から入力される番組選択信号は、P
CR抽出部45と番組切換信号発生部46に入力され
る。番組選択信号はユーザが選択した番組を示す信号で
あり、番組切換信号発生部46において、番組の切り換
わり目でパルスを発する番組切換信号に変換される。
トランスポート・ストリームは、PCR抽出部45に入
力される。端子42から入力される番組選択信号は、P
CR抽出部45と番組切換信号発生部46に入力され
る。番組選択信号はユーザが選択した番組を示す信号で
あり、番組切換信号発生部46において、番組の切り換
わり目でパルスを発する番組切換信号に変換される。
【0209】PCR抽出部45は、端子41から入力さ
れたトランスポート・ストリームより番組選択信号に従
って選択された番組のPCRを抜き出し、CPU50及
びカウンタ47に出力する。また、同時に、選択された
番組のPCRがトランスポート・ストリームのどの部分
に挿入されているかを示すPCRフィールド検出信号を
生成してCPU50に出力し、タイムベースが切り換わ
ったことを示すタイムベース切換信号を生成してAND
回路49に出力している。このPCR抽出部45の内部
構成は、図20に示した従来のPLL回路のPCR抽出
部14と同様の構成となっている。
れたトランスポート・ストリームより番組選択信号に従
って選択された番組のPCRを抜き出し、CPU50及
びカウンタ47に出力する。また、同時に、選択された
番組のPCRがトランスポート・ストリームのどの部分
に挿入されているかを示すPCRフィールド検出信号を
生成してCPU50に出力し、タイムベースが切り換わ
ったことを示すタイムベース切換信号を生成してAND
回路49に出力している。このPCR抽出部45の内部
構成は、図20に示した従来のPLL回路のPCR抽出
部14と同様の構成となっている。
【0210】PCR抽出部45から出力されるタイムベ
ース切換信号と、番組切換信号発生部46から出力され
る番組切換信号と、端子43から入力されるパワー・オ
ン・リセット信号は、AND回路49に入力される。こ
のAND回路49は、タイムベース切換信号、番組切換
信号、パワー・オン・リセット信号の論理積をとるもの
である。このAND回路49の出力信号は、番組が切り
換わったか、タイムベースが切り換わったか、電源がO
Nされたかのいずれかを示すものであり、CPU50に
入力される。
ース切換信号と、番組切換信号発生部46から出力され
る番組切換信号と、端子43から入力されるパワー・オ
ン・リセット信号は、AND回路49に入力される。こ
のAND回路49は、タイムベース切換信号、番組切換
信号、パワー・オン・リセット信号の論理積をとるもの
である。このAND回路49の出力信号は、番組が切り
換わったか、タイムベースが切り換わったか、電源がO
Nされたかのいずれかを示すものであり、CPU50に
入力される。
【0211】カウンタ47は、CPU50から出力され
るロード制御信号に従ってPCR抽出部45から出力さ
れるPCRをロードし、VCXO48から出力されるシ
ステム・クロックによりカウントアップし、そのカウン
ト値をCPU50に出力する。
るロード制御信号に従ってPCR抽出部45から出力さ
れるPCRをロードし、VCXO48から出力されるシ
ステム・クロックによりカウントアップし、そのカウン
ト値をCPU50に出力する。
【0212】CPU50は、PCRフィールド検出信
号、PCR、カウンタ47の出力値、AND回路49の
出力値をそれぞれ取り込んで、VCXO48の電圧制御
信号、カウンタ47のロード制御信号を生成する。VC
XO48は、CPU50から出力される電圧制御信号に
応じた周波数のシステム・クロックを発生するもので、
このシステム・クロックはカウンタ47と端子44へ出
力される。端子44へ出力されたシステム・クロック
は、受信側の各種処理に用いられる。
号、PCR、カウンタ47の出力値、AND回路49の
出力値をそれぞれ取り込んで、VCXO48の電圧制御
信号、カウンタ47のロード制御信号を生成する。VC
XO48は、CPU50から出力される電圧制御信号に
応じた周波数のシステム・クロックを発生するもので、
このシステム・クロックはカウンタ47と端子44へ出
力される。端子44へ出力されたシステム・クロック
は、受信側の各種処理に用いられる。
【0213】CPU50では、第6の実施例で示したP
CRの値を2回連続でロードし、1回目のロードから2
回目のロードまで一定期間PCRをとばす手段と、PC
Rの値とカウンタ出力値との差分値を補正し正規化する
手段をソフト処理している。このCPU50で行ってい
るソフト処理に関して、図18のフローチャートを用い
て説明する。
CRの値を2回連続でロードし、1回目のロードから2
回目のロードまで一定期間PCRをとばす手段と、PC
Rの値とカウンタ出力値との差分値を補正し正規化する
手段をソフト処理している。このCPU50で行ってい
るソフト処理に関して、図18のフローチャートを用い
て説明する。
【0214】CPU50は、処理S1により、AND回
路49の出力から、番組が切り換わったか、タイムベー
スが切り換わったか、電源がONされたかのいずれかの
直後であることを検出すると、処理S2を実行して、P
CR抽出部45から出力されるPCRを取り込む。
路49の出力から、番組が切り換わったか、タイムベー
スが切り換わったか、電源がONされたかのいずれかの
直後であることを検出すると、処理S2を実行して、P
CR抽出部45から出力されるPCRを取り込む。
【0215】続いて、条件分岐S3において、AND回
路49の出力信号を取り込んで、番組が切り換わった
か、タイムベースが切り換わったか、電源がONされた
かのいずれであるかどうかを判定する。
路49の出力信号を取り込んで、番組が切り換わった
か、タイムベースが切り換わったか、電源がONされた
かのいずれであるかどうかを判定する。
【0216】まず、番組が切り換わったか、タイムベー
スが切り換わったか、電源がONされたかのいずれかの
直後では、PCRを取り込んでいるので、条件分岐S3
の判定結果(YES)に従って処理S4を実行する。処
理S4では、PCRをカウンタ47にロードするよう
に、カウンタ47へロード動作を許可する命令(ロード
制御信号)を与える。これが、第1回目のPCRのカウ
ンタ47へのロードとなる。
スが切り換わったか、電源がONされたかのいずれかの
直後では、PCRを取り込んでいるので、条件分岐S3
の判定結果(YES)に従って処理S4を実行する。処
理S4では、PCRをカウンタ47にロードするよう
に、カウンタ47へロード動作を許可する命令(ロード
制御信号)を与える。これが、第1回目のPCRのカウ
ンタ47へのロードとなる。
【0217】PCRをカウンタ47へロードした後、条
件分岐S5を行う。条件分岐S5では、番組が切り換わ
ったか、タイムベースが切り換わったか、電源がONさ
れたかのいずれかの直後に、1番最初に伝送されてきた
PCR値とカウンタ出力値との差分を取ったか否かを判
定する。
件分岐S5を行う。条件分岐S5では、番組が切り換わ
ったか、タイムベースが切り換わったか、電源がONさ
れたかのいずれかの直後に、1番最初に伝送されてきた
PCR値とカウンタ出力値との差分を取ったか否かを判
定する。
【0218】第1回目のPCRのカウンタ47へのロー
ドを行った直後は、条件分岐S5の判定結果はNOであ
るから、処理S7を実行する。処理S7は、PCR抽出
部45から出力されるPCRフィールド検出信号に従っ
て、PCR値とカウンタ47の出力値との差分を取る。
ドを行った直後は、条件分岐S5の判定結果はNOであ
るから、処理S7を実行する。処理S7は、PCR抽出
部45から出力されるPCRフィールド検出信号に従っ
て、PCR値とカウンタ47の出力値との差分を取る。
【0219】PCR値とカウンタ47の差分値は、処理
S8において、正規化処理される。ここで、正規化処理
とは、PCR値とカウンタ47の出力値との差分値に対
して、PCRの挿入間隔に応じて補正を施す処理であ
る。
S8において、正規化処理される。ここで、正規化処理
とは、PCR値とカウンタ47の出力値との差分値に対
して、PCRの挿入間隔に応じて補正を施す処理であ
る。
【0220】正規化されたPCR値とカウンタ47の出
力値との差分値は、処理S9において、ローパスフィル
タをかけられる。正規化され、ローパスフィルタをかけ
られたPCR値とカウンタ47の出力値との差分値は、
条件分岐S10において、番組が切り換わったか、タイ
ムベースが切り換わったか、電源がONされたかのいず
れかの直後に、2回目のPCR値とカウンタ47の出力
値との差分を取ったか否かを判定する。
力値との差分値は、処理S9において、ローパスフィル
タをかけられる。正規化され、ローパスフィルタをかけ
られたPCR値とカウンタ47の出力値との差分値は、
条件分岐S10において、番組が切り換わったか、タイ
ムベースが切り換わったか、電源がONされたかのいず
れかの直後に、2回目のPCR値とカウンタ47の出力
値との差分を取ったか否かを判定する。
【0221】第1回目のPCRのカウンタ47へのロー
ドを行い、その後、PCR値とカウンタ47の出力値と
の差分を取っただけなので、この場合は、条件分岐S1
0の判定はNOとなり、処理S12を実行する。処理S
12では、ローパスフィルタの出力値をVCXO48へ
出力し、VCXO48を電圧制御する。
ドを行い、その後、PCR値とカウンタ47の出力値と
の差分を取っただけなので、この場合は、条件分岐S1
0の判定はNOとなり、処理S12を実行する。処理S
12では、ローパスフィルタの出力値をVCXO48へ
出力し、VCXO48を電圧制御する。
【0222】ローパスフィルタの出力値を出力した後、
処理S2に戻って2回目のPCRの取り込みを行い、そ
の後、条件分岐S3の判定を行う。この場合、番組が切
り換わったか、タイムベースが切り換わったか、電源が
ONされたかのいずれかの直後ではないので、判定はN
Oとなり、条件分岐S5を行う。
処理S2に戻って2回目のPCRの取り込みを行い、そ
の後、条件分岐S3の判定を行う。この場合、番組が切
り換わったか、タイムベースが切り換わったか、電源が
ONされたかのいずれかの直後ではないので、判定はN
Oとなり、条件分岐S5を行う。
【0223】2回目のPCRの取り込み後は、番組が切
り換わったか、タイムベースが切り換わったか、電源が
ONされたかのいずれかの直後に、1番最初に伝送され
てきたPCR値とカウンタ47の出力値との差分を取っ
ているので、条件分岐S5の判定はYESとなり、処理
S6を実行する。
り換わったか、タイムベースが切り換わったか、電源が
ONされたかのいずれかの直後に、1番最初に伝送され
てきたPCR値とカウンタ47の出力値との差分を取っ
ているので、条件分岐S5の判定はYESとなり、処理
S6を実行する。
【0224】ここで、1回目のロードを行ってから2回
目のロードを行うまでの期間をT1とし、1回目のロー
ドを行ってから2回目のロードを行うまでのPCRをと
ばす期間のしきい値をTLとする。処理S6では、T1
≧TLとなるまで、伝送されてくるPCRをとばし、T
1≧TLの条件を満たしたときに、処理S7において、
番組が切り換わったか、タイムベースが切り換わった
か、電源がONされたかのいずれかの直後、2回目のP
CR値とカウンタ47の出力値との差分を取る。
目のロードを行うまでの期間をT1とし、1回目のロー
ドを行ってから2回目のロードを行うまでのPCRをと
ばす期間のしきい値をTLとする。処理S6では、T1
≧TLとなるまで、伝送されてくるPCRをとばし、T
1≧TLの条件を満たしたときに、処理S7において、
番組が切り換わったか、タイムベースが切り換わった
か、電源がONされたかのいずれかの直後、2回目のP
CR値とカウンタ47の出力値との差分を取る。
【0225】この後、処理S8、処理S9と一連の処理
を行い、条件分岐S10の判定を行う。この場合、番組
が切り換わったか、タイムベースが切り換わったか、電
源がONされたかのいずれかの直後に、2回目のPCR
値とカウンタ47の出力値との差分を取っているので、
条件分岐S10の判定結果はYESとなり、処理S11
を実行する。
を行い、条件分岐S10の判定を行う。この場合、番組
が切り換わったか、タイムベースが切り換わったか、電
源がONされたかのいずれかの直後に、2回目のPCR
値とカウンタ47の出力値との差分を取っているので、
条件分岐S10の判定結果はYESとなり、処理S11
を実行する。
【0226】処理S11では、PCRをカウンタ47に
ロードするため、カウンタ47へロード動作を許可する
命令(ロード制御信号)を与える。これが、第2回目の
PCRのカウンタ47へのロードとなる。PCRをカウ
ンタ47へロードした後、処理S12において、ローパ
スフィルタの出力値をVCXO48へ出力する。
ロードするため、カウンタ47へロード動作を許可する
命令(ロード制御信号)を与える。これが、第2回目の
PCRのカウンタ47へのロードとなる。PCRをカウ
ンタ47へロードした後、処理S12において、ローパ
スフィルタの出力値をVCXO48へ出力する。
【0227】ローパスフィルタの出力値を出力した後、
処理S2に戻り、3回目のPCRの取り込みを行い、そ
の後、条件分岐S3の判定を行う。このとき、条件分岐
S3の判定結果はNOとなり、条件分岐S5の判定を行
う。この場合、条件分岐S5の判定結果はNOとなり、
この後、処理S7、処理S8、処理S9の一連の処理を
行って、条件分岐S10の判定を行う。この判定結果は
NOとなり、処理S12を実行する。
処理S2に戻り、3回目のPCRの取り込みを行い、そ
の後、条件分岐S3の判定を行う。このとき、条件分岐
S3の判定結果はNOとなり、条件分岐S5の判定を行
う。この場合、条件分岐S5の判定結果はNOとなり、
この後、処理S7、処理S8、処理S9の一連の処理を
行って、条件分岐S10の判定を行う。この判定結果は
NOとなり、処理S12を実行する。
【0228】3回目のPCR取り込み以降は、PCRを
取り込んで、PCR値とカウンタ47の出力値との差分
を取り、その差分に対して正規化処理を施し、ローパス
フィルタをかけたものをVCXO48へ出力するといっ
た、処理S2、処理S7、処理S8、処理S9、処理S
12の一連の処理を繰り返すことになる。
取り込んで、PCR値とカウンタ47の出力値との差分
を取り、その差分に対して正規化処理を施し、ローパス
フィルタをかけたものをVCXO48へ出力するといっ
た、処理S2、処理S7、処理S8、処理S9、処理S
12の一連の処理を繰り返すことになる。
【0229】したがって、上記実施例の構成によれば、
CPU50において以上説明したソフト処理を行うこと
により、第6の実施例と同様の動作を行うことができ
る。よって、第6の実施例と同様の効果、すなわち、受
信側のシステム・クロックの周波数及び位相のロックす
るまでの時間を短縮することができ、VCXOに対して
正確な制御を行えるようになる。
CPU50において以上説明したソフト処理を行うこと
により、第6の実施例と同様の動作を行うことができ
る。よって、第6の実施例と同様の効果、すなわち、受
信側のシステム・クロックの周波数及び位相のロックす
るまでの時間を短縮することができ、VCXOに対して
正確な制御を行えるようになる。
【0230】尚、第7の実施例において、CPU50の
ソフト処理は種々変形可能であり、第1乃至第5の実施
例と同様の動作を行わせることも可能である。
ソフト処理は種々変形可能であり、第1乃至第5の実施
例と同様の動作を行わせることも可能である。
【0231】また、以上の実施例では、MPEG2のシ
ステムを例に挙げて説明したが、これらの構成は、MP
EG2以外のディジタル伝送全般の技術にも適用でき
る。
ステムを例に挙げて説明したが、これらの構成は、MP
EG2以外のディジタル伝送全般の技術にも適用でき
る。
【0232】
【発明の効果】以上述べたようにこの発明によれば、受
信側のシステム・クロックの周波数及び位相のロックす
る時間を短縮すると共に、システム・クロックの周波数
を正確に制御することのできるPLL回路及び方式を提
供することができる。
信側のシステム・クロックの周波数及び位相のロックす
る時間を短縮すると共に、システム・クロックの周波数
を正確に制御することのできるPLL回路及び方式を提
供することができる。
【図面の簡単な説明】
【図1】 この発明に係るPLL回路の第1の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図2】 第1の実施例の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図3】 この発明に係るPLL回路の第2の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図4】 第2の実施例に用いられる補正回路の具体的
な構成を示すブロック回路図である。
な構成を示すブロック回路図である。
【図5】 図4に示す補正回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図6】 この発明に係るPLL回路の第3の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図7】 第3の実施例に用いられる補正回路の具体的
な構成を示すブロック回路図である。
な構成を示すブロック回路図である。
【図8】 図7に示す補正回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図9】 この発明に係るPLL回路の第4の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図10】 第4の実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図11】 この発明に係るPLL回路の第5の実施例
の構成を示すブロック回路図である。
の構成を示すブロック回路図である。
【図12】 第5の実施例に用いられるマスク信号発生
部の具体的な構成を示すブロック回路図である。
部の具体的な構成を示すブロック回路図である。
【図13】 図12に示すマスク信号発生部の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図14】 第5の実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図15】 この発明に係るPLL回路の第6の実施例
の構成を示すブロック回路図である。
の構成を示すブロック回路図である。
【図16】 第6の実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図17】 この発明に係るPLL回路(方式)の第7
の実施例の構成を示すブロック回路図である。
の実施例の構成を示すブロック回路図である。
【図18】 第7の実施例に用いられるCPUの処理動
作内容を示すフローチャートである。
作内容を示すフローチャートである。
【図19】 従来のMPEG2システムの受信装置に用
いられるPLL回路の構成を示すブロック回路図であ
る。
いられるPLL回路の構成を示すブロック回路図であ
る。
【図20】 図19に示すPLL回路に用いられるPC
R抽出部の具体的な構成を示すブロック回路図である。
R抽出部の具体的な構成を示すブロック回路図である。
【図21】 図19に示すPLL回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
11…トランスポート・ストリーム入力端子 12…番組選択信号入力端子 13…パワー・オン・リセット信号入力端子 14…PCR抽出部 141…パケットID選択回路 142…デパケット回路 143…PCRフィールド抽出回路 15…番組切換信号発生部 16…タイミング信号発生部 17…ラッチ回路 18…ロード制御回路 181…AND回路 182…ロード制御信号発生部 183…第1のロード制御信号発生部 184…第2のロード制御信号発生部 185…AND回路 186…ロード制御信号発生用カウンタ 19…カウンタ 20…ラッチ回路 21…加算器 22…LPF(ローパスフィルタ) 23…VCXO(電圧制御発振器) 24…システム・クロック出力端子 31…補正回路 311…差分値出力端子 312…補正タイミング信号入力端子 313…乗算器 314…係数発生器 315…カウンタ 32…補正回路 321…差分値出力端子 322…PCR入力端子 323…マスタータイミング信号入力端子 324…乗算器 325…係数発生器 326…加算器 327…ラッチ回路 33…マスク信号発生部 331…AND回路出力の入力端子 332…マスタータイミング信号入力端子 333…インバータ 334…JKフリップフロップ 335…システム・クロック入力端子 336…インバータ 337…ラッチ回路 338…システム・クロック入力端子 339…NAND回路 3310…カウンタ 3311…インバータ 3312…システム・クロック入力端子 3313…比較器 3314…しきい値入力端子 3315…JKフリップフロップ 3316…システム・クロック入力端子 3317…インバータ 3318…マスク信号出力端子 34…第1のマスク回路 35…第2のマスク回路 36…第3のマスク回路 41…トランスポート・ストリーム入力端子 42…番組選択信号入力端子 43…パワー・オン・リセット信号入力端子 44…システム・クロック出力端子 45…PCR抽出部 46…番組切換信号発生部 47…カウンタ 48…VCXO 49…AND回路 50…CPU
Claims (18)
- 【請求項1】 ビットストリームに挿入された時間情報
及び位相情報と発振器から発せられるシステム・クロッ
クによって動作するカウンタの出力値との差分値を元に
前記発振器を電圧制御することにより、前記カウンタの
出力値と前記時間情報及び位相情報を一致させるPLL
回路において、 前記発振器から発せられるシステム・クロックの周波数
及び位相を引き込む過程で、時間情報及び位相情報を伝
送されてくる順番に、2回連続で前記カウンタにロード
するロード制御手段を備えることを特徴とするPLL回
路。 - 【請求項2】 前記ロード制御手段は、1回目のロード
後、一定期間ビットストリームに挿入された時間情報及
び位相情報と前記カウンタの出力値との差分を取らず、
前記一定期間を越えた後で、一番最初に伝送されてきた
時間情報及び位相情報を前記カウンタにロードすること
を特徴とする請求項1記載のPLL回路。 - 【請求項3】 前記ビットストリームに挿入された時間
情報及び位相情報は、ISO/IEC13818のトラ
ンスポート・ストリームに挿入されているプログラム・
クロック・リファレンス・ベース及びプログラム・クロ
ック・リファレンス・エクステンションであり、 前記ロード制御手段は、前記発振器から発せられるシス
テム・クロックの周波数及び位相を引き込む過程で、前
記プログラム・クロック・リファレンス・ベース及び前
記プログラム・クロック・リファレンス・エクステンシ
ョンをトランスポート・ストリームに挿入されている順
番に、2回連続で前記カウンタにロードするものであ
り、 前記カウンタの出力値の差分値を元に前記発振器を電圧
制御することにより、前記カウンタの出力値と前記プロ
グラム・クロック・リファレンス・ベース及び前記プロ
グラム・クロック・リファレンス・エクステンションの
値を一致させるようにしたことを特徴とする請求項1記
載のPLL回路。 - 【請求項4】 ビットストリームに挿入された時間情報
及び位相情報と発振器から発せられるシステム・クロッ
クによって動作する第1のカウンタの出力値との差分値
を元に前記発振器を電圧制御することにより、前記第1
のカウンタの出力値と前記時間情報及び位相情報を一致
させるPLL回路において、 前記ビットストリームに挿入された時間情報及び位相情
報と前記第1のカウンタの出力値との差分値に対して、
前記ビットストリームに挿入された時間情報及び位相情
報の挿入間隔に応じた補正を施す補正手段を備えること
を特徴とするPLL回路。 - 【請求項5】 前記補正手段は、 前記ビットストリームに挿入された時間情報及び位相情
報の挿入位置を示す信号をリセット信号とし、前記発振
器から発せられるシステム・クロックをカウントして前
記時間情報及び位相情報の挿入間隔の値を得る第2のカ
ウンタと、 この第2のカウンタの出力値より得られる時間情報及び
位相情報の挿入間隔の値を元に係数を発生する係数発生
器と、 この係数発生器から出力される係数をビットストリーム
に挿入された時間情報及び位相情報と前記第1のカウン
タの出力値との差分値に対して掛け合わせる乗算器とを
備えることを特徴とする請求項4記載のPLL回路。 - 【請求項6】 前記補正手段は、 前記ビットストリームから順次連続して抽出される2つ
の時間情報及び位相情報の差分を取る差分演算手段と、 この差分演算手段の出力値を元に係数を発生する係数発
生器と、 この係数発生器から出力される係数を前記ビットストリ
ームに挿入された時間情報及び位相情報と前記第1のカ
ウンタの出力値との差分値に対して掛け合わせる乗算器
とを備えることを特徴とする請求項4記載のPLL回
路。 - 【請求項7】 前記ビットストリームに挿入された時間
情報及び位相情報は、ISO/IEC13818のトラ
ンスポート・ストリームに挿入されているプログラム・
クロック・リファレンス・ベース及びプログラム・クロ
ック・リファレンス・エクステンションであり、 前記補正手段は、前記トランスポート・ストリームに挿
入されているプログラム・クロック・リファレンス・ベ
ース及びプログラム・クロック・リファレンス・エクス
テンションと前記第1のカウンタの出力値との差分値に
対して、前記トランスポート・ストリームに挿入されて
いるプログラム・クロック・リファレンス・ベース及び
プログラム・クロック・リファレンス・エクステンショ
ンの挿入間隔に応じた補正を施すものであり、 前記第1のカウンタの出力値の差分値を元に前記発振器
を電圧制御することにより、前記第1のカウンタの出力
値と前記プログラム・クロック・リファレンス・ベース
及び前記プログラム・クロック・リファレンス・エクス
テンションの値を一致させるようにしたことを特徴とす
る請求項4記載のPLL回路。 - 【請求項8】 ビットストリームに挿入された時間情報
及び位相情報と発振器から発せられるシステム・クロッ
クによって動作する第1のカウンタの出力値との差分値
を元に前記発振器を電圧制御することにより、前記第1
のカウンタの出力値と前記時間情報及び位相情報を一致
させるPLL回路において、 前記発振器から発せられるシステム・クロックの周波数
及び位相を引き込む過程で、時間情報及び位相情報を伝
送されてくる順番に、2回連続で前記第1のカウンタに
ロードするロード制御手段と、 前記ビットストリームに挿入された時間情報及び位相情
報と前記第1のカウンタの出力値との差分値に対して、
前記ビットストリームに挿入された時間情報及び位相情
報の挿入間隔に応じた補正を施す補正手段とを具備する
ことを特徴とするPLL回路。 - 【請求項9】 前記ビットストリームに挿入された時間
情報及び位相情報は、ISO/IEC13818のトラ
ンスポート・ストリームに挿入されているプログラム・
クロック・リファレンス・ベース及びプログラム・クロ
ック・リファレンス・エクステンションであり、 前記ロード制御手段は、前記発振器から発せられるシス
テム・クロックの周波数及び位相を引き込む過程で、前
記プログラム・クロック・リファレンス・ベース及び前
記プログラム・クロック・リファレンス・エクステンシ
ョンをトランスポート・ストリームに挿入されている順
番に、2回連続で前記第1のカウンタにロードするもの
であり、 前記補正手段は、前記トランスポート・ストリームに挿
入されているプログラム・クロック・リファレンス・ベ
ース及びプログラム・クロック・リファレンス・エクス
テンションと前記第1のカウンタの出力値との差分値に
対して、前記トランスポート・ストリームに挿入されて
いるプログラム・クロック・リファレンス・ベース及び
プログラム・クロック・リファレンス・エクステンショ
ンの挿入間隔に応じた補正を施すものであり、 前記第1のカウンタの出力値の差分値を元に前記発振器
を電圧制御することにより、前記第1のカウンタの出力
値と前記プログラム・クロック・リファレンス・ベース
及び前記プログラム・クロック・リファレンス・エクス
テンションの値を一致させるようにしたことを特徴とす
る請求項8記載のPLL回路。 - 【請求項10】 ビットストリームに挿入された時間情
報及び位相情報と発振器から発せられるシステム・クロ
ックによって動作するカウンタの出力値との差分値を元
に前記発振器を電圧制御することにより、前記カウンタ
の出力値と前記時間情報及び位相情報を一致させるPL
L方式において、 前記発振器から発せられるシステム・クロックの周波数
及び位相を引き込む過程で、時間情報及び位相情報を伝
送されてくる順番に、2回連続で前記カウンタにロード
するロード制御過程を備えることを特徴とするPLL方
式。 - 【請求項11】 前記ロード制御過程は、1回目のロー
ド後、一定期間ビットストリームに挿入された時間情報
及び位相情報と前記カウンタの出力値との差分を取ら
ず、前記一定期間を越えた後で、一番最初に伝送されて
きた時間情報及び位相情報を前記カウンタにロードする
ことを特徴とする請求項10記載のPLL方式。 - 【請求項12】 前記ビットストリームに挿入された時
間情報及び位相情報は、ISO/IEC13818のト
ランスポート・ストリームに挿入されているプログラム
・クロック・リファレンス・ベース及びプログラム・ク
ロック・リファレンス・エクステンションであり、 前記ロード制御過程は、前記発振器から発せられるシス
テム・クロックの周波数及び位相を引き込む過程で、前
記プログラム・クロック・リファレンス・ベース及び前
記プログラム・クロック・リファレンス・エクステンシ
ョンをトランスポート・ストリームに挿入されている順
番に、2回連続で前記カウンタにロードするものであ
り、 前記カウンタの出力値の差分値を元に前記発振器を電圧
制御することにより、前記カウンタの出力値と前記プロ
グラム・クロック・リファレンス・ベース及び前記プロ
グラム・クロック・リファレンス・エクステンションの
値を一致させるようにしたことを特徴とする請求項10
記載のPLL方式。 - 【請求項13】 ビットストリームに挿入された時間情
報及び位相情報と発振器から発せられるシステム・クロ
ックによって動作するカウンタの出力値との差分値を元
に前記発振器を電圧制御することにより、前記カウンタ
の出力値と前記時間情報及び位相情報を一致させるPL
L方式において、 前記ビットストリームに挿入された時間情報及び位相情
報と前記カウンタの出力値との差分値に対して、前記ビ
ットストリームに挿入された時間情報及び位相情報の挿
入間隔に応じた補正を施す補正過程を備えることを特徴
とするPLL方式。 - 【請求項14】 前記補正過程は、 前記ビットストリームに挿入された時間情報及び位相情
報の挿入位置を示す信号をリセット信号とし、前記発振
器から発せられるシステム・クロックをカウントして前
記時間情報及び位相情報の挿入間隔の値を得るカウント
処理過程と、 このカウント処理過程の出力値より得られる時間情報及
び位相情報の挿入間隔の値を元に係数を発生する係数発
生処理過程と、 この係数発生処理過程で得られる係数をビットストリー
ムに挿入された時間情報及び位相情報と前記第1のカウ
ンタの出力値との差分値に対して掛け合わせる乗算処理
過程とを備えることを特徴とする請求項13記載のPL
L方式。 - 【請求項15】 前記補正手段は、 前記ビットストリームから順次連続して抽出される2つ
の時間情報及び位相情報の差分を取る差分演算処理過程
と、 この差分演算処理過程の出力値を元に係数を発生する係
数発生処理過程と、 この係数発生処理過程で得られる係数を前記ビットスト
リームに挿入された時間情報及び位相情報と前記のカウ
ンタの出力値との差分値に対して掛け合わせる乗算処理
過程とを備えることを特徴とする請求項13記載のPL
L方式。 - 【請求項16】 前記ビットストリームに挿入された時
間情報及び位相情報は、ISO/IEC13818のト
ランスポート・ストリームに挿入されているプログラム
・クロック・リファレンス・ベース及びプログラム・ク
ロック・リファレンス・エクステンションであり、 前記補正過程は、前記トランスポート・ストリームに挿
入されているプログラム・クロック・リファレンス・ベ
ース及びプログラム・クロック・リファレンス・エクス
テンションと前記カウンタの出力値との差分値に対し
て、前記トランスポート・ストリームに挿入されている
プログラム・クロック・リファレンス・ベース及びプロ
グラム・クロック・リファレンス・エクステンションの
挿入間隔に応じた補正を施すものであり、 前記カウンタの出力値の差分値を元に前記発振器を電圧
制御することにより、前記カウンタの出力値と前記プロ
グラム・クロック・リファレンス・ベース及び前記プロ
グラム・クロック・リファレンス・エクステンションの
値を一致させるようにしたことを特徴とする請求項13
記載のPLL方式。 - 【請求項17】 ビットストリームに挿入された時間情
報及び位相情報と発振器から発せられるシステム・クロ
ックによって動作するカウンタの出力値との差分値を元
に前記発振器を電圧制御することにより、前記カウンタ
の出力値と前記時間情報及び位相情報を一致させるPL
L方式において、 前記発振器から発せられるシステム・クロックの周波数
及び位相を引き込む過程で、時間情報及び位相情報を伝
送されてくる順番に、2回連続で前記カウンタにロード
するロード制御過程と、 前記ビットストリームに挿入された時間情報及び位相情
報と前記カウンタの出力値との差分値に対して、前記ビ
ットストリームに挿入された時間情報及び位相情報の挿
入間隔に応じた補正を施す補正過程とを具備することを
特徴とするPLL方式。 - 【請求項18】 前記ビットストリームに挿入された時
間情報及び位相情報は、ISO/IEC13818のト
ランスポート・ストリームに挿入されているプログラム
・クロック・リファレンス・ベース及びプログラム・ク
ロック・リファレンス・エクステンションであり、 前記ロード制御過程は、前記発振器から発せられるシス
テム・クロックの周波数及び位相を引き込む過程で、前
記プログラム・クロック・リファレンス・ベース及び前
記プログラム・クロック・リファレンス・エクステンシ
ョンをトランスポート・ストリームに挿入されている順
番に、2回連続で前記カウンタにロードするものであ
り、 前記補正過程は、前記トランスポート・ストリームに挿
入されているプログラム・クロック・リファレンス・ベ
ース及びプログラム・クロック・リファレンス・エクス
テンションと前記カウンタの出力値との差分値に対し
て、前記トランスポート・ストリームに挿入されている
プログラム・クロック・リファレンス・ベース及びプロ
グラム・クロック・リファレンス・エクステンションの
挿入間隔に応じた補正を施すものであり、 前記カウンタの出力値の差分値を元に前記発振器を電圧
制御することにより、前記カウンタの出力値と前記プロ
グラム・クロック・リファレンス・ベース及び前記プロ
グラム・クロック・リファレンス・エクステンションの
値を一致させるようにしたことを特徴とする請求項17
記載のPLL方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11401695A JPH08288880A (ja) | 1995-04-14 | 1995-04-14 | Pll回路及び方式 |
US08/631,198 US5768326A (en) | 1995-04-14 | 1996-04-12 | PLL circuit and method |
KR1019960011188A KR100197312B1 (ko) | 1995-04-14 | 1996-04-13 | Pll 회로 및 방법 |
CA002174197A CA2174197A1 (en) | 1995-04-14 | 1996-04-15 | Pll circuit and method |
EP96302626A EP0738054A2 (en) | 1995-04-14 | 1996-04-15 | PLL circuit for use in a digital broadcast receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11401695A JPH08288880A (ja) | 1995-04-14 | 1995-04-14 | Pll回路及び方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08288880A true JPH08288880A (ja) | 1996-11-01 |
Family
ID=14626947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11401695A Pending JPH08288880A (ja) | 1995-04-14 | 1995-04-14 | Pll回路及び方式 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5768326A (ja) |
EP (1) | EP0738054A2 (ja) |
JP (1) | JPH08288880A (ja) |
KR (1) | KR100197312B1 (ja) |
CA (1) | CA2174197A1 (ja) |
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---|---|---|---|---|
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JP2009124299A (ja) * | 2007-11-13 | 2009-06-04 | Ishikawa Pref Gov | 画像撮影システム |
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---|---|---|---|---|
KR100190996B1 (ko) * | 1995-08-09 | 1999-06-15 | 이계철 | 위상 동기회로 |
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