JP2977026B2 - ビットずれ補正回路 - Google Patents
ビットずれ補正回路Info
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- JP2977026B2 JP2977026B2 JP9073369A JP7336997A JP2977026B2 JP 2977026 B2 JP2977026 B2 JP 2977026B2 JP 9073369 A JP9073369 A JP 9073369A JP 7336997 A JP7336997 A JP 7336997A JP 2977026 B2 JP2977026 B2 JP 2977026B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ビットずれ補正回
路に関し、特に複数のＲＯＭにそれぞれ接続されたアド
レスカウンタに供給するクロック信号を制御して、複数
のＲＯＭから出力されるデータ間のビットずれを補正す
るビットずれ補正回路に関する。
路に関し、特に複数のＲＯＭにそれぞれ接続されたアド
レスカウンタに供給するクロック信号を制御して、複数
のＲＯＭから出力されるデータ間のビットずれを補正す
るビットずれ補正回路に関する。
【０００２】
【従来の技術】複数のＲＯＭから同時にデータを出力さ
せ、それらのデータを利用して所望の出力を得る装置が
ある。例えば、合成開口レーダー（ＳＡＲ）では、２個
のＲＯＭに、それぞれ所定の信号を表わすデータを書き
込んでおき、各ＲＯＭから出力させたデータをＤ／Ａ変
換したあと、一方の位相を９０°シフトさせて合成する
ことにより、所望のチャープ信号を得ている。
せ、それらのデータを利用して所望の出力を得る装置が
ある。例えば、合成開口レーダー（ＳＡＲ）では、２個
のＲＯＭに、それぞれ所定の信号を表わすデータを書き
込んでおき、各ＲＯＭから出力させたデータをＤ／Ａ変
換したあと、一方の位相を９０°シフトさせて合成する
ことにより、所望のチャープ信号を得ている。
【０００３】このような装置では、複数のＲＯＭから同
時にデータを出力させなければならない。つまり、複数
のＲＯＭからのデータの出力タイミングを一致させる
（出力データの位相を一致させる）必要がある。このた
め、従来の装置では、外部から入力されるクロック信号
を分配したあと、同一の長さを有する配線を用いて各Ｒ
ＯＭに接続されたアドレスカウンタに供給することによ
って、各アドレスカウンタへ供給されるクロック信号の
入力タイミングを一致させるようにしている。
時にデータを出力させなければならない。つまり、複数
のＲＯＭからのデータの出力タイミングを一致させる
（出力データの位相を一致させる）必要がある。このた
め、従来の装置では、外部から入力されるクロック信号
を分配したあと、同一の長さを有する配線を用いて各Ｒ
ＯＭに接続されたアドレスカウンタに供給することによ
って、各アドレスカウンタへ供給されるクロック信号の
入力タイミングを一致させるようにしている。
【０００４】ところが、クロック周波数が高くなるにつ
れて、電源投入時や電源が不安定な場合に、いずれかの
アドレスカウンタがクロック読取りに失敗するという事
態が生じるようになってきた。この結果、各ＲＯＭから
出力されるデータ間には、ビットずれが発生し、所望の
出力が得られないという可能性が生じてきた。
れて、電源投入時や電源が不安定な場合に、いずれかの
アドレスカウンタがクロック読取りに失敗するという事
態が生じるようになってきた。この結果、各ＲＯＭから
出力されるデータ間には、ビットずれが発生し、所望の
出力が得られないという可能性が生じてきた。
【０００５】そこで、このようなビットずれを除去する
ために、従来は、全てのアドレスカウンタを同時にリセ
ットするリセット機能を設けている。
ために、従来は、全てのアドレスカウンタを同時にリセ
ットするリセット機能を設けている。
【０００６】
【発明が解決しようとする課題】第１の問題点は、クロ
ック信号を各アドレスカウンタへ供給する配線の長さを
等しくすることが困難で、加工費用の増加、即ち、コス
トの増加を招くということである。
ック信号を各アドレスカウンタへ供給する配線の長さを
等しくすることが困難で、加工費用の増加、即ち、コス
トの増加を招くということである。
【０００７】その理由は、クロック周波数の上昇に伴
い、要求される精度が高まっているからである。
い、要求される精度が高まっているからである。
【０００８】第２の問題点は、リセット機能を設けた場
合、操作性が悪く、信頼性に欠けるということである。
合、操作性が悪く、信頼性に欠けるということである。
【０００９】その理由は、ビットずれの発生をユーザー
やオペレータが監視し、発見したときにリセット操作が
必要となるからである。
やオペレータが監視し、発見したときにリセット操作が
必要となるからである。
【００１０】本発明の目的は、複数のＲＯＭとこれらに
それぞれ接続されたアドレスカウンタとを有する装置に
対してクロックを供給する回路であって、クロックを供
給する配線長を厳密に等しくする必要性を無くし、複数
のＲＯＭから出力されるデータ間にビットずれが生じた
場合に、自動的にビットずれを補正するビットずれ補正
回路を提供することにある。
それぞれ接続されたアドレスカウンタとを有する装置に
対してクロックを供給する回路であって、クロックを供
給する配線長を厳密に等しくする必要性を無くし、複数
のＲＯＭから出力されるデータ間にビットずれが生じた
場合に、自動的にビットずれを補正するビットずれ補正
回路を提供することにある。
【００１１】なお、特開平４−２２５１１１号公報に
は、位置データの上位データと下位データの象限を示す
信号の差を用いて上位アドレスを補正する技術が開示さ
れているが、これは、ＲＯＭから出力されるデータのビ
ットずれを補正する技術を示唆するものではない。
は、位置データの上位データと下位データの象限を示す
信号の差を用いて上位アドレスを補正する技術が開示さ
れているが、これは、ＲＯＭから出力されるデータのビ
ットずれを補正する技術を示唆するものではない。
【００１２】また、特開昭６２−２６９５３２号公報に
は、入力信号から再生されたサンプリングクロック信号
の位相を調整する技術が開示されていますが、これも、
ＲＯＭから出力されるデータのビットずれを補正する技
術を示唆するものではない。
は、入力信号から再生されたサンプリングクロック信号
の位相を調整する技術が開示されていますが、これも、
ＲＯＭから出力されるデータのビットずれを補正する技
術を示唆するものではない。
【００１３】
【課題を解決するための手段】本発明は、クロック信号
をカウントしてアドレス信号として出力する複数のアド
レスカウントと、該複数のアドレスカウンタにそれぞれ
接続され各アドレスカウンタから出力されるアドレス信
号に応答してデータを出力するＲＯＭとを備えた装置に
対して前記クロック信号を供給するとともに、前記ＲＯ
Ｍから各々出力されるデータ間のビットずれを補正する
ビットずれ補正回路であって、外部から供給される入力
クロック信号に位相同期する０°クロックと、該０°ク
ロックと９０°の位相差を有する９０°クロックとを生
成するクロック生成手段と、一方の入力端子に前記０°
クロックが入力され、該０°クロックを前記クロック信
号として前記複数のアドレスカウンタへそれぞれ出力す
る複数のＡＮＤ回路と、前記９０°クロックに同期して
前記ＲＯＭからそれぞれ出力されるデータを互いに比較
し、比較結果に応じて前記複数のＡＮＤ回路のそれぞれ
の他方の入力に、前記０°クロックの前記アドレスカウ
ンタへの出力を制御するマスク信号を供給するマスク信
号供給手段と、前記９０°クロックのクロックパルスを
カウントし、所定数に達したときに前記マスク信号供給
手段へイネーブル信号を出力して、前記マスク信号供給
手段の比較動作を停止させるカウンタと、を備えたこと
を特徴とするビットずれ補正回路を提供する。
をカウントしてアドレス信号として出力する複数のアド
レスカウントと、該複数のアドレスカウンタにそれぞれ
接続され各アドレスカウンタから出力されるアドレス信
号に応答してデータを出力するＲＯＭとを備えた装置に
対して前記クロック信号を供給するとともに、前記ＲＯ
Ｍから各々出力されるデータ間のビットずれを補正する
ビットずれ補正回路であって、外部から供給される入力
クロック信号に位相同期する０°クロックと、該０°ク
ロックと９０°の位相差を有する９０°クロックとを生
成するクロック生成手段と、一方の入力端子に前記０°
クロックが入力され、該０°クロックを前記クロック信
号として前記複数のアドレスカウンタへそれぞれ出力す
る複数のＡＮＤ回路と、前記９０°クロックに同期して
前記ＲＯＭからそれぞれ出力されるデータを互いに比較
し、比較結果に応じて前記複数のＡＮＤ回路のそれぞれ
の他方の入力に、前記０°クロックの前記アドレスカウ
ンタへの出力を制御するマスク信号を供給するマスク信
号供給手段と、前記９０°クロックのクロックパルスを
カウントし、所定数に達したときに前記マスク信号供給
手段へイネーブル信号を出力して、前記マスク信号供給
手段の比較動作を停止させるカウンタと、を備えたこと
を特徴とするビットずれ補正回路を提供する。
【００１４】また、本発明は、クロック信号をカウント
してアドレス信号として出力する複数のアドレスカウン
トと、該複数のアドレスカウンタにそれぞれ接続され各
アドレスカウンタから出力されるアドレス信号に応答し
てデータを出力するＲＯＭとを備えたＲＯＭ装置におい
て、外部から供給される入力クロック信号に位相同期す
る０°クロックと、該０°クロックと９０°の位相差を
有する９０°クロックとを生成するクロック生成手段
と、一方の入力端子に前記０°クロックが入力され、該
０°クロックを前記クロック信号として前記複数のアド
レスカウンタへそれぞれ出力する複数のＡＮＤ回路と、
前記９０°クロックに同期して前記ＲＯＭからそれぞれ
出力されるデータを互いに比較し、比較結果に応じて前
記複数のＡＮＤ回路のそれぞれの他方の入力に、前記０
°クロックの前記アドレスカウンタへの出力を制御する
マスク信号を供給するマスク信号供給手段と、前記９０
°クロックのクロックパルスをカウントし、所定数に達
したときに前記マスク信号供給手段へイネーブル信号を
出力して、前記マスク信号供給手段の比較動作を停止さ
せるカウンタと、を備えたことを特徴とするＲＯＭ装置
を提供する。
してアドレス信号として出力する複数のアドレスカウン
トと、該複数のアドレスカウンタにそれぞれ接続され各
アドレスカウンタから出力されるアドレス信号に応答し
てデータを出力するＲＯＭとを備えたＲＯＭ装置におい
て、外部から供給される入力クロック信号に位相同期す
る０°クロックと、該０°クロックと９０°の位相差を
有する９０°クロックとを生成するクロック生成手段
と、一方の入力端子に前記０°クロックが入力され、該
０°クロックを前記クロック信号として前記複数のアド
レスカウンタへそれぞれ出力する複数のＡＮＤ回路と、
前記９０°クロックに同期して前記ＲＯＭからそれぞれ
出力されるデータを互いに比較し、比較結果に応じて前
記複数のＡＮＤ回路のそれぞれの他方の入力に、前記０
°クロックの前記アドレスカウンタへの出力を制御する
マスク信号を供給するマスク信号供給手段と、前記９０
°クロックのクロックパルスをカウントし、所定数に達
したときに前記マスク信号供給手段へイネーブル信号を
出力して、前記マスク信号供給手段の比較動作を停止さ
せるカウンタと、を備えたことを特徴とするＲＯＭ装置
を提供する。
【００１５】さらに本発明によれば、クロック信号をカ
ウントしてアドレス信号として出力する複数のアドレス
カウントと、該複数のアドレスカウンタにそれぞれ接続
されたＲＯＭとを備えた装置に対し、前記ＲＯＭのそれ
ぞれが出力するデータが他のＲＯＭから出力されるデー
タと位相同期するように各データ間のビットずれを補正
するビットずれ補正方法において、前記ＲＯＭの連続す
る所定アドレスに、互いに異なるナンバーを予めデータ
として格納しておき、前記クロック信号を前記複数のア
ドレスカウンタに供給して、前記所定アドレスを示すア
ドレス信号を出力させて、前記ＲＯＭのそれぞれから前
記ナンバーを出力させ、前記ＲＯＭからそれぞれ出力さ
れた前記ナンバーを比較しながら、前記複数のアドレス
カウンタへの前記クロック信号の供給を個別に断続して
前記ナンバーを一致させることにより、前記ＲＯＭから
出力されるデータ間のビットずれを補正するようにした
ことを特徴とするビットずれ補正方法を提供する。
ウントしてアドレス信号として出力する複数のアドレス
カウントと、該複数のアドレスカウンタにそれぞれ接続
されたＲＯＭとを備えた装置に対し、前記ＲＯＭのそれ
ぞれが出力するデータが他のＲＯＭから出力されるデー
タと位相同期するように各データ間のビットずれを補正
するビットずれ補正方法において、前記ＲＯＭの連続す
る所定アドレスに、互いに異なるナンバーを予めデータ
として格納しておき、前記クロック信号を前記複数のア
ドレスカウンタに供給して、前記所定アドレスを示すア
ドレス信号を出力させて、前記ＲＯＭのそれぞれから前
記ナンバーを出力させ、前記ＲＯＭからそれぞれ出力さ
れた前記ナンバーを比較しながら、前記複数のアドレス
カウンタへの前記クロック信号の供給を個別に断続して
前記ナンバーを一致させることにより、前記ＲＯＭから
出力されるデータ間のビットずれを補正するようにした
ことを特徴とするビットずれ補正方法を提供する。
【００１６】
【作用】２個のＲＯＭの連続する所定のアドレスには、
例えば、０以上の整数が順に格納されている。各アドレ
スカウンタにクロックを供給し、所定のアドレスを指定
すると、２個のＲＯＭからは同一の数を表すデータが出
力される。さらに各アドレスカウンタにクロックを供給
すると、整数を表すデータが順番に出力される。２個の
ＲＯＭから出力されるデータを減算器で減算すると０に
なる筈である。減算結果が０で無ければ、０になるよう
に、即ち、読みだしアドレスが他方のＲＯＭよりも進ん
でいるＲＯＭに接続されたアドレスカウンタへ供給する
クロック信号にマスクをかける。マスクはビットずれが
無くなるまで行われる。その結果、各ＲＯＭから出力さ
れるデータ間のビットずれは補正される。
例えば、０以上の整数が順に格納されている。各アドレ
スカウンタにクロックを供給し、所定のアドレスを指定
すると、２個のＲＯＭからは同一の数を表すデータが出
力される。さらに各アドレスカウンタにクロックを供給
すると、整数を表すデータが順番に出力される。２個の
ＲＯＭから出力されるデータを減算器で減算すると０に
なる筈である。減算結果が０で無ければ、０になるよう
に、即ち、読みだしアドレスが他方のＲＯＭよりも進ん
でいるＲＯＭに接続されたアドレスカウンタへ供給する
クロック信号にマスクをかける。マスクはビットずれが
無くなるまで行われる。その結果、各ＲＯＭから出力さ
れるデータ間のビットずれは補正される。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１８】図１に、本発明の一実施の形態を示す。こ
こでは、２個のＲＯＭ１１、１２を有するＲＯＭ装置の
場合について説明する。
こでは、２個のＲＯＭ１１、１２を有するＲＯＭ装置の
場合について説明する。
【００１９】このＲＯＭ装置は、ＲＯＭ１１、１２と、
アドレスカウンタ１３、１４と、Ｄ／Ａコンバータ１
５、１６と、π／２ミキサ１７と、ビットずれ補正回路
１８とを有している。そして、ビットずれ補正回路１８
は、クロック（ＣＬＫ）生成器２１、減算器２２、カウ
ンタ２３、及びＡＮＤ回路２４、２５を有している。
アドレスカウンタ１３、１４と、Ｄ／Ａコンバータ１
５、１６と、π／２ミキサ１７と、ビットずれ補正回路
１８とを有している。そして、ビットずれ補正回路１８
は、クロック（ＣＬＫ）生成器２１、減算器２２、カウ
ンタ２３、及びＡＮＤ回路２４、２５を有している。
【００２０】ビットずれ補正回路１８は、後に詳述する
ようにして、入力クロック信号１０１から、２つの出力
クロック信号１０２、１０３を生成し、それぞれアドレ
スカウンタ１３、１４に供給する。アドレスカウンタ１
３、１４は、それぞれ、入力されたクロック信号１０
２、１０３をカウントし、アドレス信号１０４、１０５
としてＲＯＭ１１、１２へ出力する。ＲＯＭ１１、１２
は、それぞれアドレス信号１０４、１０５に応じたデー
タ１０６、１０７を、Ｄ／Ａコンバータ１５、１６へ出
力する。また、データ１０６、１０７は、ビットずれ補
正回路の減算器２２にも供給される。Ｄ／Ａコンバータ
１５、１６は、入力されたデータ１０６、１０７を、そ
れぞれＤ／Ａ変換し、アナログデータ１０８、１０９
を、π／２ミキサ１７へ出力する。π／２ミキサ１７
は、入力されたアナログデータ１０８、１０９の一方の
位相を９０°シフトさせてから合成して、合成アナログ
データ１１０を外部へ出力する。
ようにして、入力クロック信号１０１から、２つの出力
クロック信号１０２、１０３を生成し、それぞれアドレ
スカウンタ１３、１４に供給する。アドレスカウンタ１
３、１４は、それぞれ、入力されたクロック信号１０
２、１０３をカウントし、アドレス信号１０４、１０５
としてＲＯＭ１１、１２へ出力する。ＲＯＭ１１、１２
は、それぞれアドレス信号１０４、１０５に応じたデー
タ１０６、１０７を、Ｄ／Ａコンバータ１５、１６へ出
力する。また、データ１０６、１０７は、ビットずれ補
正回路の減算器２２にも供給される。Ｄ／Ａコンバータ
１５、１６は、入力されたデータ１０６、１０７を、そ
れぞれＤ／Ａ変換し、アナログデータ１０８、１０９
を、π／２ミキサ１７へ出力する。π／２ミキサ１７
は、入力されたアナログデータ１０８、１０９の一方の
位相を９０°シフトさせてから合成して、合成アナログ
データ１１０を外部へ出力する。
【００２１】以下、ビットずれ補正回路１８の動作につ
いて詳述する。なお、ＲＯＭ１１、１２の各々の先頭ア
ドレスから第ｎ番目のアドレス（即ちアドレス０からア
ドレスｎ−１）まで、予め、「０」，「１」，「２」，
「３」，…，「ｎ−１」のｎ個のナンバーがデータとし
て書き込まれている。ここで、ｎは整数であり、その値
は、ＲＯＭの容量と記憶させるデータ量との関係に基づ
いて決定される。一般的に、ＲＯＭは使用するデータ量
に比べ十分な容量を有するものが選択されるので、ｎの
値は設計者が任意に選択できる。例えば、ｎ＝８〜１６
が選択される。本来のデータは、第ｎ＋１番目以降のア
ドレスに格納される。
いて詳述する。なお、ＲＯＭ１１、１２の各々の先頭ア
ドレスから第ｎ番目のアドレス（即ちアドレス０からア
ドレスｎ−１）まで、予め、「０」，「１」，「２」，
「３」，…，「ｎ−１」のｎ個のナンバーがデータとし
て書き込まれている。ここで、ｎは整数であり、その値
は、ＲＯＭの容量と記憶させるデータ量との関係に基づ
いて決定される。一般的に、ＲＯＭは使用するデータ量
に比べ十分な容量を有するものが選択されるので、ｎの
値は設計者が任意に選択できる。例えば、ｎ＝８〜１６
が選択される。本来のデータは、第ｎ＋１番目以降のア
ドレスに格納される。
【００２２】入力クロック信号１０１が、クロック生成
器２１に入力されると、クロック生成器２１は、その入
力クロック信号１０１に位相同期した０°クロック１１
１、１１２と、これに対して９０°の位相差を持つ９０
°クロック１１３とを生成する。０°クロック１１１、
１１２は、それぞれＡＮＤ回路２４、２５に供給され、
９０°クロック１１３は、減算器２２及びカウンタ２３
に供給される。
器２１に入力されると、クロック生成器２１は、その入
力クロック信号１０１に位相同期した０°クロック１１
１、１１２と、これに対して９０°の位相差を持つ９０
°クロック１１３とを生成する。０°クロック１１１、
１１２は、それぞれＡＮＤ回路２４、２５に供給され、
９０°クロック１１３は、減算器２２及びカウンタ２３
に供給される。
【００２３】カウンタ２３は、クロック生成器２１から
の９０°クロック１１３のクロックパルスをカウント
し、クロックパルスがｎ個以上になると、イネーブル信
号１１４を減算器２２へ出力する。つまり、カウンタ２
３は、初期状態から９０°クロック１１３のクロックパ
ルスがｎ個入力されるまでの間だけ、減算器２２を動作
可能状態にする。
の９０°クロック１１３のクロックパルスをカウント
し、クロックパルスがｎ個以上になると、イネーブル信
号１１４を減算器２２へ出力する。つまり、カウンタ２
３は、初期状態から９０°クロック１１３のクロックパ
ルスがｎ個入力されるまでの間だけ、減算器２２を動作
可能状態にする。
【００２４】減算器２２は、イネーブル信号が入力され
ていない状態で、ＲＯＭ１１、１２からのデータ１０６
とデータ１０７とを比較し、一致した場合にはマスク信
号１１５及び１１６として“１”を出力する。また、こ
の状態で、データ１０６＞データ１０７の場合は、マス
ク信号１１５＝“０”及びマスク信号１１６＝“１”を
出力し、データ１０６＜データ１０７の場合は、マスク
信号１１５＝“１”及びマスク信号１１６＝“０”を出
力する。そして、減算器２２は、イネーブル信号が入力
された状態で、マスク信号１１５及び１１６として
“１”を出力する。なお、減算器２２の動作タイミング
と、各信号との関係を図２に示しておく。
ていない状態で、ＲＯＭ１１、１２からのデータ１０６
とデータ１０７とを比較し、一致した場合にはマスク信
号１１５及び１１６として“１”を出力する。また、こ
の状態で、データ１０６＞データ１０７の場合は、マス
ク信号１１５＝“０”及びマスク信号１１６＝“１”を
出力し、データ１０６＜データ１０７の場合は、マスク
信号１１５＝“１”及びマスク信号１１６＝“０”を出
力する。そして、減算器２２は、イネーブル信号が入力
された状態で、マスク信号１１５及び１１６として
“１”を出力する。なお、減算器２２の動作タイミング
と、各信号との関係を図２に示しておく。
【００２５】ＡＮＤ回路２４、２５は、減算器２２から
のマスク信号１１５、１１６が“１”のとき、入力され
る０°クロック１１１、１１２を、それぞれ出力クロッ
ク信号１０２、１０３として出力する。また、減算器２
２からのマスク信号１１５、１１６が“０”のとき、０
°クロック１１１、１１２を阻止する。
のマスク信号１１５、１１６が“１”のとき、入力され
る０°クロック１１１、１１２を、それぞれ出力クロッ
ク信号１０２、１０３として出力する。また、減算器２
２からのマスク信号１１５、１１６が“０”のとき、０
°クロック１１１、１１２を阻止する。
【００２６】以上の説明をまとめると次にようになる。
即ち、このＲＯＭ装置が、初期状態にあり、そこに入力
クロック１０１が入力されると、ＲＯＭ１１及び１２か
らは、データ１０６、１０７として「０」，「１」，
「２」，「３」，…，「ｎ−１」が順次出力される。減
算器２２は、ＲＯＭ１１、１２から出力されたデータ１
０６とデータ１０７とを比較する。もちろん、ＲＯＭ装
置（特にアドレスカウンタ１３、１４）が正常に動作し
ていれば、これらは一致する。ところが、いずれか一方
のアドレスカウンタ１３または１４が、入力されたクロ
ック信号１０２または１０３の読取りに失敗すると、デ
ータ１０６及び１０７は、異なるナンバーを出力するこ
とになる。例えば、データ１０６＝「４」のときに、デ
ータ１０７＝「３」になったとする。この場合、減算器
２２は、マスク信号１１５として“０”を、マスク信号
１１６として“１”を出力する。すると、アドレスカウ
ンタ１４には、ＡＮＤ回路２５からのクロック１０３と
して次のクロックパルスが入力されるが、アドレスカウ
ンタ１３には、ＡＮＤ回路２４がクロックパルス出力し
ないので、が入力されないことになる。従って、ＲＯＭ
１１は、データ１０６として再び「４」を出力し、ＲＯ
Ｍ１２はデータ１０７として「４」を出力する。こうし
て、ＲＯＭ１１からのデータ１０６とＲＯＭ１２からの
データ１０７とを一致させることができる。
即ち、このＲＯＭ装置が、初期状態にあり、そこに入力
クロック１０１が入力されると、ＲＯＭ１１及び１２か
らは、データ１０６、１０７として「０」，「１」，
「２」，「３」，…，「ｎ−１」が順次出力される。減
算器２２は、ＲＯＭ１１、１２から出力されたデータ１
０６とデータ１０７とを比較する。もちろん、ＲＯＭ装
置（特にアドレスカウンタ１３、１４）が正常に動作し
ていれば、これらは一致する。ところが、いずれか一方
のアドレスカウンタ１３または１４が、入力されたクロ
ック信号１０２または１０３の読取りに失敗すると、デ
ータ１０６及び１０７は、異なるナンバーを出力するこ
とになる。例えば、データ１０６＝「４」のときに、デ
ータ１０７＝「３」になったとする。この場合、減算器
２２は、マスク信号１１５として“０”を、マスク信号
１１６として“１”を出力する。すると、アドレスカウ
ンタ１４には、ＡＮＤ回路２５からのクロック１０３と
して次のクロックパルスが入力されるが、アドレスカウ
ンタ１３には、ＡＮＤ回路２４がクロックパルス出力し
ないので、が入力されないことになる。従って、ＲＯＭ
１１は、データ１０６として再び「４」を出力し、ＲＯ
Ｍ１２はデータ１０７として「４」を出力する。こうし
て、ＲＯＭ１１からのデータ１０６とＲＯＭ１２からの
データ１０７とを一致させることができる。
【００２７】カウンタ２２が、クロックパルスをｎ個数
えると、比較器２２に対してイネーブル信号が出され、
それ以降、減算器２２は、データ１０６と１０７との比
較を行わない。即ち、第ｎ＋１番目以降のアドレスに格
納された、本来のデータを比較し、その結果に基づい
て、ＲＯＭ１１、１２のデータ出力タイミングを誤って
変更してしまうようなことはない。
えると、比較器２２に対してイネーブル信号が出され、
それ以降、減算器２２は、データ１０６と１０７との比
較を行わない。即ち、第ｎ＋１番目以降のアドレスに格
納された、本来のデータを比較し、その結果に基づい
て、ＲＯＭ１１、１２のデータ出力タイミングを誤って
変更してしまうようなことはない。
【００２８】以上のようにして、本実施の形態では、複
数のＲＯＭから出力されるデータ間にビットずれが生じ
た場合に自動的にビットずれを補正する。
数のＲＯＭから出力されるデータ間にビットずれが生じ
た場合に自動的にビットずれを補正する。
【００２９】なお、上記実施の形態では、装置立ち上げ
時に、電源の不安定などにより発生するビットずれを補
正する場合について説明したが、図３に示すように、本
来のデータが格納される領域と領域との間に、ビットず
れチェック用のナンバーを格納するようにし、カウンタ
２３を、それに対応するよう変更する（アドレスカウン
タの出力に応じてカウントを開始する等の機能を備え
る）ことによって、装置を立ち上げた後でも、周期的に
ビットずれをチェックして補正することができる。
時に、電源の不安定などにより発生するビットずれを補
正する場合について説明したが、図３に示すように、本
来のデータが格納される領域と領域との間に、ビットず
れチェック用のナンバーを格納するようにし、カウンタ
２３を、それに対応するよう変更する（アドレスカウン
タの出力に応じてカウントを開始する等の機能を備え
る）ことによって、装置を立ち上げた後でも、周期的に
ビットずれをチェックして補正することができる。
【００３０】また、上記実施の形態では２個のＲＯＭを
有する場合について述べたが、３以上のＲＯＭを有する
ＲＯＭ装置についても同様にビットずれを制御すること
ができる。この場合、減算器に代えて比較器を用い、他
よりも大きなナンバーを出力するＲＯＭに接続されたア
ドレスカウンタへのクロックをマスクするようにすれば
良い。
有する場合について述べたが、３以上のＲＯＭを有する
ＲＯＭ装置についても同様にビットずれを制御すること
ができる。この場合、減算器に代えて比較器を用い、他
よりも大きなナンバーを出力するＲＯＭに接続されたア
ドレスカウンタへのクロックをマスクするようにすれば
良い。
【００３１】さらにまた、上記実施の形態ではＲＯＭに
予め記憶させておくナンバーとして０以上の整数を使用
したが、連続するｎ個のアドレスにそれぞれ固有のもの
であれば、どの様なデータであっても良い。ただし、そ
のような場合には、マスク信号供給手段として減算器等
が使用できないので、構成は複雑になる。
予め記憶させておくナンバーとして０以上の整数を使用
したが、連続するｎ個のアドレスにそれぞれ固有のもの
であれば、どの様なデータであっても良い。ただし、そ
のような場合には、マスク信号供給手段として減算器等
が使用できないので、構成は複雑になる。
【００３２】また、ＲＯＭ１１及び１２から出力される
データ１０６とデータ１０７とのずれが、１ビットに満
たないような場合のずれについては、Ｄ／Ａコンバータ
１５、１６の動作クロックとして、クロック生成器２１
からの９０°クロックを利用する等すれば、容易に解消
できる。
データ１０６とデータ１０７とのずれが、１ビットに満
たないような場合のずれについては、Ｄ／Ａコンバータ
１５、１６の動作クロックとして、クロック生成器２１
からの９０°クロックを利用する等すれば、容易に解消
できる。
【００３３】
【発明の効果】第１の効果は、複数のＲＯＭから出力さ
れるデータ間にビットずれが生じても、自動的にビット
ずれを補正することができることである。
れるデータ間にビットずれが生じても、自動的にビット
ずれを補正することができることである。
【００３４】その理由は、ＲＯＭの所定の領域に予め決
められたデータを格納しておき、各ＲＯＭからその予め
決められたデータを出力させて、その出力が一致するよ
うに、クロックをマスクするようにしたからである。
められたデータを格納しておき、各ＲＯＭからその予め
決められたデータを出力させて、その出力が一致するよ
うに、クロックをマスクするようにしたからである。
【図１】本発明の一実施の形態を示すブロック図ある。
【図２】図１の減算器の動作を説明するためのタイムチ
ャートである。
ャートである。
【図３】ＲＯＭに書き込むデータとアドレスの関係を示
す図である。
す図である。
１１，１２ ＲＯＭ １３，１４ アドレスカウンタ １５，１６ Ｄ／Ａコンバータ １７ π／２ミキサ １８ ビットずれ補正回路 ２１ クロック（ＣＬＫ）生成器 ２２ 減算器 ２３ カウンタ ２４，２５ ＡＮＤ回路 １０１ 入力クロック信号 １０２，１０３ 出力クロック信号 １０４，１０５ アドレス信号 １０６，１０７ データ １０８，１０９ アナログデータ １１０ 合成アナログデータ １１１，１１２ ０°クロック １１３ ９０°クロック １１４ イネーブル信号 １１５，１１６ マスク信号
Claims (4)
- 【請求項１】 クロック信号をカウントしてアドレス信
号として出力する複数のアドレスカウントと、該複数の
アドレスカウンタにそれぞれ接続され各アドレスカウン
タから出力されるアドレス信号に応答してデータを出力
するＲＯＭとを備えた装置に対して前記クロック信号を
供給するとともに、前記ＲＯＭから各々出力されるデー
タ間のビットずれを補正するビットずれ補正回路であっ
て、外部から供給される入力クロック信号に位相同期す
る０°クロックと、該０°クロックと９０°の位相差を
有する９０°クロックとを生成するクロック生成手段
と、一方の入力端子に前記０°クロックが入力され、該
０°クロックを前記クロック信号として前記複数のアド
レスカウンタへそれぞれ出力する複数のＡＮＤ回路と、
前記９０°クロックに同期して前記ＲＯＭからそれぞれ
出力されるデータを互いに比較し、比較結果に応じて前
記複数のＡＮＤ回路のそれぞれの他方の入力に、前記０
°クロックの前記アドレスカウンタへの出力を制御する
マスク信号を供給するマスク信号供給手段と、前記９０
°クロックのクロックパルスをカウントし、所定数に達
したときに前記マスク信号供給手段へイネーブル信号を
出力して、前記マスク信号供給手段の比較動作を停止さ
せるカウンタと、を備えたことを特徴とするビットずれ
補正回路。 - 【請求項２】 クロック信号をカウントしてアドレス信
号として出力する複数のアドレスカウントと、該複数の
アドレスカウンタにそれぞれ接続され各アドレスカウン
タから出力されるアドレス信号に応答してデータを出力
するＲＯＭとを備えたＲＯＭ装置において、外部から供
給される入力クロック信号に位相同期する０°クロック
と、該０°クロックと９０°の位相差を有する９０°ク
ロックとを生成するクロック生成手段と、一方の入力端
子に前記０°クロックが入力され、該０°クロックを前
記クロック信号として前記複数のアドレスカウンタへそ
れぞれ出力する複数のＡＮＤ回路と、前記９０°クロッ
クに同期して前記ＲＯＭからそれぞれ出力されるデータ
を互いに比較し、比較結果に応じて前記複数のＡＮＤ回
路のそれぞれの他方の入力に、前記０°クロックの前記
アドレスカウンタへの出力を制御するマスク信号を供給
するマスク信号供給手段と、前記９０°クロックのクロ
ックパルスをカウントし、所定数に達したときに前記マ
スク信号供給手段へイネーブル信号を出力して、前記マ
スク信号供給手段の比較動作を停止させるカウンタと、
を備えたことを特徴とするＲＯＭ装置。 - 【請求項３】 前記ＲＯＭが、連続する所定アドレス
に、互いに異なるナンバーをデータとして格納してお
り、前記マスク信号供給手段が、前記ＲＯＭからそれぞ
れ出力される前記ナンバーが全て一致するようにマスク
信号を制御することを特徴とする請求項２のＲＯＭ装
置。 - 【請求項４】 クロック信号をカウントしてアドレス信
号として出力する複数のアドレスカウントと、該複数の
アドレスカウンタにそれぞれ接続されたＲＯＭとを備え
た装置に対し、前記ＲＯＭのそれぞれが出力するデータ
が他のＲＯＭから出力されるデータと位相同期するよう
に各データ間のビットずれを補正するビットずれ補正方
法において、前記ＲＯＭの連続する所定アドレスに、互
いに異なるナンバーを予めデータとして格納しておき、
前記クロック信号を前記複数のアドレスカウンタに供給
して、前記所定アドレスを示すアドレス信号を出力させ
て、前記ＲＯＭのそれぞれから前記ナンバーを出力さ
せ、前記ＲＯＭからそれぞれ出力された前記ナンバーを
比較しながら、前記複数のアドレスカウンタへの前記ク
ロック信号の供給を個別に断続して前記ナンバーを一致
させることにより、前記ＲＯＭから出力されるデータ間
のビットずれを補正するようにしたことを特徴とするビ
ットずれ補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9073369A JP2977026B2 (ja) | 1997-03-26 | 1997-03-26 | ビットずれ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9073369A JP2977026B2 (ja) | 1997-03-26 | 1997-03-26 | ビットずれ補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270943A JPH10270943A (ja) | 1998-10-09 |
| JP2977026B2 true JP2977026B2 (ja) | 1999-11-10 |
Family
ID=13516205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9073369A Expired - Lifetime JP2977026B2 (ja) | 1997-03-26 | 1997-03-26 | ビットずれ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2977026B2 (ja) |
-
1997
- 1997-03-26 JP JP9073369A patent/JP2977026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270943A (ja) | 1998-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990811 |