SU1501026A1 - Устройство дл ввода аналоговой информации - Google Patents

Abstract

Изобретение относитс  к информационно-измерительной и вычислительной технике и может быть использовано в системах сбора и обработки аналоговых данных от объекта. Целью изобретени   вл етс  повышение надежности устройства. Устройство содержит группу элементов сравнени  1, группу триггеров 6, группу элементов И 7, цифроаналоговый преобразователь 2, счетчик 3, блок формировани  приоритетного адреса 4, первый элемент ИЛИ 5, коммутатор 10, суммирующий усилитель 11, фильтр нижних частот 14, аналого-цифровой преобразователь 15, сумматор 16, блок пам ти 9 и блок управлени  13. Алгоритм преобразовани  данных по каждому из каналов состоит из двух последовательных этапов. На первом этапе осуществл етс  грубое преобразование методом разворачивани  общей ступенчатой эталонной меры. На втором этапе методом считывани  или последовательных приближений осуществл етс  точное преобразование отдельно по каждому из каналов. При этом точное преобразование выполн етс  последовательно дл  каналов с близким значением аналогичных сигналов на входе, что позвол ет исключить большие скачки напр жений на входе измерительного тракта точного преобразовани  и осуществить установку фильтра НЧ без сколько-нибудь значительной потери быстродействи  устройства. Наличие фильтра НЧ в точном измерительном тракте позвол ет повысить помехозащищенность входов устройства в высокочастотной части спектра аддитивных помех. 4 ил.

Description

СП

ю

а

3150

счетчик 3, блок форьтроваии  приоритетного адреса 4, первый элемент ИЛИ 5, коммутатор 10, суммирующий усилитель 11, фильтр нижних частот 14, аналого-цифровой преобразователь 15, сумматор 16, блок пам ти 9 и блок управлени .. 1 3. Алгоритм преобразовани  данных по каждому из каналов состоит из двух последовательных этапов. На первом этапе осуществл етс  грубое преобразование методом разворачивани  общей ступенчатой эталонной меры. На втором этапе методом считывани  или последовательных приближений осуществл етс  точное преобразование от

дельно по каждому и  кан;шов. При этом точное преобразование выполн етс  последовательно дл  каналов с

близким значением аналогичных сигналов на входе, что позвол ет исключить большие скачки напр жений на входе измерительного тракта точного преобразовани  и осуществить установку

фильтра НЧ без сколько-нибудь значительной потери быстродействи  устройства . Наличие фильтра НЧ в точном измерительном тракте позвол ет повысить помехозащищенность входов устройства

в высокочастотной части спектра аддитивных помех. 4 ил.

Изобретение относитс  к области информационно-измерительной и вычислительной техники и может быть использовано в системах сбора и обработки аналоговых данных от объекта.

Целью изобретени   вл етс  повышение надежности устройства.

На фиг.1,2 приведена схема устройства; на фиг.3,4 - временные диаграммы , по сн ющие принцип его функцио- нировани .

Устройство содержит группу элементов 1 сравнени , цифроаналоговьв преобразователь (ЦЛП) 2, первый счетчик .3, блок 4 формировани  приоритетного адреса, первый элемент ИЛИ 5, группу триггеров 6, группу элементов И 7, мультиплексор 8, блок 9 пам ти, коммутатор 10, суммирующий усилитель 11 выход Синхроимпульс коммутатора 12 блок 13 управлени , фильтр 14 частот, аналого-цифровой преобразователь (ЛЦП) 15, сумматор 16, вход данных 17 блока управлени , шину 18 нулевого потенциала, синхровход 19 блока пам ти, вход записи-чтени  20 блока пам ти, вход 21 запуска преобразовател  15, вход 22 Конца кодировани  блока 13, первый элемент 23 задержки, вход 24 Запрос блока 13, счетный вход 25 первого счетчика, вход 26 установки первого , причем блок 13 управлени  содержит второй 27, четвертый 28, третий 29 элементы И, второй элемент ИЛИ 30, третий элемент ИЛИ 31, первый дешифратор 32, вгорой элемент 33 задерж- ки, четвертый элемент ИЛИ 34, первый элемент И 35, первый 36 и второй 37

триггеры, второй счетчик 38, генератор 39 импульсов, второй девшфратор 40, одновибратор 41.

Устройство работает следующим образом .

Внешним сигналом Сброс системный через элемент ИЛИ 34 в блоке 13 вырабатываетс  установочный сигнал, который сбрасывает первый триггер 36, взводит второй триггер 37 и по линии 26 поступает на установочные входы первого счетчика и установочные входы триггеров 6. При этом с выхода второго триггера 37 формируетс  системный сигнал Готовность устройства и раз- решаеус  прием системного сигнала ,Запуск на вход элемента И 35 с выхода первого триггера 36 формируетс  потенциал чтени  на линии запись - чтение 20 блока 13, которым блок 9 пам ти переводитс  в режим чтени , а мультиплексор 8 устанавливаетс  в положение св зи системного адресного входа устройства с адресным входом блока 9 пам ти, работа стартстоцного генератора 39 в этом положении первого триггера 36 запрещена, ito линии 26 блока 13 осуществл етс  установка в исходное (нулевое ) состо ние первого счетчика 3 и установка в единичное состо ние триггеров 6, при этом с выхода триггера 6 разрешаетс  работа элементов 1 сравнени , но так как в- данный момент с выхода ЦАП 2 поступает нулевой сигнал, то ни один из элементов сравнени  не срабатывает.

Работа устройства в. режиме кодировани  начинаетс  с момента поступлени  сигнала по системной линии За51501026

который через элемент И 35 успуск

танавлнвает в единичное состо ние первый триггер 36, сбрасывает второй триггер 37 и через элемент ИЛИ 31 производит установочный сброс второго счетчика 38. При этом с выхода второго триггера 37 снимаетс  системный сигнал Готовность и блокируетс  элемент И 35. Тем самым запрещаетс  повторный запуск устройства до завершени  полного цикла кодировани  по всем каналам или до проведени  операции системного сброса сигналом по линии системный сброс через элемент ИЛИ 34. С выхода первого триггера 36 запускаетс  стартстопный генератор 39, блок пам ти 9 переводитс  в режим записи, мультиплексор 8 переключаетс  на св зь адресного входа блока пам ти 9 с двоичнокодированным выходом блока формировани  приоритетного адреса 4.

Стартстопный генератор 39 формиру ет тактовую серию импульсов, определ ющую синхронный режим работы устройства . Период этой серии выбираетс  равным времени, достаточному дл  установлени  сигнала на выходе ЦАП 2 и срабатывани  элементов 1 сравнени .

Процесс кодировани  аналоговых сигналов в устройстве осуществл етс  по смещенному алгоритму, сочетающему . в себе метод ступенчатого разворачивани  эталонной меры и метод последовательных приближений (метод считывани  или любой другой скоростной алгоритм ). Метод развор ачивани  групповой ступенчатой эталонной меры принимаетс  на первом этапе кодировани . Он позвол ет разбив ать входные каналы на группы по уровню сигналов. Кроме того, номера групп одновременно

 вл ютс  старшими разр дами кода преобразовани  аналоговых величин, так как разворачивание эталонной меры производитс  под управлением кода с выхода первого счетчика 3. В устройстве применен метод перекрыти  шкал первой (разворачивание) и второй (считываниеJ ступеней кодировани , что позвол ет снизить требовани  по

точности к элементам 1 сравнени .

ЦАП 2 должен иметь точность, соответствующую точности всего устройства. Сопр жение шкал ступеней преобразовани  осуществл етс  с помощью сумматора 16.

10

15

20

25

30

35

40

45

50

55

м п к к си м в э н зы ср эл го 1пу ли пр ни Iс  бы ке да ша ме од в чи 2 хо но ко ва с  ше то го ет ст ср хо ад та бл бл ре но

0

5

0

5

0

5

0

5

0

5

После запуска устройства процесс кодировани  по каналам происходит следующим образом. Импульсы с выхода стартстопного генератора 39 при отсутствии сигнала на линии Запрос 24 с выхода элемента ИЛИ 5, что свидетельствует об отсутствии взведенных элементов сравнени , через элемент И 27 по линии Счет 25 поступают на счетный вход первого счетчика 3. После поступлени  первого импульса на выходе счетчика 3 по витс  код, соответствующий младшему разр ду первой ступени кодировани . Этот код, npeo6pa3OBaHj{bm в аналоговый сигнал ЦАП 2, -поступает на входы элементов 1 сравнени  и на суммирующий вход суммирующего усилител  11. При этом могут сработать элементы 1 сравнени , сигнал на входе которых оказываетс  менее сигнала на выходе ЦАП 2. Если срабатывани  элементов сравнени  не наблюдаетс , то через элемент И 27 на счетный вход первого счетчика 3 поступает следую1п;ий им- 1пульс, что приводит к наращиванию величины сигнала на выходе ЦАП 2. Этот процесс безостановочного разворачивани  эталонной меры будет продолжать- Iс  до тех пор пока не сработает хот  бы один из элементов сравнени  в блоке 1 . В этом случае сигналом с выхода элемента ИЛИ 5 по линии Запрос 24 блокируетс  элемент И 27 и разрешаетс  прохождение сигнала через элемент И 29. Одновременно срабатывание одного или более, элементов сравнени  в блоке 1 на очередном этапе разворачивани  эталонной меры с выхода ЦАП 2 вызывает по вление сигналов на выходах блока формировани  приоритетного адреса 4. При этом на двоично- кодированном выходе блока 4 формировани  приоритетного адреса по вл етс  двоично-кодированный адрес старшего по номеру из сработавших элементов сравнени , а на выходе единичного позиционного кода сигнал по вл етс  на линии, соответствующей также старшему из сработавших элементов 1 сравнени . Двоично-кодированный выход блока формировани  приоритетного адреса  вл етс  адресной шиной коммутатора 10 и через мультиплексор 8 блока 9 пам ти. Соответствующа  лини  блока формировани  приоритетного адреса 4 снимает блокировку с одноименного элемента И в группе элементов И 7.

Далее схема устройства реализует алгоритм второй ступени кодировани  по уже адресованному с выхода блока 4 каналу. Тактовые импульсы с выхода старстопного генератора 39 через элемент И 29 начинают поступать на счетный вход второго счетчика 38, По мере заполнени  счетчика через второй дешифратор АО сначала вырабатываетс  управл ющий импульс на линии Синхроимпульс коммутатора 12, по которому открываетс  адресованный канал аналогового коммутатора 10. Далее с выдержкой времени, необходимой дл  за- вершени  переходных процессов на выходе НЧ-фильтра 14, вырабатываетс  сигнал на линии Запуск АЦП 21. АЦП 15 кодирует разност1а1Й сигнал между входным по адресованному каналу и эталонным с выхода ЦАП 2, Результат кодировани  подаетс  на младшие разр ды первого входа сумматора 16. На старшие разр ды этого же входа подаетс  знаковый разр д выходного кода АЦЦ 15. С завершением процедуры кодировани  АЦП 15 вырабатываетс  сигнал Конец кодировани , который через первый- элемент 23 задержки поступает на линию Конец кодировани  АЦП 22 блока 13..Величина задержки определ етс  из времени распространени  си1 - нала через сумматор 16. В блоке 13 сигналом по линии Конец кодировани  АЦП 22 через элемент ИЛИ 30 формируетс  сигнал на линии Синхроимпульс 19, которым данные с выхода сумматора 16 занос тс  в блок 9 пам ти . Кроме того, сигнал Конец кодировани  с выхода первого элемента 2 задержки поступа ет на объединенные вторые входы элементов И группы элементов И 7, где он, проход  через разблокированный с выхода блока формировани  приоритетного адреса 4 эле мент И, поступает на установочный вход одноименного (одномерного ) три гера группы триггеров 6 и сбрасывает его. Сброс триггера в группе триггеров 6 вызывает запрет работы соответствующего элемента 1 сравнени . Таким образом, завершение кодировани  на второй ступени преобразовани  по каналу, выставившему запрос работы второй ступени через элемент ИЛИ 5, приво,од1т к сбросу соответствуюше-- I o элемента 1 сраннени , который пер) сможет (:р;аботать только h сл.е- ДУЮ1ЦСМ цик1и; работы ус:.тройства, i.i .

д 5 0 5 Q п д

5

50

55

только после новой установки соответствующего триггера в группе 6.

Если на данной ступени разворачивани  эталонной меры с выхода ЦАП сработало несколько элементов сравнени  в группе 1, что  вл етс  типовым случаем, то сн тие сигнала с выхода элемента сравнени  с обработанного канала приводит к формированию на выходе блока 5 формировани  приоритетного адреса нового адреса, который соответствует номеру старшего из оставшихс  сработавших элементов сравнени  на данной ступени разворачивани  эталона.

Следует отметить, что сигналом по линии Конец кодировани  АЦП 22 в блоке 13 через элемент ИЛИ 31 осу- тДествл етс  сброс счетчика 38, через которьй реализуетс  программа работы второй ступени преобразовани . Следовательно , по сигналу Конец кодировани  с выхода АЦП 15 осуществл етс  запись полученных данных в блок 9 пам ти , формирование адреса следующего канала, выставившего запрос на обслуживание второй ступенью преобразова- НИН на данном шаге разворачивани  эталонной меры первой ступени разовани  и новый запуск программатора работы второй ступени, если с выхода элемента ИЛИ 5 еще имеетс  запрос , т.е. если еще есть каналы, выставившие запрос на работу второй ступен и на данном такте разворачивани  эталона с выхода ЦАП 2.

Если же на выходе элемента ИЛИ 5 сигнала нет, то по линии Запрос 24 в блоке 13 блокируетс  элемент И 29 и разблокируетс  элемент И 27. Вновь следующий тактовьй импульс поступает на счетный вход счетчика 3, что приведет к наращиванию на одну ступень эталона первой ступени преобразовани . Вновь срабатывает кака -то группа элементов сравнени  в rpytine I и т.д. Далее устройство работает аналогично .

Следует отметить, что перва  ступень преобразовани  на каждом шаге выдел ет группу каналов, входные сигналы которых отличны друг от друга не более, чем на величину кванта разворачивани  эталонного сигнала первой ступени. Следовательно, в процессе/ обработки этих каналов второй ступенью преобразовани , котора  работа ет через аналоговый коммутатор 10.

величина скачков напр жени  на входе ПЧ-фипьтра 14 не будет превьшать величины кванта разворачивани  эталона первой ступени. Величина кванта эталона первой ступени должна превьшать амплитуду помех по входу, так как в устройстве помехозащитой обладает только втора  ступень преобразовани  Если прин ть, например, число разр дов (двоичных ) первой ступени равными п ти, т.е. получить 31 ступень разворачивани  эталона первой ступени , то при 20-вольтовом диапазоне |уровень помех не должен превьшать 0,65 В, что вполне реально. Кроме того, в процессе работы второй, по- мехозащищенной, ступени преобразовани  максимальные скачки напр жени  в процессе переключени  аналогового коммутатора 10 не превыс т 0,65 В, что сохранит линейный режим работы цепочки 7 суммирующий усилитель 11, фильтр НЧ 14, АЦП 15. Линейный режим работы аналоговой измерительной, цепи и малые по амплитуде перепады напр жени  позвол ют существенно изучить динамику цепи, чем сохран етс  возможность установки группового фильтра НЧ при удовлетворительном быстродействии устройства.

Механизм сравнени  шкал первой и второй ступеней преобразовани  устройства реализуетс  сумматором 16. На второй вход этого сумматора, на старшие разр ды, подаетс  код с выхода первого счетчика 3. На остальные (младшие) разр ды этого входа сумматора 16 подаютс  нули (эти разр ды заземлены). С помощью АЦП 15 ко дЬруютс  младшие разр ды. Однако вследствие допустимости использовани  в блоке 1 быстродействующих, но низкоточных элементов сравнени  возможно , что в число обрабатываемых на данном этапе разворачивани  эталона первой ступс1115 -каналов попадут сигналы превышающие по величине один квант эталона первой ступени. Поэтому АЦП 15 должен иметь шкалу, превышающую величину одного кванта с выхода АЦП 2. В этом случае сумматор 16 должен работать как на сложение, так и на вычитание. Поскольку код с выхода счетчика 3 всегда положительный . то код с выхода АЦП 15 формируетс  дополнительный, но, так как он подаетс  на младшие разр ды первого вхо-

0

5

0

5

0

5

0

5

0

5

да сумматора, то дл  сохранени  правила сложени  необходимо значение знакового разр да распростран ть на все старшие разр ды. Следует отметить , что поскольку схема построена так, что эталон первой ступени кодировани  всегда опережает по величине входные сигналы обрабатываемых второй ступенью каналов, то обычно за исключением редких случаев код на выходе АЦП 15 должен быть отрицательным и на старшие разр ды первого входа сумматора распростран етс  единица .

Процесс кодировани  устройства завершаетс  с момента заполнени  первого счетчика 3, выход которого по шине данных 17 поступает на вход дешифратора 32 в блоке 13. СигНсШ с выхода дешифратора 32 поступает через элемент 33 задержки на второй вход элемента И 28. Величина задержки вырабатываетс  из услови  достаточности дл  срабатывани  элементов сравнени  в группе 1 на последней ступени разворачивани  эталонной меры первой ступени преобразовани . По завершении обработки последнего канала последней ступени развора чивани  эталонной меры снимаетс  сигнал Запрос 24 и с выхода элемент И 28 запуститс  одновибратор 41, с вьгхода которого уже независимо от состо ни  входа сформируетс  сигнал сброса, который через элемент НШ 34 действует аналогично сигналу системного сброса. Происходит установка устройства в исходное состо ние.

Чтение данных из блока 9 пам ти осуш;ествл етс  после анализа системной шины Готовность. Чтение можно осуществл ть при наличии сигнала Готовность , так как в этом случае блок 9 пам ти находитс  в режиме чтени , а его адресный вход через мультиплексор 8 подключен к адресному входу устройства. Синхронизаци  процедуры чтени  осуществл етс  по системному синхровходу Чтение, сигнал с которого через элемент 1ШИ 30 поступает на выход Синхроимпульс 19 блока 13 и далее на синхровход блока 9 пам ти .

На фиг.З приведена временна  диаграмма процедуры кодировани  по каналам . .Стрелками показана последова- тельтюсть обработки кина.п  второй ступенью преобразовани . Индексами

Т и Т обозначены соответственно врем  смены диапазона при переходе от одной степени разворачивани  эталонной меры к другой и врем  кодировани  по каналу второй ступенью преобразовани  .

На фиг.4 приведена временна  диаграмма работы блока 13. В скобках (цифрами) обозначены номера линий и блоков в соответствии с обозначени ми на фиг.I и 2.

Дп  вы влени  преимуществ данного устройства по сравнению с прототипом сравним их по уровню помехозащищен- ности на высоких частотах. Устройство-прототип не защищено от помех во всем диапазоне частот, вплоть до частоты fр, кртора  ДПЯ сравнени  элементной базы достигает значени  (5...20) МГц. Дп  предпоженного устройства при числе каналов N 512 и средней точности (п 12), выбира  частоту полюса фильтра из компромиссных требований к быстродействию и защищенности равной fо 1000 f , получаем fp Ю Гц, а(, кГц. Следовательно в диапазоне от 100 кГц до 10 КГц (т.е. две декады ) уровень подавлени  помех по входу будет не хуже 20 дБ. В диапазоне 10-100 кГц уровень подавлени  помех будет возрастать от 3 до 20 дБ. В то же врем  при указанных услови х врем  установлени  сигнала на выходе группового фильтра не превысит 10 мк Ске. Такое врем  может быть вполне компенсировано использованием быстродействующего АЦП (например, АЦП считывани  ). Следовательно, устройство при равном быстродействии на половине частотного диапазона, воспринимаемого устройством, аддитивных помех имеет уровень защищенности по входу на 20 дБ более, чём устройство-про- тотип. Устройство может быть реализовано на микросхемах серий 594, 521, 574, 544, I 108, ИЗО, I 133.

Claims (1)

1. Формула изобретени 

   Устройство дл  ввода аналоговой информации, содержащее группу элементов сравнени , группу триггеров-, группу элементов И, дифро аналог о вьпЧ преобразователь, первый счетчик, блок формировани  приоритетного адреса, первый элемент ИЛИ, мультиплексор, блок пам ти, блок управлени , причем

   д

   5

   0

   0

   5

   первые информационные входы элементов сравнени   вл ютс  информационными входами устройства, вторые информационные входы элементов ср авнени  подключены к выходу цифроаналогового преобразовател , входы которого соединены с выходами первого счетчика, / выходы элементов сравнени  подключены к входам блока формировани  приоритетного адреса и входам первого элемента ИЛИ, стробирук цие входы элементов сравнени  соединены с выхода- ми соответствующих триггеров группы, выходы элементов И группы соединены с R-входами соответствующих триггеров группы, первые входы элементов И группы соединены с соответствующими выходами единичного позиционного кода блока формировани  приоритетного адреса, двоично-кодированный выход которого подключен к первому информационному входу мультиплексора, выход которого соединен с адресным входом блока пам ти, выход которого  вл етс  информационным выходом устройства , отличающеес  тем, что, с целью повышени  надежности устройства, в него введены аналоговый коммутатор, суммирующий усилитель , аналого-цифровой преобразователь , сумматор, первый элемент задержки , фильтр нижних частот, а блок управлени  содержит первый и второй триггеры, второй элемент задержки, второй, третий и четвертый элементы ИЛИ, первый и второй дешифраторы, одновибратор, с первого по четвертый элементы И, второй счетчик, генератор импульсов, причем информационные входы коммутатора соединены с информационными входами устройства, выход коммутатора соединен с вычитающим . входом суммирующего усилител , суммирующий вход которого подключен к выходу цифроаналогового преобразовател , адресный вход коммутатора соединен с двоично-кодированным выходом блока формировани  приоритетного адреса , синхронизирующий вход коммутатора подключен к первому выходу второго дешифратора, выход суммирующего усилител  через фильтр нижних частот подключен к информационному входу аналого-цифрового преобразовател , информационные выходы которого соединены с первой группой входов сумматора , втора  группа входов которого подключена к выходу знакового разр да аналого-цифрового преобразовател , треть  группа входов сумматора подключена к выходу первого счетчика и входу пбрвого дешифратора, четверта  группа входов сумматора соединена с пшной нулевого потенциала, выход сумматора подключен к информационному входу блока пам ти, синхровход которого соединен с выходом второго элемента ИЛИ, вход записи-чтени  блока пам ти подключен к управл ющему входу мультиплексора и выходу первого триггера , второй информационный вход мультиплексора  вл етс  адресным вхо- 15 дом устройства, управл ющий вход аналого-цифрового преобразовател  соединен с вторым выходом второго дешифратора , выход Конец кодировани 

   lUlH, первый вход второго элемента Ш1  вл етс  входом чтени  устройства, входом запроса которого  вл етс  пер вый вход первого элемента И, второй вход которого соединен с вькодом вто рого триггера и  вл етс  выходом готовности устройства, установочным входом которого  вл етс  второй вход четвертого элемента ИЛИ, первьш вход которого соединен с выходом одновибратора , вход которого подключен к вы ходу четвертого элемента И, второй вход которого через второй элемент задержки подключен к выходу первого дешифратора, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, S-входом первого триггера и R-входом второго триггера, вы

   10

   аналого-цифрового преобразовател  че- 20 х°Д четвертого элемента ИЛИ подклюрез первый элемент задержки подключен к вторым входам элементов И группы и вторым входам второго и третьего элементов ИЛИ, выход первого элемента . РШИ соединен с первыми инверсными 25 входами второго и четвертого элементов И и первым входом третьего элемента И, счетный вход первого счетчика подключен к выходу второго элеменчен к S-входу второго триггера и R-входу первого триггера, выход кото рого подключен к входу генератора импульсов, выход которого соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И подключен к счетному входу второго счетчика, установочный вход которого соединен с выходом третьего

   та И, установочный вход первого счет- JQ элемента ИЛИ, выходы второго счетчичика соединен с S-входами триггеров группы и выходом четвертого элемента

   ка соединены с входами второго дешиф ратора.

   15 1026

   lUlH, первый вход второго элемента Ш1И  вл етс  входом чтени  устройства, входом запроса которого  вл етс  первый вход первого элемента И, второй вход которого соединен с вькодом второго триггера и  вл етс  выходом готовности устройства, установочным входом которого  вл етс  второй вход четвертого элемента ИЛИ, первьш вход которого соединен с выходом одновиб ратора, вход которого подключен к выходу четвертого элемента И, второй вход которого через второй элемент задержки подключен к выходу первого дешифратора, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, S-входом первого триггера и R-входом второго триггера, вы10

   х°Д четвертого элемента ИЛИ подключен к S-входу второго триггера и R-входу первого триггера, выход которого подключен к входу генератора импульсов, выход которого соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И подключен к счетному входу второго счетчика, установочный вход которого соединен с выходом третьего

   элемента ИЛИ, выходы второго счетчика соединены с входами второго дешифратора .

   Коми f

   Ийпр гквиие на выходе U/lf

   МНОЙ 3

   kSanp (г)

   1Г-I