t Изобретение относитс к вычисли тельной технике и может быть использовано при построении устройст сопр жени с вычислительными устро , ствами, функционирующими в системе остаточных классов (СОЖ), а также в аппаратуре передачи данных, использующей коды СОК. Известно устройство дл преобразовани чисел из кода СОК в даоичный код, содержащее многовыходовый элемент И и суммирующие счетчики по числу оснований системь СОК, входы которых подключены к выходам блока управлени и входу накапливающего счетчика . Недостаток данного устройства со тоит в том, что до подачи счетных импульсов в счетчики по модулю необходимо вносить значени аддитивных инверсий остатков кодового слова СОК по соответствующим основани что, в свою очередь,обуславливает не обходимость вычислени аддитивных инверсий. Кроме того, устройство характеризуетс низким быстродействием . Наиболее близким к предлагаемому по технической сущности вл етс преобразователь кода системы остаточных классов в двоичный код, содержащий суммирующие счетчики, вход ные регистры, схемы сравнени по ос новани м СОК, двоичный счетчик, выход которого вл етс выходом устройства , первый триггер, первый и второй злементы И, причем входы первого злемента И подключены соответственно к выходам схем сравнени кроме схемы сравнени по наибольшему основанию СОК, выходы каждого входного регистра подключены к первым группам входов соответствующих схем сравнени , вторые группы входов которых подключены к выходам соответствующих суммирующих счетчико по основани м СОК,первый вход второго элемента И вл етс входом тактовых импульсов, первый вход первого триг гера вл етс входом пуска устрой ства , выход третьего злемента И подключен к счетному входу двоичног накапливающего счетчика, а первый вход - к выходу второго элемента И, первому входу четвертого элемента И и счетному входу суммирующего счетч ка по наибольшему основанию СОК, второй вход третьего элемента И под 79 к.пючен к второму входу четвертого элемента И, первый вход второго триггера подключен к первому входу первого триггера, второй вход которого подключен к входу п того элемента И, единичный выход первого триггера подключен к второму входу второго элемента И, второй вход второго триггера и первый вход п того элемента И объединены и подключены к выходу первого элемента И, а второй вход п того элемента И подключен к выходу схемы сравнени по наибольшему основанию СОК 2. Недостаток известного преобразовател состоит в относительно низком быстродействии, поскольку максимальное число тактов преобразовани составл ет величину n-t 8, . Цель изобретени - повышение быстродействи преобразовател . Поставленна цель достигаетс тем, что в преобразователь непозиционного кода в двоичный код, содержапщй группу входных регистров, группу схем сравнени , группу элементов И и группу счетчиков по модулю, входы которых соединены соответственно с выходами элементов И группы, первые входы которых соединены с тактовым входом преобразовател , информационные входы которого соединены с входами входных регистров группы, выходы которых соединены с первыми входами соответствующих схем сравнени группы, вторые входы которых соединены с выходами соответствующих счетчиков по модулю группы, введены группа триггеров, элемент ИЛИ, коммутатор, накопительный сумматор по модулю, выходы которого вл ютс выходами преобразовател , входы констант эквивалентов которого соединены с информационными входами коммутатора, выходы которого соединены с информационными входами накопительного сумматора по модулю, управл ющий вход которого соединен с выходом элемента ИЛИ, входы которого соединены с выходами элементов И группы, вторые входы которых соеинены с выходами соответствующих триггеров группы и управл ющими входами -коммутатора, выход i -и схемы сравнени группы ( -П ), где n - число модулей входного кода, соединен с нулевым входом i -го и единичным входом (+1)-го триггера группы, единичный вход первого триггера группы вл етс входом пуска преобразовател . На чертеже приведена структурна схема предлагаемого преобразовател Преобразователь непозиционного кода в двоичный код содержит группу входных регистров 1, в которые занос тс остатки преобразуемого числа в СОК, группу счетчиков 2 по модул м , группу схем 3 сравнени , группу элементов И 4, группу тригге ров 5, коммутатор 6, накопительный, сумматор 7 по модулю, элемент ИЖ 8 информационный вход 10 пуска тактовый вход 11, выходы 12 съема преобразованного кода и входы 13 коэффициентов. Преобразователь работает следующим образом. В качестве алгоритма функциониро вани используетс метод преобразовани с помощью ортогональньпс базисов . Дл СОК с основани ми Р Р. РП число А в числовом диапап зоне О-.П РЧ -1 однозначно представлено остатками Л (оС, ot ) . Согласно метода ортогональных базисов число А в- позиционной системе счислени представл етс как А Cii B H-OC2B2 «-...+«(„В„, (1) где В коэффициент ортогонального базиса, которьй, в свою очередь.находитс из соотношени 1 коэффициент, выбираемый гП таким образом, чтобы 8j UmoaPjV Например, дл СОК с основани ми , , и коэффициенты ортогонального базиса соответственно равны В 1001 , B:j и B, 192V В исходном состо нии счетчики 2 и выходной сумматор по модулю обну лены, триггеры 5 установлены в нул вое состо ние. Остатки ,1162 ,... ОС по входам занос тс во входные регистры 1. Так как все триггеры 5 установлены в нулевые состо ни , то нулевые потенциалы на их выходах, прикладываемые к управл ющим входам схем 3 сравнени (не показано), запрещают по вление на выходах сигналов сравнени , тем самым предотвращаютс ложные запуски триггеров 5 в случае равенства хот бы одного из остатков нулю. После подготовки преобразовател к работе на вход 10 поступает импульс запуска, который переводит триггер 5 в единичное состо ние, разреша тем самым сравнение содержимого регистра 1 с нулевым состо нием счетчика 2, соответствующего младшему основанию Р . Если значение первого остатка равно нулю, то сразу же по приходу разрешающего сигнала с триггера 5 на выходе схемы 3 сравнени по вл етс единичный сигнал, которьй сбрасывает триггер 5 в нулевое состо ние и переводит его в единичное состо ние. Если значение первого остатка -не равно нулю, то открьгоаетс элемент И 4 сигналом с триггера 5, и тактовые импульсы с входа 11 поступают через эле11|1ент И 4 на счетный вход первого счетчика 2 по модулю Р . Каждый тактовый импульс увеличивает содержимое первого счетчика по модулю на единицу . Одновременно управл ющий сигнал с триггера 5 поступает на первый вход коммутатора 6, который подключает к информационньв 1 входам сумматора 7 по модулю группу входов. На эти входы подаетс значение соответствующего коэффициента ортогонального базиса, дл приведенной СОК В,, 100%. Импульсы свыхода элемента И 4 через элемент ИЛИ 8 поступают на управл ющий вход сумматора 7 по модулю , при этом с каждым пришедшим импульсом содержимое сумматора 7 по модулю увеличиваетс на величину коэффициента ортогонального базиса В... Когда содержимое первого счетчика 2 по модулю совпадает с содержимым первого регистра 1, на выходе схемы 3 сравнени по витс импульс, который установит триггер 5 в нулевое состо ние, запретив поступление тактовых импульсов через элемент И 4. Одновременно это импульс переводит триггер 5 в единичное состо ние . При этом коммутатор 6 подключает к информационным входам сумматора 7 по модулю шины со значением коэффициента В. Поступающие импуль сы увеличивают содержимое.второго счетчика 2 по модулю и содержимое сумматора 7 по модулю на величину Работа преобразовател продолжаетс до тех пор, пока не будет достигнуто нулевое состо ние всех триггеров 5. После этого тактовые импульсы не будут поступать ни на один из счетчиков 2 по модулю и на сумматор 7 по модулю. На этом процесс преобразовани прекращаетс и его результат поступает на выход t2 преобразовател . Пусть в СОК с основани ми , , В 11 и Вд 13 число представл етс остатками 064 2, oi и « Тогда после поступлени импульса пуска на вход 10 до сброса триггера 5 на вход счетчика 2 по модулю поступают два импульса и содержимое сумматора 7 по модулю становитс равным ОС В, 2 1001 2002. Далее поступают три импульса на вхо второго счетчика 2 по модулю, к содержимому сзч4матора 7 .по модулю добавл етс величина и его содержимое становитс равным 2002+2145 - 4147. После установки (В единичное состо ние сумматора 7 сразу же сбрасываетс и в единичное состо ние устанавливаетс триггер 5 Содержимое сумматора 7 по модулю ув личиваетс на величину «1925 (17325)mod , а содержимое сумматора 7 по модулю становитс 2310+4175 (6485) mod 5005 1452, что соответствует искомому результату. По сравнению с известньм предлагаемый преобразователь обладает более высоким быстродействием. В предлагаемом устройстве максимальное число тактов пре бразовани составл ет величину на каждом из г (по количеству оснований выбранной СОК) шагов преобразовани . Таким образом, максимальное количество тактов преобразовани предлагаемого преобразовател составл ет n. () ЕР.- Выигрыш в быстродействии равен отношению . . . . 51 Р:-п 1 Выигрьш в быстродействии дл СОК основани ми Р 5, , Р 13 () можно представить в иде Ng.muy 398 12,375 раз. Пп ЧИПУ J сли эту СОК расширить одним основаием Р, 17, то 8.тах 5020 .,,/ А ТГ л tU4,0. n-mov ° Таким образом, использование . зобретени позвол ет повысить быстодействие предлагаемого преобразоател .