KR960039657A - Pll 회로 및 방법 - Google Patents

Pll 회로 및 방법 Download PDF

Info

Publication number
KR960039657A
KR960039657A KR1019960011188A KR19960011188A KR960039657A KR 960039657 A KR960039657 A KR 960039657A KR 1019960011188 A KR1019960011188 A KR 1019960011188A KR 19960011188 A KR19960011188 A KR 19960011188A KR 960039657 A KR960039657 A KR 960039657A
Authority
KR
South Korea
Prior art keywords
counter
time information
output value
program
phase information
Prior art date
Application number
KR1019960011188A
Other languages
English (en)
Other versions
KR100197312B1 (ko
Inventor
나츠키 고시로
아츠시 히로타
노리야 사카모토
Original Assignee
사또오 후미오
가부시기가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도시바 filed Critical 사또오 후미오
Publication of KR960039657A publication Critical patent/KR960039657A/ko
Application granted granted Critical
Publication of KR100197312B1 publication Critical patent/KR100197312B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/24—Systems for the transmission of television signals using pulse code modulation
    • H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
    • H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
    • H04N7/56—Synchronising systems therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multimedia (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
  • Superheterodyne Receivers (AREA)
  • Synchronizing For Television (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

본 발명은 수신측 시스템·클럭의 주파수 및 위상의 록크하는 시간을 단축할 수 있으며, 시스템·클럭의 주파수를 정확히 제어가능한 PLL 회로를 제공한다.
프로그램 전환 직후, 또는 타임 베이스 전환직후, 또는 전원온 직후에, 한번 PCR(비트 스트림에 삽입된 시간 정보 및 위상 정보)의 값을 카운터(19)에 로드한 후, PCR의 값과 카운터(19)의 출력값과의 차분을 취하고, 다음으로 PCR이 보내져온 타이밍으로 PCR의 값과 카운터(19)의 출력값과의 차분을 취한 후, PCR의 값을 카운터(19)에 로드하도록 하고, 상기에 의해 수신측의 시스템·클럭의 주파수 및 위상의 록크하는 시간을 단출할 수 있도록 한 것이다.

Description

PLL 회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 PLL 회로의 제1실시예의 구성을 도시하는 블럭 회로도.

Claims (18)

  1. 비트 스트림에 삽입된 시간 정도 및 위상 정보와 발진기로부터 발생되는 시스템 클럭에 의해서 동작하는 카운터의 출력값과의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 시간 정보 및 위상 정보를 일치시키는 PLL 회로에 있어서, 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 시간 정보 및 위상 정보를 전송되어 오는 순서로 2회 연속 상기 카운터에 로드하는 로드 제어 수단을 구비하는 것을 특징으로 하는 PLL 회로.
  2. 제1항에 있어서, 상기 로드 제어 수단은 1회째의 로드 후, 일정기간 비트 스트림에 삽입되는 시간 정보 및 위상 정보와 상기 카운터의 출력값과의 차분을 취하지 않고, 상기 일정기간을 초과한 후에 제일 처음으로 전송되어 온 시간 정보 및 위상 정보를 상기 카운터에 로드하는 것을 특징으로 하는 PLL 회로.
  3. 제1항에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보는, ISO/IEC13818의 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼선스·익스텐션이고, 상기 로드 제어 수단은 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션을 트랜스포트·스트림에 삽입되어 있는 순서로 2회 연속 상기 카운터에 로드하고, 상기 카운터의 출력값의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션의 값을 일치시키도록 하는 것을 특징으로 하는 PLL 회로.
  4. 비트 스트림에 삽입되는 시간 정보 및 위상 정보와 발진기로부터 발생되는 시스템·클럭에 의해서 동작하는 제의 카운터의 출력값과의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 제1의 카운터의 출력값과 상기 시간 정보 및 위상 정보를 일치시키는 PLL 회로에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 제1의 카운터의 출력값의 차분값에 대해서 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보의 삽입 간격에 따른 보정을 실시하는 보정 수단을 구비하는 것을 특징으로 하는 PLL 회로.
  5. 제4항에 있어서, 상기 보정 수단은 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보의 삽입 위치를 나타내는 신호를 리셋 신호로 하고, 상기 발진기로부터 발생되는 시스템·클럭을 카운트하여 상기 시간 정보 및 위상 정보의 삽입 간격의 값을 얻는 제2의 카운터와, 상기 제2의 카운터의 출력값에서 얻어지는 시간 정보 및 위상 정보의 삽입 간격의 값을 기초로 하여 계수를 발생하는 계수 발생기와, 상기 계수 발생기로부터 출력되는 계수를 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 제1의 카운터의 출력값과의 차분값에 곱하는 승산기를 구비하는 것을 특징으로 하는 PLL 회로.
  6. 제4항에 있어서, 상기 보정 수단은 상기 비트 스트림으로부터 순차 연속하여 추출되는 2개의 시간 정보 및 위상 정보의 차분을 취하는 차분 연산 수단과, 상기 차분 연산 수단의 출력값을 기초로 하여 계수를 발생하는 계수 발생기와, 상기 계수 발생기로부터 출력되는 계수를 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 제1의 카운터의 출력값과의 차분값에 곱하는 승산기를 구비하는 것을 특징으로 하는 PLL 회로.
  7. 제4항에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보는, ISO/IEC13818의 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션이고, 상기 보정 수단은 상기 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션과 상기 제1의 카운터의 출력값과의 차분값에 대해서 상기 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션의 삽입 간격에 따른 보정을 실시하고, 상기 제1의 카운터의 출력값의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 제1의 카운터의 출력값과 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션의 값을 일치시키도록 하는 것을 특징으로 하는 PLL 회로.
  8. 비트 스트림에 삽입된 시간 정보 및 위상 정보와 발진기로부터 발생되는 시스템·클럭에 의해서 동작하는 제1의 카운터의 출력값과의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 제1의 카운터의 출력값과 상기 시간 정보 및 위상 정보를 일치시키는 PLL 회로에 있어서, 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 시간 정보 및 위상 정보를 전송되어 오는 순서로 2회 연속 상기 제1의 카운터에 로드하는 로드 제어 수단과, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 제1의 카운터의 출력값과의 차분값에 대해서 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보의 삽입 간격에 따른 보정을 실시하는 보정 수단을 구비하는 것을 특징으로 하는 PLL 회로.
  9. 제8항에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보는, ISO/IEC13818의 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션이고, 상기 로드제어 수단은 상기 발진기로부터 발생되는 시스템 클럭의 주파수 및 위상을 끌어넣는 과정에서 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션을 트랜스포트·스트림에 삽입되어있는 순서로 2회 연속 상기 제1의 카운터에 로드하고, 상기 보정 수단은 상기 트랜스프트·스트림에 삽입되어있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션과 상기 제1의 카운터의 출력값과의 차분값에 대해서 상기 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션의 삽입 간격에 따른 보정을 실시하고, 상기 제1의 카운터의 출력값의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 제1의 카운터의 출력값과 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션의 값을 일치시키도록 하는 것을 특징으로 하는 PLL 회로.
  10. 비트 스티림에 삽입된 시간 정보 및 위상 정보와 발진기로부터 발생되는 시스템·클럭에 의해서 동작하는 카운터의 출력값과의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 시간 정보 및 위상 정보를 일치시키는 PLL 방법에 있어서, 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 시간 정보 및 위상 정보를 전송해 오는 순서로 2회 연속 상기 카운터에 로드하는 로드 제어 과정을 구비하는 것을 특징으로 하는 PLL 방법.
  11. 제10항에 있어서, 상기 로드 제어 과정은 1회째의 로드 후, 일정기간 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 카운터의 출력값과의 차분을 취하지 않고, 상기 일정기간을 초과한 후에 제일 최초로 전송되어 온 시간 정보 및 위상 정보를 상기 카운터에 로드하는 것을 특징으로 하는 PLL 방법.
  12. 제10항에 있어서, 상기 비트 스트림에 사입된 시간 정보 및 위상 정보는, ISO/IEC13818의 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션이고, 상기 로드 제어 과정은 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션을 트랜스포트·스트림에 삽입되어 있는 순서로 2회 연속 상기 카운터에 로드하고, 상기 카운터의 출력값의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션의 값을 일치시키도록 하는 것을 특징으로 하는 PLL 방법.
  13. 비트 스트림에 삽입된 시간 정보 및 위상 정보와 발진기로부터 발생되는 시스템·클럭에 의해서 동작하는 카운터의 출력값과의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 시간 정보 및 위상 정보를 일치시키는 PLL 방법에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 카운터의 출력값과의 차분값에 대해서 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보의 삽입 간격에 따른 보정을 실시하는 보정 과정을 구비하는 것을 특징으로 하는 PLL 방법.
  14. 제13항에 있어서, 상기 보정 과정은 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보의 삽입 위치를 나타내는 신호를 리셋 신호로 하고, 상기 발진기로부터 발생되는 시스템·클럭을 카운트하여 상기 시간 정보 및 위상 정보의 삽입 간격의 값을 얻는 카운트 처리 과정과, 상기 카운트 처리 과정의 출력값으로부터 얻어지는 시간 정보 및 위상 정보의 삽입 간격의 값을 기초로 하여 계수를 발생하는 계수 발생 처리 과정과, 상기 계수 발생 처리 과정에서 얻어지는 계수를 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 제1의 카운터의 출력값과의 차분값에 곱하는 승산 처리 과정을 구비하는 것을 특징으로 하는 PLL 방법.
  15. 제13항에 있어서, 상기 보정 수단은 상기 비트 스트림으로부터 순차 연속하여 추출되는 2개의 시간 정보 및 위상 정보의 차분을 취하는 차분 연산 처리 과정과, 상기 차분 연산 처리 과정의 출력값을 기초로 하여 계수를 발생하는 계수 발생 처리 과정과, 상기 계수 발생 처리 과정에서 얻어지는 계수를 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 카운터의 출력값과의 차분값에 곱하는 승산 처리 과정을 구비하는 것을 특징으로 하는 PLL 방법.
  16. 제13항에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보는, ISO/IEC13818의 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션이고, 상기 보정 과정은 상기 트랜스포트 스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션과 상기 카운터의 출력값과의 차분값에 대해서 상기 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션의 삽입 간격에 따른 보정을 실시하고, 상기 카운터의 출력값의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션의 값을 일치시키도록 하는 것을 특징으로 하는 PLL 방법.
  17. 비트 스트림에 삽입된 시간 정보 및 위상 정보와 발진기로부터 발생되는 시스템·클럭에 의해서 동작하는 카운터의 출력값과의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 시간 정보 및 위상 정보를 일치시키는 PLL 회로에 있어서, 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 시간 정보 및 위상 정보를 전송되어 오는 순서로 2회 연속으로 상기 카운터에 로드하는 로드 제어 과정과, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보와 상기 카운터의 출력값과의 차분값에 대해서 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보의 삽입 간격에 따른 보정을 실시하는 보정 과정을 구비하는 것을 특징으로 하는 PLL 방법.
  18. 제17항에 있어서, 상기 비트 스트림에 삽입된 시간 정보 및 위상 정보는, ISO/IEC13818의 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션이고, 상기 로드 제어 과정은 상기 발진기로부터 발생되는 시스템·클럭의 주파수 및 위상을 끌어넣는 과정에서 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션을 트랜스포트·스트림에 삽입되어 있는 순서로 2회 연속으로 상기 카운터에 로드하고, 상기 보정 과정은 상기 트랜스포트·스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션과 상기 카운터의 출력값과의 차분값에 대해서 상기 트랜스포트 스트림에 삽입되어 있는 프로그램·클럭·레퍼런스·베이스 및 프로그램·클럭·레퍼런스·익스텐션의 삽입 간격에 따른 보정을 실시하고, 상기 카운터의 출력값의 차분값을 기초로 하여 상기 발진기를 전압 제어하는 것에 의해 상기 카운터의 출력값과 상기 프로그램·클럭·레퍼런스·베이스 및 상기 프로그램·클럭·레퍼런스·익스텐션의 값을 일치시키도록 하는 것을 특징으로 하는 PLL 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019960011188A 1995-04-14 1996-04-13 Pll 회로 및 방법 KR100197312B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11401695A JPH08288880A (ja) 1995-04-14 1995-04-14 Ｐｌｌ回路及び方式
JP95-114016 1995-04-14

Publications (2)

Publication Number Publication Date
KR960039657A true KR960039657A (ko) 1996-11-25
KR100197312B1 KR100197312B1 (ko) 1999-06-15

Family

ID=14626947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960011188A KR100197312B1 (ko) 1995-04-14 1996-04-13 Pll 회로 및 방법

Country Status (5)

Country Link
US (1) US5768326A (ko)
EP (1) EP0738054A2 (ko)
JP (1) JPH08288880A (ko)
KR (1) KR100197312B1 (ko)
CA (1) CA2174197A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190996B1 (ko) * 1995-08-09 1999-06-15 이계철 위상 동기회로
US6233256B1 (en) * 1996-03-13 2001-05-15 Sarnoff Corporation Method and apparatus for analyzing and monitoring packet streams
DE69713241T2 (de) * 1996-10-08 2003-02-20 Sony Corp., Tokio/Tokyo Empfangsvorrichtung und -verfahren und Phasenregelkreis
KR100241325B1 (ko) * 1996-11-06 2000-02-01 윤종용 엠펙-2 디코더의 클럭 복원 장치 및 그 복원 방법
US6356567B2 (en) * 1997-09-26 2002-03-12 International Business Machines Corporation Embedded clock recovery and difference filtering for an MPEG-2 compliant transport stream
US6195403B1 (en) * 1997-09-26 2001-02-27 International Business Machines Corporation Pulse generator for a voltage controlled oscillator
US8306170B2 (en) * 1998-03-31 2012-11-06 International Business Machines Corporation Digital audio/video clock recovery algorithm
US6400930B1 (en) * 1998-11-06 2002-06-04 Dspc Israel, Ltd. Frequency tuning for radio transceivers
DE19946502C1 (de) * 1999-09-28 2001-05-23 Siemens Ag Schaltungsanordnung zum Erzeugen eines zu Referenztaktsignalen frequenzsynchronen Taktsignals
US6429902B1 (en) * 1999-12-07 2002-08-06 Lsi Logic Corporation Method and apparatus for audio and video end-to-end synchronization
JP2004015318A (ja) * 2002-06-05 2004-01-15 Fujitsu Ltd システムクロック同期手段を有する情報伝送システムおよびその情報伝送装置
KR100449742B1 (ko) * 2002-10-01 2004-09-22 삼성전자주식회사 멀티미디어 방송 송수신 장치 및 방법
US8284886B2 (en) * 2003-01-17 2012-10-09 Texas Instruments Incorporated Radio frequency built-in self test for quality monitoring of local oscillator and transmitter
WO2008129816A1 (ja) * 2007-03-28 2008-10-30 Panasonic Corporation クロック同期方法
JP5124755B2 (ja) * 2007-11-13 2013-01-23 石川県 画像撮影システム
JP6603437B2 (ja) * 2017-03-27 2019-11-06 株式会社日立国際電気 放送波同期信号変換装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5287182A (en) * 1992-07-02 1994-02-15 At&T Bell Laboratories Timing recovery for variable bit-rate video on asynchronous transfer mode (ATM) networks
US5543853A (en) * 1995-01-19 1996-08-06 At&T Corp. Encoder/decoder buffer control for variable bit-rate channel

Also Published As

Publication number Publication date
US5768326A (en) 1998-06-16
CA2174197A1 (en) 1996-10-15
EP0738054A2 (en) 1996-10-16
KR100197312B1 (ko) 1999-06-15
JPH08288880A (ja) 1996-11-01

Similar Documents

Publication Publication Date Title
KR960039657A (ko) Pll 회로 및 방법
JPWO2003010674A1 (ja) 位相補正回路
JPH01103041A (ja) パルス位置変調信号の語クロツクの導出方法及び回路装置
JPH10200518A (ja) 同期信号検出方式
EP0946017A3 (en) Data transmission device
US20010053188A1 (en) Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus
KR19980019615A (ko) 피에이엠방식 통신장치의 타이밍 복구회로
KR100190996B1 (ko) 위상 동기회로
TWI768690B (zh) 無參考時脈之時脈資料回復裝置及其方法
JP2003134098A (ja) シリアル受信装置
US6731675B2 (en) Receiving device for spread spectrum communication system
JP2988418B2 (ja) クロック同期化システム
JP3487055B2 (ja) 入力信号同期処理装置
KR100224578B1 (ko) 디지탈 위상폐루프회로를 이용한 타이밍복원방법 및 그 장치
JPH07307730A (ja) フレーム同期装置
JP3118938B2 (ja) スペクトラム拡散通信用復調装置
KR100201281B1 (ko) 팩시밀리 모뎀에서의 클럭 복구방법 및 회로
JP3493111B2 (ja) 半導体集積回路装置
JP3225060B2 (ja) 符号誤り検出装置
KR0155523B1 (ko) 직접대역확산 시스템의 2차 동기장치
KR0179507B1 (ko) 시스템 타임 클럭 복원 장치에서의 업 신호 및 다운 신호 생성 방법
JPH0646716B2 (ja) 相関器
JPH0720173A (ja) ケーブル長検出回路
JPS63262980A (ja) 矩形波信号の同期検出装置
JPH0730383A (ja) パルス信号発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20090123

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee