JPH07307730A

JPH07307730A - フレーム同期装置

Info

Publication number: JPH07307730A
Application number: JP6119716A
Authority: JP
Inventors: Katsuhiko Hiramatsu; 勝彦平松; Kazunori Igai; 和則猪飼
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-05-10
Filing date: 1994-05-10
Publication date: 1995-11-21
Anticipated expiration: 2016-03-07
Also published as: JP3142205B2

Abstract

(57)【要約】【目的】フレームの初期位相差に依存せずに、短い時
間で同期引き込みを実行できるフレーム同期装置を提供
する。【構成】入力するフレームパルスに基づいてフレーム
同期を獲得するフレーム同期装置において、フレームパ
ルスをフレーム周期で同期的に加算する加算手段２と、
加算手段の加算結果を格納するメモリ５と、メモリの加
算結果が格納されるアドレスを制御するアドレス制御手
段４と、加算結果を設定値と比較し、加算結果が設定値
19を超えたときにフレーム同期の獲得を判定する比較手
段８とを設ける。Ｎシンボルから成る各フレームの同一
シンボル位置に対応する時刻において発生したフレーム
パルスが同期的に加算され、加算値がメモリの各シンボ
ル位置別のアドレスに格納され、加算値が設定数を超え
たときに、同期引き込みと判定し、その加算値が格納さ
れたメモリの相対アドレス10からフレーム位相の初期位
相差を検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信を行な
う受信装置の同期装置に関し、特に、短時間で同期引き
込みができるように構成したものである。

【０００２】

【従来の技術】近年、通信のディジタル化が目ざましい
勢いで進んでいる。このディジタル通信では、受信側に
おいて高速且つ高精度でフレーム同期を引き込むための
技術が必要となる。

【０００３】従来、同期引き込みには、「ＰＬＬ−ＩＣ
の使い方」（畑雅恭、古川計介、秋葉出版、ＰＰ．１
４６−１５４）に記載されているように、ＰＬＬ（位相
同期ループ）を利用する同期装置が用いられている。こ
の装置は、図１１に示すように、ＰＬＬの制御を受けて
最終的に入力信号に同期した信号を出力するディジタル
ＶＣＯ（電圧制御発振器）48と、入力信号とディジタル
ＶＣＯ48出力との位相を比較し、その結果に基づいて＋
１または−１のデータを出力する２値量子化位相比較器
43と、２値量子化位相比較器43の出力を計数してその計
数値がある値（Ｎ）を超えたときに補正信号をディジタ
ルＶＣＯ48に出力するシーケンシャル・ループ・フィル
タ44とを備えており、２値量子化位相比較器43は、入力
信号とディジタルＶＣＯ48の出力との位相を比較する位
相比較器41と、この位相比較結果を２値に量子化する量
子化器42とを具備し、また、ディジタルＶＣＯ48は、固
定周波数の信号を発振する固定発振器47と、シーケンシ
ャル・ループ・フィルタ44から信号が出力されたときに
固定発振器47の出力にパルスを付加または除去するパル
ス付加／除去回路46と、パルスの付加または除去された
固定発振器47の出力を分周する分周器45とを具備してい
る。

【０００４】この同期装置では、２値量子化位相比較器
43が、ディジタルＶＣＯ48の出力信号と入力信号との位
相を比較し、ディジタルＶＣＯ48の出力の位相が進んで
いるときには−１、遅れているときには＋１の値を量子
化器42から出力する。シーケンシャル・ループ・フィル
タ44は、量子化器42の出力を計数し、その計数値が＋Ｎ
になると、パルス付加／除去回路46に対して、パルスの
除去を制御する補正信号を出力し、−Ｎになると、パル
スの付加を制御する補正信号を出力する。

【０００５】従って、この装置をフレーム同期装置とし
て用いる場合には、ディジタルＶＣＯ48の出力信号の位
相がフレーム同期信号の位相と正または負の一方向にず
れているとき、同期引き込みの開始からＮフレーム後に
最初の補正信号がシーケンシャル・ループ・フィルタ44
によって出力されることになる。

【０００６】補正信号が入力したディジタルＶＣＯ48で
は、パルス付加／除去回路46が、その補正信号に応じ
て、固定発振器47の出力にパルスを挿入または除去す
る。固定発振器47の発振周波数は、位相制御の量子化値
を小さくするために入力周波数のＲ倍に選定されてい
る。そのため、パルスの挿入・除去された固定発振器47
の出力は、分周器45でＲ分周された後に、ディジタルＶ
ＣＯ48の出力信号として出力される。

【０００７】パルスの挿入または除去によってもディジ
タルＶＣＯ48の出力信号と入力信号との位相差が残る場
合には、前記の動作が繰り返され、最終的に、ディジタ
ルＶＣＯ48の出力信号と入力信号との位相差が最小にな
るようにディジタルＶＣＯ48の出力が制御される。

【０００８】この装置の場合、フレーム同期引き込み時
の初期位相差をφとすると、位相が誤差δ以内に引き込
まれる時間が次式（１）で与えられる。但し、３６０°
／Ｒは１サイクルでの位相変化である。

【０００９】Ｔ₀＝｛（φ−δ）Ｒ／３６０｝×Ｎ（１）式（１）を用いて、フレーム同期を確立する時間の平均
を求めると式（２）のようになる。

【数２】ここで、δ＝１８０／Ｒとし、比較周波数をＰＤＣのフ
ルレートのフレーム周波数である５０Ｈｚ、固定発振器
47の発振周波数を１２．６ｋＨ_Z とすると、Ｒ＝２５２
となり、平均の引き込み時間は６２．５×Ｎ、即ち、
３．１２５秒となる。

【００１０】

【発明が解決しようとする課題】しかし、従来のフレー
ム同期装置では、同期の確立をＰＬＬで実現しているた
め、同期の引き込み時間が、同期引き込み開始時の同期
装置のフレーム位相と受信データのフレーム位相との初
期位相差に依存している。また、ＰＬＬがロックするま
でに多数のフレームパルスが必要であり、そのために同
期引き込みが完了するまでに多くの時間が掛かる。一般
的にフレーム周期は数十ｍｓ（ＰＤＣフルレート時で２
０ｍｓ）であるから、従来のフレーム同期装置では、同
期引き込み時間が数秒に及ぶこともある。

【００１１】本発明は、こうした従来の問題点を解決す
るものであり、フレームの初期位相差に依存せずに、短
い時間で同期引き込みを実行することができるフレーム
同期装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】そこで、本発明では、入
力するフレームパルスに基づいてフレーム同期を獲得す
るフレーム同期装置において、フレームパルスをフレー
ム周期で同期的に加算する加算手段と、加算手段の加算
結果を格納するメモリと、メモリの加算結果が格納され
るアドレスを制御するアドレス制御手段と、加算結果を
設定値と比較し、加算結果が設定値を超えたときにフレ
ーム同期の獲得を判定する比較手段とを設けている。

【００１３】また、フレームパルスをフレーム周期で同
期的に加算する加算手段と、加算手段の加算結果を格納
するメモリと、メモリの加算結果が格納されるアドレス
を制御するアドレス制御手段と、加算結果を加算結果の
最大値と比較する第１の比較手段と、この加算結果の最
大値を格納する第１の記憶手段と、加算結果の最大値が
格納されるメモリのアドレスを格納する第２の記憶手段
と、入力するフレームパルスの数を設定値と比較し、フ
レームパルスの数が設定値を超えたときにフレーム同期
の獲得を判定する第２の比較手段とを設け、第２の比較
手段がフレーム同期の獲得を判定したとき、第２の記憶
手段に格納されたメモリのアドレスを出力するように構
成している。

【００１４】また、入力するフレームパルスを１シンボ
ル間隔で格納するシフトレジスタを設け、加算手段が、
フレームパルスをフレーム周期で同期的に加算するとき
に、このシフトレジスタに格納された値のすべてを用い
るように構成している。

【００１５】さらに、このシフトレジスタに格納された
値に重み付け係数を乗算する乗算器を設けている。

【００１６】

【作用】そのため、Ｎシンボルから成る各フレームの同
一シンボル位置に対応する時刻において発生したフレー
ムパルスが同期的に加算され、その加算値がメモリの各
シンボル位置別のアドレスに格納される。

【００１７】この加算値を設定数と比較する構成の同期
装置では、加算値が設定数を超えたときに、同期引き込
みと判定し、その加算値が格納されたメモリの相対アド
レスからフレーム位相における初期位相差を検出する。
この装置での同期引き込み時間は初期位相差に依存せ
ず、また、短時間での同期引き込みが可能である。ま
た、この装置では、設定数の調整により、同期引き込み
の精度を高めたり、同期引き込み時間を短縮したりする
ことができる。

【００１８】また、この加算値の最大値を別途記憶する
構成の同期装置では、加算値の最大値が格納されたメモ
リのアドレスを記憶し、一定のフレーム周期が終了した
後のこの最大値が格納されたアドレスから、同期引き込
み時における相対アドレスを求める。この場合には、フ
レーム同期引き込み時間を、受信状態に依らずに、一定
に保つことができる。

【００１９】また、入力するフレームパルスをシフトレ
ジスタに格納し、これを加算に用いる構成では、送信機
及び受信機のクロック差が大きいためにフレームパルス
の入力のタイミングにずれが生じる場合でも、同期引き
込み時間を短く抑えることができる。

【００２０】さらに、この場合、シフトレジスタに格納
された値に重みを付けることによって、同期引き込み性
能の劣化を防ぐことができる。

【００２１】

【実施例】

（第１実施例）本発明の第１実施例の同期装置は、図１
に示すように、フレーム周期における同一時刻のフレー
ムパルスを加算する加算回路２と、加算結果を格納する
メモリＡ５と、メモリＡ５の格納・読出しアドレスを制
御するアドレス制御回路４と、加算回路２の出力した加
算値と閾値とを比較して同期獲得を判定する比較器８と
を備えている。

【００２２】１フレームは、図２に示すように、Ｎシン
ボルから成り、このフレームの決められた位置に既知シ
ンボルの同期ワード１、２、３が配置されている。本装
置では、図示していないフレームパルス発生器が、既知
データとの相関を取ることによってフレーム中の同期ワ
ードを検出し、同期ワードの受信時刻で“１”、それ以
外の受信時刻で“０”のフレームパルスを出力する。な
お、フレーム内の既知のデータとして同期ワードの代わ
りにプリアンブルなどを用いることも可能である。

【００２３】このフレームパルス１は、受信状態の劣化
等がない理想的条件の下では、フレーム周期（Ｎシンボ
ル）毎に同一の時刻に出力される。このフレームパルス
１が加算回路２に入力するとき、アドレス制御回路４の
制御の下に、メモリＡ５に格納されている同一時刻にお
ける前回までの加算結果６が加算回路２に読出され、加
算回路２は、入力したそれらの値を加算する。加算され
た値は、アドレス制御回路４の指定するメモリＡ５のア
ドレスに格納される。

【００２４】アドレス制御回路４は、受信機の基準クロ
ック信号に同期してビット周期での動作を行ない、時刻
ｎＴ（ｎはシンボル番号で０≦ｎ≦Ｎ−１、Ｔはシンボ
ル間隔、但し、Ｎは１フレーム中の総シンボル数）にお
いてメモリＡ５のｎ番目の位置（アドレス）のデータを
読出して加算回路２に出力し、また、時刻ｎＴの加算結
果をメモリＡ５のｎ番目のアドレスに格納する。アドレ
ス制御回路４は、１シンボルが入力するごとにアドレス
の指定値を１ずつ加算し、アドレス値がＮ−１に達する
と、次に０に戻る。

【００２５】また、加算回路２の加算結果３は比較器８
にも入力し、比較器８は、これを予め設定してある閾値
19と比較し、加算結果３が閾値19よりも大きい場合に
は、同期獲得と判定する。また、アドレス制御回路４
は、同期獲得したときのメモリＡ５のアドレスのアドレ
ス初期値に対する相対アドレスを固定位相差10として出
力する。

【００２６】このようにビット周期のクロック信号にお
けるフレームビットの位置が特定されることによりフレ
ーム同期状態に入ることができる。また、固定位相差の
情報を基に初期位相差を補正して、受信信号のフレーム
周期との位相合わせを行なうこともできる。

【００２７】一方、受信状態の劣化等がある場合には、
同期ワードの受信時刻に正しくフレームパルス１が出力
されなかったり、同期ワードの受信時刻以外に誤ってフ
レームパルスが出力されたりする。

【００２８】しかし、このような状況下でも、同期ワー
ドの受信時刻にフレームパルス１が出力される確率は高
く、同期ワードの受信時刻以外にフレームパルスが誤っ
て出力される確率は低い。しかも、この誤ったフレーム
パルスは、ランダムに出力されるために、同期ワードの
受信時刻をフレーム周期（Ｎシンボル周期）で同期的に
加算していくことにより同期ワードを検出することが可
能となる。但し、この場合には、本来の同期ワード受信
時刻に正しくフレームパルスが出力される確率が、劣化
の無い場合に比べて低下するため、その時刻における加
算値３が閾値19を超えるまでに時間が掛かり、同期引き
込み時間が長くなる。

【００２９】このフレーム同期装置における同期引き込
み時間は、初期位相差には依存しない。また、同期引き
込み判定のための閾値を大きくすることにより、同期引
き込みの判定の時間を長く取り、同期引き込みの精度を
高めることができる。また、閾値を小さくすることによ
り、同期引き込み時間を短縮することができる。

【００３０】なお、実施例では、フレーム同期装置をハ
ードウェアのイメージで説明しているが、マイコンやＤ
ＳＰ（ディジタル信号処理装置）などのソフトウェアに
よって、その動作を実行することに適している。

【００３１】（第２実施例）第２実施例のフレーム同期
装置は、受信状態に依らずに同期引き込み時間を一定に
したものであり、図３に示すように、フレームパルスを
カウントするカウンタ13と、カウンタ13のカウント値15
を閾値16と比較する比較器14と、前シンボルまでの最大
値を格納するメモリＣ12と、その最大値に対応したメモ
リＡ５のアドレスを格納するメモリＢ11と、メモリＣ12
に格納された値17と加算回路２から出力された今回の加
算値３とを比較して、今回の加算値３の方が大きいとき
にメモリＣ12の値を更新する比較器８とを備えている。
その他の構成は第１実施例の装置（図１）と変わりがな
い。

【００３２】このフレーム同期装置では、第１実施例の
場合と同じように、加算回路２がフレームパルスをフレ
ーム周期ごとに同期的に加算し、加算結果３がメモリＡ
５の該当するアドレスに格納される。

【００３３】また、メモリＣ12には前シンボルまでの加
算値の最大値が格納されており、比較器８は、このメモ
リＣ12から読出した最大値17と、加算回路２から出力さ
れた今回のシンボルの加算結果３とを比較し、今回のシ
ンボルの加算結果３の方が大きい場合には、メモリＣ12
の値を今回のシンボルの値に更新する。こうすることに
より、メモリＣ12には、常に最大の加算値が格納され
る。

【００３４】また、アドレス制御回路４から出力され
た、加算値３を格納するためのメモリＡ５のアドレス10
が、比較器８によってメモリＣ12の値が更新されるとき
にだけ、アドレス格納用のメモリＢ11に入力し、メモリ
Ｂ11は、最大の加算値が格納されたメモリＡ５のアドレ
スを記憶する。

【００３５】一方、カウンタ13は、フレームパルスが入
力するごとにカウンタ値をインクリメントする。比較器
14は、カウンタ13の値15が設定した閾値16と等しくなる
と、同期検出が終了したものと識別し、メモリＢ11に格
納されているアドレスを同期装置のフレーム位相と受信
データのフレーム位相との位相差として出力する。

【００３６】このように、第２実施例の装置では、同期
引き込み時間をフレームパルス数によって制御している
ため、同期引き込み時間を受信状態によらず一定に保つ
ことができる。

【００３７】なお、第２実施例の装置では、比較器８に
おいて、加算値の最大値検出をシンボルの入力毎に行な
っているが、カウンタ13の値が所定の設定値に達した
後、この最大値検出を開始するように変更してもよい。

【００３８】（第３実施例）第３実施例のフレーム同期
装置は、送信機と受信機のクロックに精度の低いものを
用いた場合でも、短時間でフレーム同期引き込みが実行
できるように構成している。

【００３９】通信を行なう場合、送信機の基準クロック
と受信機の基準クロックとを完全に一致させることは不
可能である。ただ、送信機と受信機に高精度のクロック
装置を用いることにより、基準クロックの差を無視でき
る程度に小さくすることはできる。そして、この場合に
は、フレームパルスの入力のタイミングにずれが起こる
確率は低いので、第１実施例または第２実施例に示した
フレーム同期装置によってフレーム同期を獲得すること
ができる。

【００４０】しかし、送信機と受信機とに精度の低いク
ロック装置を用いた場合には、基準クロックの差が無視
できず、そのため、フレームパルスの入力タイミングに
ずれが発生する確率が高くなる。

【００４１】図５は、このタイミングずれの様子を示し
ている。図５（ａ）は、ずれの無い状態であり、フレー
ム周期の時刻ｎＴで同期ワードが受信されるものとする
と、この時刻ｎＴは、各フレーム周期において変化がな
い。一方、タイミングずれが有る場合には、図５（ｂ）
または（ｃ）に示すように、当初、時刻ｎＴで受信して
いた同期ワードが、ずれのために、第４フレーム周期か
ら、受信時刻が（ｎ−１）Ｔまたは（ｎ＋１）Ｔに変化
する。

【００４２】このタイミングずれがある場合には、各フ
レーム毎のフレームパルスの同期加算結果は、最初、時
刻ｎＴに対して増加し、ある時刻からは（ｎ−１）Ｔま
たは（ｎ＋１）Ｔが増加する。このように、フレームパ
ルスを加算する時刻が１つに集中しないために加算回路
の加算値が閾値を超えるまでに時間が掛かり、同期引き
込み時間が長くなる。

【００４３】第３実施例のフレーム同期装置は、このよ
うな精度の低いクロック装置を用いる場合であっても、
短時間の同期引き込みを可能にしたものである。

【００４４】この装置には、図４に示すように、フレー
ムパルスを格納する２ｍ＋１段のシフトレジスタ18を設
けており、また、加算器２は、シフトレジスタ18の各段
の値とメモリＡ５から読出した値とを加算することがで
きるように変更している。その他の構成は第１実施例の
装置（図１）と変わりがない。

【００４５】この装置では、フレームパルス１として、
同期ワードの受信時刻で“１”、それ以外の受信時刻で
“０”の値が入力すると、そのデータが２ｍ＋１段のシ
フトレジスタ18に格納される。このシフトレジスタ18
は、加算値を求めようとする現在の時刻に対してプラス
・マイナスｍ分のフレームパルスを格納することができ
る。このシフトレジスタ長は、タイミングずれが小さい
場合は短く、タイミングずれが大きい場合は長く設定す
る。実施例ではｍ＝１の３段シフトレジスタを用いてい
る。

【００４６】時刻ｎＴでは、シフトレジスタ18に、時刻
ｎＴ、（ｎ−１）Ｔ、（ｎ−２）Ｔのフレームパルスが
格納される。メモリＡ５からは、前フレームまでの時刻
（ｎ−１）Ｔにおける同期加算結果６が読出され、加算
器２に出力される。加算器２は、この値とシフトレジス
タ18の時刻ｎＴ、（ｎ−１）Ｔ及び（ｎ−２）Ｔにおけ
るフレームパルス31、32、33との総和を算出する。な
お、この加算は、４入力の加算器を用いる代わりに、２
入力の加算器を用いて３回の加算を行なったり、または
３入力加算器による１回の加算と２入力加算器による１
回の加算とに分けて算出しても全く同じ結果が得られ
る。

【００４７】この加算結果３は、アドレス制御回路４に
より、メモリＡ５の時刻（ｎ−１）Ｔの同期加算結果を
格納する位置に格納される。

【００４８】また、加算結果３は、比較器８に入力し、
比較器８は、第１実施例の装置と同様に、加算結果３を
予め設定してある閾値19と比較し、加算結果３が閾値19
より大きい場合には、同期獲得と判定する。また、同期
獲得したときのメモリＡ５の相対アドレスを、この同期
装置のフレーム位相と受信信号のフレーム位相との固定
位相差10として出力する。

【００４９】このフレーム同期装置では、シフトレジス
タ18を用いたことによって、フレームパルス入力のタイ
ミングずれが生じた場合でも、同期引き込み時間の遅延
を避けることができる。

【００５０】この点を図６によって説明する。図６
（ａ）は、図５（ｂ）のタイミングずれが生じたとき
に、第１実施例の同期装置におけるメモリＡの時刻（ｎ
−１）Ｔ、時刻ｎＴ及び時刻（ｎ＋１）Ｔの同期加算結
果を格納する領域の格納データを各フレーム周期毎に示
している。時刻３ＮＴまでは時刻ｎＴの位置でフレーム
パルス数が増加するが、タイミングずれの生じた時刻４
ＮＴからは時刻（ｎ−１）Ｔの位置でフレームパルス数
が増加し、時刻７ＮＴになって始めて時刻ｎＴと時刻
（ｎ−１）Ｔの位置でのフレームパルス数が逆転する。
従って、（ｎ−１）Ｔの位置でのフレームパルス数が閾
値19を超えるまでには多くの時間が掛かり、第１実施例
の同期装置では、同期引き込み時間がタイミングずれに
よって長期化することになる。

【００５１】これに対して、第３実施例の同期装置で
は、同じ条件のタイミングずれが発生した場合でも、図
６（ｂ）に示すように、時刻（ｎ−１）Ｔのフレームパ
ルス数と時刻ｎＴのフレームパルス数とが同じように増
加する。従って、タイミングずれがあっても、同期引き
込み時間については影響を受けること無く、同期引き込
みを実現することが可能である。

【００５２】なお、フレームパルス入力のタイミングが
前方でなく後方にずれた場合でも、同等の結果を得るこ
とができる。

【００５３】（第４実施例）第４実施例のフレーム同期
装置は、第２実施例の装置と第３実施例の装置とを組合
せたものであり、図７に示すように、第２実施例の装置
（図３）に、シフトレジスタ18を設けて、フレームパル
ス入力のタイミングずれを吸収し、また、加算回路２
に、シフトレジスタ18の各データとメモリＡ５から読出
したデータとを加算する４入力の加算器を用いている。

【００５４】この装置では、第２実施例の同期判定方法
を用いることによって、同期引き込み時間を受信状態に
依らずに一定に保つことができる。

【００５５】また、シフトレジスタ18を設けているため
に、送信機と受信機とのクロックに精度の低いものを用
いた場合でも、同期ワードの受信時刻におけるフレーム
パルスの同期加算値を短い時間で高い値に押し上げるこ
とができる。そのため、同期引き込み時間を一定に制限
しても、受信状態の劣化に起因するランダムな時刻での
フレームパルスの入力に惑わされること無く、精度の良
いフレーム位相差を判定することができる。

【００５６】（第５実施例）第５実施例のフレーム同期
装置は、第３実施例の装置を改良したものであり、雑音
などが多い場合にも、タイミングを誤らずに同期引き込
みが行なえるように構成している。

【００５７】雑音などの劣化要因が多い場合には、同期
ワードの受信時刻以外にもフレームパルスが誤って出力
される。シフトレジスタを用いて前後ｍシンボルのフレ
ームパルスを加算する方式では、こうした誤ったフレー
ムパルスが同期ワードの受信時刻以外の時刻で連続して
検出されると、その時刻の同期加算値にこの誤りの影響
が蓄積し、その結果、同期引き込み時間の短縮を図るた
めに同期検出の閾値を低く設定したような場合には、誤
った位置での同期引き込みが行なわれる。

【００５８】第５実施例のフレーム同期装置は、こうし
た点を改良している。この装置は、図８に示すように、
シフトレジスタ18の各データに重み付けの係数１、２、
３を乗算する乗算器24、25、26を設けている。その他の
構成は第３実施例の装置（図４）と変わりがない。

【００５９】この装置では、時刻ｎＴのフレームパルス
１が出力された段階で、シフトレジスタ18には、時刻ｎ
Ｔ、（ｎ−１）Ｔ及び（ｎ−２）Ｔのフレームパルスが
格納される。メモリＡ５からは、前フレームまでの時刻
（ｎ−１）Ｔの同期加算結果６が読出され、加算回路２
に出力される。また、シフトレジスタ18の時刻ｎＴのフ
レームパルス31に対しては係数１（21）が乗算器24で乗
算され、シフトレジスタ18の時刻（ｎ−１）Ｔのフレー
ムパルス32に対しては係数２（22）が乗算器25で乗算さ
れ、さらに、シフトレジスタ18の時刻（ｎ−２）Ｔのフ
レームパルス33に対しては係数３（23）が乗算器26で乗
算され、それぞれ乗算された結果が加算回路２に入力す
る。

【００６０】タイミングずれが殆どない場合は、係数１
（21）と係数３（23）とを小さく設定する。また、一般
的に、タイミングずれの前方または後方にずれる確率は
等しいので、係数１（21）と係数３（23）とを等しく設
定する。

【００６１】加算回路２に入力したこれらの値は、加算
回路２で加算された後、アドレス制御回路４と比較器８
とに出力される。その後の動作は、第３実施例の装置と
同じである。

【００６２】この装置を用いた場合のタイミングずれに
対する改善の様子を図９に示している。図９（ａ）は、
図５（ｂ）のタイミングずれが生じたときに、第１実施
例の装置によって同期獲得を行なっている場合のメモリ
Ａの格納データを各フレーム周期毎に示しており、図９
（ｂ）は、同様に第３実施例の装置によって同期獲得を
行なっている場合の格納データを、また、図９（ｃ）
は、本実施例の装置によって同期獲得を行なっている場
合の格納データを示している。

【００６３】タイミングずれが時刻３ＮＴと時刻４ＮＴ
との間で生じているとき、時刻（ｎ−１）Ｔ、時刻ｎＴ
及び時刻（ｎ＋１）Ｔの同期加算結果を格納するメモリ
Ａの領域における格納データを見ると、図９（ａ）の場
合では、時刻３ＮＴまでは時刻ｎＴの位置でフレームパ
ルスが増加し、時刻４ＮＴからは時刻（ｎ−１）Ｔの位
置でフレームパルスが増加する。フレームパルス数が逆
転するのは時刻７ＮＴからである。このように、第１実
施例の装置を用いて同期引き込みを行なう場合は、同期
引き込み時間がタイミングずれによって長期化する。

【００６４】また、図９（ｂ）の場合では、時刻（ｎ−
１）Ｔと時刻ｎＴのフレームパルス数が同じように増加
しており、タイミングずれがあった場合でも同期引き込
み時間に影響を受けない。しかし、時刻（ｎ−１）Ｔと
時刻ｎＴのフレームパルス数が同じであるため、どちら
に対して同期引き込みを行なうのが正しいのか必ずしも
明確でない（第３実施例の同期装置の構成によれば、先
に閾値を超える時刻（ｎ−１）Ｔにおいて同期獲得と判
定することになる）。つまり、同期引き込み時の受信機
のフレーム位相と受信信号のフレーム位相の差が、シフ
トレジスタ長以内で不確定となる。

【００６５】図９（ｃ）の場合は、各係数を、係数１＝
０．５、係数２＝１．０、係数３＝０．５に設定してい
る。このとき、時刻ＮＴから時刻３ＮＴまでは、時刻ｎ
Ｔのフレームパルス数が１ずつ増加し、時刻（ｎ−１）
Ｔと時刻（ｎ＋１）Ｔのフレームパルス数が０．５ずつ
増加する。時刻４ＮＴからは、時刻（ｎ−１）Ｔのフレ
ームパルス数が１ずつ増加し、時刻ｎＴのフレームパル
ス数が０．５ずつ増加する。時刻ｎＴのパルス数と時刻
（ｎ−１）Ｔのフレームパルス数は時刻６ＮＴで等しく
なり、時刻７ＮＴからは時刻（ｎ−１）Ｔのフレームパ
ルス数の方が多くなる。

【００６６】このように、本実施例の装置を用いるとき
は、タイミングずれがあった場合でも、同期引き込み時
間に対する影響を減らすことができ、また、同期引き込
み時の受信機のフレーム位相と受信信号のフレーム位相
との差を的確に捉えることができる。

【００６７】なお、タイミングが前方でなく後方にずれ
た場合でも同じような結果を得ることができる。

【００６８】（第６実施例）第６実施例のフレーム同期
装置は、第４実施例の装置と第５実施例の装置とを組合
せたものであり、図１０に示すように、第４実施例の装
置（図７）に、シフトレジスタ18の各データに重み付け
の係数１、２、３を乗算する乗算器24、25、26を設けて
いる。

【００６９】この装置は、同期引き込み時間を受信状態
に依らずに一定に保つ同期判定方法を用いている。

【００７０】また、この装置では、シフトレジスタ18に
格納されたフレームパルスのデータに重み付けをして加
算しているため、送信機と受信機とのクロックに精度の
低いものを用いた場合でも、雑音などの影響を減らし
て、受信時刻におけるフレームパルスの同期加算値を集
中的に高めることができる。そのため、同期引き込み時
間を一定に制限しても、受信状態の劣化に起因するラン
ダムな時刻でのフレームパルスの入力に惑わされること
無く、精度良くフレーム位相差を判定することができ
る。

【００７１】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のフレーム同期装置は、短い時間でフレーム
同期を獲得することができる。また、このときの同期引
き込み時間は初期位相に依存しない。また、受信機のフ
レーム位相と受信信号のフレーム位相との位相差の情報
を得ることができるため、これを基に初期位相差を補正
して、フレーム位相の完全な一致を図ることができる。

【００７２】また、フレームパルスの同期加算結果と閾
値とを比較して同期獲得を判定するフレーム同期装置で
は、この閾値を大きく取ることによって、同期引き込み
の精度を上げたり、閾値を小さく取ることによって同期
引き込み時間を短縮したりすることができる。そのた
め、受信機のクロック精度や受信状況などに合わせた、
効率的な同期引き込み動作を行なわせることができる。

【００７３】また、フレームパルスの入力数によって同
期獲得時期を判別するフレーム同期装置では、受信状態
に依らずに同期引き込み時間を一定に保つことができ
る。

【００７４】また、フレームパルスの同期加算結果を求
めるために、注目する時刻の前後ｍ分のフレームパルス
データを合わせて加算するフレーム同期装置では、送信
機と受信機のクロックに精度の低いものを用いた場合で
も、短い時間で同期引き込みを行なうことができる。

【００７５】また、この前後ｍ分のフレームパルスデー
タに重み付けを施して加算するフレーム同期装置では、
受信状態が悪い場合でも、同期引き込み時間の遅れを減
らすとともにフレーム位相差の明確な判定が可能であ
る。

【００７６】さらに、それらの機能を組み合わせたフレ
ーム同期装置では、それぞれの効果の組み合わせによる
相乗的な効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるフレーム同期装置
の構成を示すブロック図、

【図２】送信信号のフレームフォーマット、

【図３】本発明の第２実施例におけるフレーム同期装置
の構成を示すブロック図、

【図４】本発明の第３実施例におけるフレーム同期装置
の構成を示すブロック図、

【図５】フレームパルス入力のタイミングずれを例示す
る説明図、

【図６】第１及び第３実施例のフレーム同期装置による
同期加算結果を示す図、

【図７】本発明の第４実施例におけるフレーム同期装置
の構成を示すブロック図、

【図８】本発明の第５実施例におけるフレーム同期装置
の構成を示すブロック図、

【図９】第１、第３及び第５実施例のフレーム同期装置
による同期加算結果を示す図、

【図１０】本発明の第６実施例におけるフレーム同期装
置の構成を示すブロック図、

【図１１】従来のフレーム同期装置の構成を示すブロッ
ク図である。

【符号の説明】

２加算回路４アドレス制御回路５メモリＡ８、14 比較器 11 メモリＢ 12 メモリＣ 13 カウンタ 18 シフトレジスタ 24、25、26 乗算器 41 位相比較器 42 量子化器 43 ２値量子化位相比較器 44 シーケンシャル・ループ・フィルタ 45 分周器 46 パルス付加／除去回路 47 固定発振器 48 ディジタルＶＣＯ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 25/38 Ａ 9199−5ＫＨ０３Ｌ 7/10 Ａ

Claims

【特許請求の範囲】

【請求項１】入力するフレームパルスに基づいてフレ
ーム同期を獲得するフレーム同期装置において、前記フレームパルスをフレーム周期で同期的に加算する
加算手段と、前記加算手段の加算結果を格納するメモリと、前記メモリの加算結果が格納されるアドレスを制御する
アドレス制御手段と、前記加算結果を設定値と比較し、前記加算結果が設定値
を超えたときにフレーム同期の獲得を判定する比較手段
とを設けたことを特徴とするフレーム同期装置。
【請求項２】入力するフレームパルスに基づいてフレ
ーム同期を獲得するフレーム同期装置において、前記フレームパルスをフレーム周期で同期的に加算する
加算手段と、前記加算手段の加算結果を格納するメモリと、前記メモリの加算結果が格納されるアドレスを制御する
アドレス制御手段と、前記加算結果を前記加算結果の最大値と比較する第１の
比較手段と、前記加算結果の最大値を格納する第１の記憶手段と、前記加算結果の最大値が格納される前記メモリのアドレ
スを格納する第２の記憶手段と、入力する前記フレームパルスの数を設定値と比較し、前
記フレームパルスの数が設定値を超えたときにフレーム
同期の獲得を判定する第２の比較手段とを設け、前記第
２の比較手段がフレーム同期の獲得を判定したとき、前
記第２の記憶手段に格納された前記メモリのアドレスを
出力することを特徴とするフレーム同期装置。
【請求項３】入力する前記フレームパルスを１シンボ
ル間隔で格納するシフトレジスタを備え、前記加算手段
が、前記シフトレジスタに格納された値のすべてを用い
て前記加算を行なうことを特徴とする請求項１または２
に記載のフレーム同期装置。
【請求項４】前記シフトレジスタに格納された値に重
み付け係数を乗算する乗算器を備えることを特徴とする
請求項３に記載のフレーム同期装置。