KR100201281B1

KR100201281B1 - 팩시밀리 모뎀에서의 클럭 복구방법 및 회로

Info

Publication number: KR100201281B1
Application number: KR1019930009513A
Authority: KR
Inventors: 이광용; 강세진; 전필성; 이재곤
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1993-05-31
Filing date: 1993-05-31
Publication date: 1999-06-15
Also published as: KR940027461A

Abstract

입력단(Ii)의 수신파형을 디지탈 데이타로 변환하고 상기 디지탈화된 샘플 데이타를 받아 이니셜 핸드세이킹에 따른 AB순차 심볼신호 검출 여부를 체킹하여 검출이 안되었을때 타이밍 기준값을 설정하고 검출이 되었을때, 상기 타이밍 기준값으로 부터 BPF 출력에 따라 다른 변수를 구하여 각 변수의 차의 결과로 부터 샘플링주파수를 변환시키는 제어신호를 발생하고, 상기 제어신호의 출력에 따라 발진기의 발진주파수를 조정하여 상기 A/D변환기의 샘플링 주파수를 변환시키도록 되어 있다.

Description

팩시밀리 모뎀에서의 클럭복구 방법 및 회로

제1도는 종래의 회로도.

제2도는 종래의 클럭복구를 위한 흐름도.

제3도는 본 발명의 실시예를 보여주기 위한 회로도.

제4도는 본 발명에 따른 흐름도.

본 발명은 팩시밀리 모뎀에서의 클럭복구 방법 및 회로에 관한것으로, 특히 클럭복구 회로가 정상상태에서 동작 되었을때 현재의 대역통과 여파기(Band Pass Filter)출력에 기준값을 곱하여 제1저장값으로 하고 두 심볼전의 출력에 기준값을 곱하여 제2저장값으로 하여 상기 제1,2저장값을 감산한 결과에 따라 수신단의 클럭을 조절하는 팩시밀리 모뎀에서의 클럭복구 방법 및 회로에 관한 것이다.

일반적으로 동기식 데이타 전송시스템에서 수신기를 만들기 위해서는 신호의 동기를 정확히 해주는 것이 필수적이다.

이때의 동기라 함은 송신기에서 보내진 심볼주파수가 불안정 채널을 통과함에따라 발생되는 미세한 주파수 이동이나 송수신간의 심볼주파수의 위상을 정확히 맞춰 주는 것이다. 널리 알려진 동기복구 방법은 크게 두가지로 나누어 지는데, 첫째 방법은 수신신호의 샘플링 순간에 신호의 시간에 대한 미분값을 이용하는 것으로 수신신호의 추정된 값과의 오차를 비교계산하고 이 값을 미분에 의해 내적을 구한 후 그 값을 계속적으로 업데이트 한다.

상기 계속적으로 업데이트하여 추정해 나가는 방법은 선로의 상태에 따라 최적의 동기점을 찾을 수 있으나 동기신호의 초기설정 값에 따라 시스템의 안정성이 떨어지고 궤환 루우프(loop) 형태를 이룸으로써 신호의 지연현상으로 생기는 불안정으로 기저대역에서만 구현해야 하는 제약이 있다.

두번째 방법은 수신신호의 선 스펙트럼에서 신호동기 주파수를 중심주파수로 하는 협대역 여파기률 이용하여 동기신호를 추출해 내는 방법으로 이 방법은 첫번째 방법에 비해 기저대역과 통과대역에서 모든 구현이 가능하여 융통성이 있고 비교적 실제 구현이 간단한 방법이다.

종래의 클럭복구 회로는 제1도와 같은 구성에 의해 제2도와 같은 방법으로 처리된다.

A/D변환기(101)는 1/9600±△t초로 업/다운카운터(115)의 출력에 의해 입력 신호를 샘플링하여 디지탈 데이타로 변환시킨 후 복조기(103)의 입력 데이타로 주어져 (2a), 복조기(103)는 동상(In-phase) 성분과 이상(Quadrature-phase) 성분으로 1/9600초±△t마다 데이타를 출력하며, 이 데이타를 1/2400초로 제1,2스퀘어 회로(105,107)에 각각 입력된다. 그 출력을 가산기(109)에서 가산하여 중심주파수 2400Hz로 공진된 2차의 대역통과 여파기 (BPF)(111)에 입력으로 (2b)보내게 되면, 상기 대역통과 여파기(111)의 출력(2c)은 주기 2400Hz를 갖는 준 정현 파형을 출력한다. 상기 정현파형의 주기는 제로크로싱 검출부(113)에 입력으로 주어져 주기의 빠르고 느려짐이 판별 된다(2c). 이 에따라 주어진 기준 문턱치와 비교하여 빠르다고 판단되면 느리게하고(2e), 느리다고 판단되면 빠르게 조절한다(2d). 이를 위해 업/다운 카운터(115)의 출력이 A/D 변환기 (101)의 샘플링시간을 조절함으로써 최적 샘플링 지점을 찾게 된다.

위에 서술한 바와같이 기존의 방법은 비교적 구현하기 용이하다는 장점율 갖고있으나 신호가 9600bps를 넘어 12000bps, 14400bps로 처리되어야 하는 경우 기존의 제로크로싱 검출부(113)는 정확한 타이밍을 추출해낼 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 상기한 문제점율 해결할 수 있는 방법을 제공함에 있다.

본 발명의 다른 목적은 수신단의 등기 흐트러짐을 최대로 억제할 수 있고 기존의 클럭분주 기능을 그대로 확장할 수 있는 방법을 제공함에 있다.

상기 목적을 수행할 수 있는 본 발명은 샘플링 데이타를 입력하여 CCITT 권고안 V.33/V.17에 따른 이니샬 핸드세이킹의 AB 심볼순차를 감지하는 제1과정과, 상기 제1과정에 AB 심볼순차가 감지 않되었을시 타이밍 기준값을 설정하는 제2과정과, 상기 제1과정에서 AB 심볼순차가 감지되었을시 제1,2 변수를 산출한후 상기 제1변수에서 제2변수를 감산하여 제3변수를 구하는 제3과정과, 상기 제3과정에서 제3변수 값이 양일때 상기 샘플링 데이타 입력에 대한 샘플링 클럭을 높이고 음수일때 샘플링 클럭을 낮추는 제3과정으로 이루어짐을 특징으로 한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 회로도로서,

입력단(Ii)의 입력데이타를 디지탈 데이타로 변환하는 A/D변환기(301)와,

상기 A/D변환기(301)의 출력데이타를 병렬데이타로 변환하는 직/병렬 변환기(303)와,

상기 직/병렬 변환기(303)의 출력 샘플 데이타를 받아 이니셜 핸드세킹의 AB 심볼순차 검출 여부률 체킹하여 검출이 안되었을때 타이밍 기준값을 설정하고 검출이 되었을때 상기 타이밍 기준값과 BPF 출력의 차로부터 샘플링 주파수를 변환시키는 제어신호를 발생하는 CPU(305)와,

상기 CPU(305)의 제어신호의 출력에 따라 발진기(307)의 발진주파수를 조정하여 상기 A/D변환기(301)의 샘플링 주파수를 변환시키는 프로그램어블 분주기(309)로 구성된다.

제4도는 본 발명에 따른 흐름도로서,

샘플링 데이타를 받아 이니셜 핸드세이킹의 AB 심볼순차 검출 여부를 체킹하는 제1단계와,상기 제1단계에서 AB 심볼순차가 검출되지 않되었을시 BPF 출력의 현재값과 현재보다 두 클럭 이전값의 출력을 제1,2 타이밍 기준값으로 설정하는 제2단계와, 상기 제1단계에서 AB 심볼순차가 검출되어 있을시 상기 제2단계의 제1타이밍 기준값에 BPF 출력의 현재값을 곱하여 제1변수를 구하고 상기 제2과정의 제2 타이밍 기준값에 두 심볼 이전의 BPF 출력 값을 곱하여 제2변수를 구한후 상기 제1변수에서 제2변수를 감산하여 제3변수를 구하는 제3단계와, 상기 제3단계의 제3변수의 값이 양이면 샘플링 클럭을 낮추기 위한 제어신호를 발생하고 음수이면 상기 샘플링 클럭을 높이는 제어신호를 발생하는 제4단계로 이루어진다.

따라서 본 발명의 구체적 실시예를 제3도-제4도를 참조하여 상세히 설명하면,

데이타 입력단(Ii)을 통해 데이타가 입력되면 프로그램머블 분주기(309)에서 발생되는 샘플링 클럭에 의해 A/D변환기(301)에서 디지탈 데이타로 변환시켜 직/병렬 변환기(303)에 입력된다. 상기 직/병렬 변환기(303)의 출력인 병렬 데이타를 CPU(305)에 입력하면 CPU(305)는 (4a)과정에서 샘플링 데이타를 받아 (4b)과정에서 수신시 최초 A,B페이즈(phase)의 감지 여부를 체킹한다. 상기 (4b)과정에서 CPU(305)에서 A,B페이즈가 검출되지 않았을때 (4d)과정에서 BPF 출력의 현재값(Zi)을 제1위상(Ph0)으로 정하고 현재보다 두 심볼 이전값(CLK2)을 제2위상(Ph180)으로 정한다. 상기 (4b)과정에서 AB심볼 순차신호가 검출되었을때 (4c)과정에서 현재의 BPF 출력 값(Zi)에다 제2위상(Ph180)을 곱하여 제1변수를 구하고, 두 심볼 이전값(CLK2)에다 제1위상(Ph0)을 곱하여 제2변수를 구한후 상기 제1변수에서 제2변수를 감산하여 제3변수를 구한다. 상기 구한 제3변수가 (4e)과정에서 양인지 음인지를 체킹한다. 양일시 (4g)과정에서 샘플링 클럭을 낮추기 위한 제어신호를 발생하여 프로그램어블 분주기(309)에 입력하고, 상기 (4e)과정에서 제3변수가 음수일시(4f)과정에서 샘플링 클럭을 높이는 제어신호를 발생하여 프로그램어블 분주기(309)에 입력한다.

상기 CPU(305)에서 발생하는 제어신호에 의해 프로그램어블분주기(309)는 발진기(307)에서 발생되는 클럭의 분주비를 달리하여 A/D변환기(301)에 샘플링 클럭으로 제공된다.

상술한 바와같이 종래의 방법에 비해 단지 타이밍 레퍼런스의 값을 저장할 수 있는 두개의 저장공간만이 필요할 뿐이며, 기존 방식의 클럭 복구 방식을 그대로 확장할 수 있게 하고 수신신호를 정확하게 복구하여 팩시밀리의 화상 데이타 수신을 정확하게 할 수 있는 이점이 있다.

Claims

팩시밀리 모뎀에서의 클럭 복구회로에 있어서, 상기 팩시밀리 모뎀의 데이타 입력단(Ii)의 입려데이타를 디지탈 데이타로 변환하는 A/D변환기(301)와, 상기 A/D변환기(301)의 출력데이타를 병렬데이타로 변환하는 직/병렬 변환기 (303)와, 상기 직/병렬 변환기(303)의 출력 샘플 데이타를 받아 AB 심볼순차 번호의 검출여부에 따라 검출이 되지 않았을때 그때의 BPF 출력 값을 타이밍 기준값으로 설정하고 신호가 검출 되었을때 상기 타이밍 기준값으로 부터 수신입력에 따라 다른 변수를 구하여 각 변수의 차의 결과로 부터 샘플링 주파수를 변환시키는 제어신호를 발생하는 CPU(305)와, 상기 CPU(305)의 제어신호의 출력에 따라 발진기(307)의 발진주파수를 조정하여 상기 A/D변환기(301)의 샘플링 주파수를 변환시키는 프로그램어블 분주기(309)로 구성됨을 특징으로 하는 팩시밀리 모뎀에서의 클럭 복구회로.
팩시밀리 모뎀에서의 클럭 복구방법에 있어서, 상기 팩시밀리 모뎀의 샘플링 데이타를 받아 AB심볼 순차신호 검출 여부를 체킹하는 제1단계와, 상기 제1단계에서 AB 심볼순차 번호가 검출 않되었을시 BPF 출력의 현재값과 현재 보다 두 클럭 이전값의 제1,2 타이밍 기준값으로 부터 설정하는 제2단계와, 상기 제1단계에서 AB심볼 순차신호가 검출되어 있을시 제2단계의 제1타이밍기준값에 BPF 현재 출력 값을 곱하여 제1변수를 구하고 상기 제2단계의 제2타이밍 기준값에 두 심볼 이전의 BPF 출력값을 곱하여 제2변수률 구한후 상기 제1변수에서 제2변수를 감산하여 제3변수률 구하는 제3단계와, 상기 제3단계의 상기 제3변수의 값이 양이면 샘플링 클럭을 낮추기 위한 제어신호를 발생하고 음수이면 상기 샘플링 클럭을 늘이는 제어신호를 발생하는 제4단계로 이루어짐을 특징으로 하는 팩시밀리 모뎀에서의 클럭 복구방법.
팩시밀리 모뎀의 클럭 복구 시스템에 있어서, 상기 팩시밀리 모뎀의 수신되는 샘플링 데이타를 받아 AB심볼 순차신호 검출 여부를 체킹하는 수단과, 상기 수단에서 AB심볼 순차신호가 검출 안되었을시 BPF 출력의 현재값과 현재 보다 두 심볼 이전값을 제1,2 타이밍 기준값으로 설정하는 수단과, 상기 수단에서 AB심볼 순차신호가 검출되어 있을시 상기 수단의 제1 타이밍 기준값에 BPF 출혁의 현재값을 곱하여 제1변수를 구하고 상기 수단의 제2 타이밍 기준값에 두 심볼 이전의 값을 곱하여 제2변수를 구한후 상기 제1변수에서 제2변수률 감산하여 제3변수를 구하는 수단과, 상기 수단의 제3변수의 값이 양이면 샘플링 클럭을 낮추기 위한 제어신호를 발생하고 음수이면 상기 샘플링 클럭을 높이는 제어신호를 발생하는 수단으로 구성됨을 특징으로 하는 팩시밀리 모뎀에서의 클럭 복구 시스템.