JPH09181777A - 入力信号同期処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は入力されるデータ信号よりビットタ
イミングを得る入力信号同期処理装置に関し、ビット同
期の高速化を図ることを目的とする。 【解決手段】 サンプリング部２３が、入力データ信号
より抽出したエッジパルスに対する同期クロック発生部
２４からの同期クロックの位相値を算出して第１及び第
２のメモリ２５，２６に順次記憶させ、判断部２７が前
サンプリング時の位相値と比較して位相差を算出する。
そして、判断部２７は該位相差がデータ変調速度の範囲
内であるときに加算器２８に２つの位相値の平均値を求
めさせ、演算部２９で該平均値より同期クロック発生部
２４への設定位相値を算出して設定することにより同期
させる構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されるデータ
信号よりビットタイミングを得る入力信号同期処理装置
に関する。

【０００２】

【従来の技術】従来、例えばデジタル受信機では受信し
た信号シーケンスを正しく検出するためにタイミング情
報を必要とし、シーケンスの各符号はその値が最大値で
あり、変化状態にないときにサンプリングされなければ
ならない。

【０００３】ここで、図５に、従来のデジタルデータ通
信における通信データの説明図を示す。図５は通信デー
タの概念図であり、例えば２進の８ビットで文字符号が
構成され、いくつかの文字符号によって一つの情報とし
てフレームが構成する。従って、一つの情報を検出する
ためにまずビット同期を取り、そのビット列の中にフレ
ーム同期コードを見つけることによって、フレーム同期
が得られるとともに、最初の文字のはじまりを見つける
ことができ、次々と文字を認識し情報を生成するもので
ある。

【０００４】そこで、図６に、従来の入力データ復号の
同期を行うブロック図を示す。また、図７に、従来の同
期処理の概念説明図を示す。図６はビットタイミングを
取ってビット符号を復号するためのもので、図５に示す
ようなビット列の入力データ信号を検波器１１により立
上り立下りの両エッジを検出し、このエッジパルスを比
較器１２に出力する。この比較器１２は該エッジパルス
とオシレータ１３からのノコギリ波によって同期パルス
との位相を比し、この位相差を該オシレータ１３にフィ
ードバックする。これらを常に繰り返すことによって位
相を近づけていき、同期させることによりビットタイミ
ング情報を生成する。

【０００５】この場合の同期処理は、データ信号は時間
方向にばらつきを持っているため同期の修正動作は徐々
に行う必要があることから、図７に示すように１ビット
を例えば６４分割し、比較器１２の位相差出力によりオ
シレータ１３のタイマ設定を該１ビットに対する１／６
４ビット分ずつの位相をずらせて同期を図るものであ

【０００６】る。

【発明が解決しようとする課題】ところで、入力データ
信号と、オシレータ１３からの同期パルスとの位相差は
最大で１８０°でありこれを±の方向で１／６４ビット
分ずつの位相をずらせて同期を図ることから、最大で３
２回（１ビットの最大値が中央のときの位相差１８０
°）の同期処理を繰り返えさなければならない。すなわ
ち、最大で３２ビット分の立上りエッジを検出すること
になり、同期のための時間が長くなるという問題があ
る。

【０００７】そこで、本発明は上記課題に鑑みなされた
もので、ビット同期の高速化を図る入力信号同期処理装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、請求項１では、入力データ信号に含まれるビット列
の変極点からエッジパルスを発生させるエッジパルス発
生手段と、同期クロックを発生させるものであって、位
相が設定自在な同期クロック発生手段と、該エッジパル
スに対する同期クロックの位相値を算出し、前サンプリ
ング時の位相値と比較して位相差を算出する比較手段
と、該比較手段からの位相差より得られる周期が所定範
囲のときに、該２つの位相値の平均値から該同期クロッ
ク発生手段に設定する位相値を算出して該同期クロック
発生手段への設定を行い、該入力データ信号と同期する
クロックを該同期クロック発生手段より発生させる設定
演算手段と、を有して入力信号同期処理装置が構成され
る。

【０００９】上述のように請求項１の発明では、比較手
段が入力データ信号より抽出したエッジパルスに対する
同期クロック発生手段からの同期クロックの位相値を算
出し、前サンプリング時の位相値と比較して位相差を算
出し、設定演算手段が位相差の周期が所定範囲のときに
２つの位相値の平均値を同期クロック発生手段に設定す
る位相とする。これにより、入力データ信号の２つの変
極点の最少で２ビット分のデータより同期クロックの同
期が得られてビット同期の高速化を図ることが可能とな
る。

【００１０】

【発明の実施の形態】図１に、本発明の一実施例の構成
ブロック図を示す。図１示す入力信号同期処理装置２１
は、前述の図５に示すようなビット列の入力データ信号
がエッジパルス発生手段であるエッジパルス発生部２２
に入力され、ここで該入力データ信号に含まれるビット
列の変極点からエッジパルスが発生されて比較手段であ
るサンプリング部２３に出力する。

【００１１】サンプリング部２３は該エッジパルス発生
部２２からのエッジパルスと同期クロック発生手段であ
る同期クロック発生部２４からの同期クロックの位相を
検出して位相値（位相値が所定値以上のときには誤り符
号となる）を算出し、所定の条件（後述する）のときに
第１のメモリ２５に出力する。

【００１２】上記同期クロック発生部２４は、設定自在
な位相値に基づいて同期クロックを発生させるもので、
例えばアナログ系タイマ回路で構成されて鋸歯状タイミ
ング波を出力する。この場合、位相値の設定としてタイ
マ設定を行う。なお、同期クロック発生部２４として上
記鋸歯状タイミング波をデジタル変換するデジタル系カ
ウンタ回路で構成して矩形状タイミングパルスを発生さ
せてもよく、この場合には変換タイミングを位相値設定
でパルス発生のタイミングを変化させる。

【００１３】第１のメモリ２５は、上記サンプリング部
２３から出力される位相値を順次記憶するもので、ＦＩ
ＦＯ（First In First Out) 形式で第２のメモリ２６に
出力する。第２のメモリ２６は第１のメモリ２５からの
位相値を順次記憶する。すなわち、第２のメモリ２６に
記憶されている位相値が一つ前の位相値であり、第１の
メモリ２５に記憶されている位相値が現在の位相値とな
る。この第１及び第２のメモリ２５，２６からのそれぞ
れの位相値が判断部２７に入力されて位相差が算出さ
れ、算出された位相差が所定範囲（データ変調速度の許
容範囲）のときに、信号を演算部２９に出力する。

【００１４】加算器２８では、判断部２７からの信号で
第１及び第２のメモリ２５，２６の位相値を読み取り、
２つの位相値の平均値を算出し、同期クロック発生部２
４に設定する位相値を演算して、該位相値を同期クロッ
ク発生部２４に設定する。上記同期クロック発生部２４
を鋸歯状タイミング波を生成するタイマデータレジスタ
で構成する場合には、演算部２９は該演算値でタイマ設
定（ビット長の設定）を行うものである。

【００１５】なお、上記第１及び第２のメモリ２５，２
６、判断部２７、演算部２９により設定演算手段を構成
する。ここで、図２に、本発明の位相検出の一例の波形
図を示す。図２において、図２（Ａ）は前述の図５に示
すビット列の入力データ信号を示しており、例えばノイ
ズ等によりその立上りタイミングが位相ずれを生じたも
のとする。図２（Ｂ）は、入力データ信号の変極点に対
してエッジパルス発生部２２で発生されたエッジパルス
を示している。また、図２（Ｃ）は、同期クロック発生
部２４を上述のように鋸歯状タイミング波を発生させる
タイマデータレジスタ構成したときの同期クロックを示
しており、該鋸歯状タイミング波の山間が演算部２９よ
り設定されるタイマ設定値に応じて周期が変化するもの
である。なお、鋸歯状タイミング波の振幅の立上り部分
で位相差を検出することができる。

【００１６】そこで、図３に本発明のサンプリング割り
込みのフローチャートを示すと共に、図４に本発明の同
期処理のフローチャートを示す。図３において、上記同
期処理を行うに当り、一例としてタイマ割り込みを利用
するもので、例えば本発明の入力信号同期処理装置２１
が適用される一例の受信システムにおけるマイクロコン
ピュータのプログラム処理により実行される。タイマ割
り込み（ステップ（Ｓ）１）は、タイマレジスタ（同期
クロック発生手段２４）にビット長を設定してスタート
させると、カウンタを零（初期状態）にクリアし、デー
タレジスタ値をコンペアレジスタ（図示せず）にラッチ
してカウントアップさせる。カウント値がコンペアレジ
スタと一致するとカウンタをクリアし、データレジスタ
値を再びコンペアレジスタにラッチしてタイマ割り込み
を発生させ、再びタイマをカウントアップさせるもので
ある。

【００１７】このタイマ割り込みにより、図４で詳しく
説明するサンプリング処理を行うもので（Ｓ２）、サン
プリング処理は受信データをシリアル形式よりパラレル
形式に変換する。次にタイマデータレジスタ（同期クロ
ック発生部２４）を同期調整値から元の値（１ビット
長）に戻す処理と、同期調整が終了したかの状態値を発
生させるタイマ設定を行い（Ｓ３）、終了する（Ｓ
４）。

【００１８】上記サンプリング処理は、図４において、
エッジパルス発生部２２で受信データの変極点を波形エ
ッジ検出することが割り込みが発生する（Ｓ１０）。そ
して、サンプリング部２３でサンプリング処理が開始さ
れ、同期クロック発生部２４からの同期クロックをエッ
ジパルスのタイミングでサンプリングが行われる（Ｓ１
１）。このサンプリングは、タイマのカウント値を読み
込み、位相値を変極が生じてから次のサンプリングが始
まるまでの時間をビット長で割った余りと定義すること
で、サンプリング値を該位相値に変換する（Ｓ１２）。
この場合、同期調整中であれば調整値から算出し、同期
調整中でなければビット長に対して算出する。

【００１９】上記位相値は第１のメモリ２５に記憶され
る。また、入力データ信号の次の変極点におけるエッジ
パルスで上記同様の処理が行われて算出された位相値が
第１のメモリ２５に記憶される。このとき、前サンプリ
ング時における第１のメモリ２５に記憶された位相値が
第２のメモリ２６に転送されて記憶される。そこで、判
断部２７が第１及び第２のメモリ２５，２６から記憶さ
れているそれぞれの位相値を読み出して比較し、位相差
を算出する（Ｓ１３）。この位相差が予め設定された許
容値以下か否かが判断される（Ｓ１４）。この許容値は
２つの変極点の位相がデータ変調速度のジッター許容値
範囲である。

【００２０】ところで、当該同期処理の前に同期処理が
行われている場合には、そのときの位相チューニング値
より補正を行い、当該同期処理時における位相値に変換
してから上記判断部２７による比較処理（位相差算出）
が行われる。図４のＳ１４において、算出した位相差が
許容範囲を越えていれば処理を終了して次のエッジパル
スを待つ（Ｓ１６）。一方、算出した位相差が許容範囲
内であれば、その旨の信号が加算器２８のトリガとな
り、該加算器２８は第１及び第２のメモリ２５，２６よ
りそれぞれの位相値を読み出して加算して平均値（平均
位相値）を求め、これを演算処理部２９に出力する（Ｓ
１５）。

【００２１】演算部２９では、ビット長＋（ビット長／
２−平均位相値＝（３／２）×ビット長−平均位相値）
の式より調整値を設定し、タイマ設定値として同期クロ
ック発生部２４に設定を行う（Ｓ１６）。上記調整値
は、図２に示すように位相値がビット長の半分の時にビ
ット長なることから上記式となるものである。

【００２２】これにより、同期クロック発生部２４より
入力データ信号のビット列に同期した同期クロックが出
力され、ビットタイミング情報となる。すなわち、同期
させるためのタイマ設定値が、入力データ信号の２つの
変極点におけるサンプリングで行われることから、最小
で２ビット分のデータ信号で高精度な同期を得ることが
できるもので、入力データ信号が間欠の場合に特に有効
にビット同期の高速化を図ることができる。

【００２３】また、本願発明では、上記２つの位相値に
よる位相差をデータ変調速度の範囲であることに限って
いることから、多くのノイズ等による位相ずれはデータ
変調速度と一致しないものであり、ノイズ等による同期
はずれを軽減することができるものである。

【００２４】

【発明の効果】以上のように、請求項１の発明によれ
ば、比較手段が入力データ信号より抽出したエッジパル
スに対する同期クロック発生手段からの同期クロックの
位相値を算出し、前サンプリング時の位相値と比較して
位相差を算出し、設定演算手段が位相差の周期が所定範
囲のときに２つの位相値の平均値を同期クロック発生手
段に設定する位相とすることにより、入力データ信号の
２つの変極点の最少で２ビット分のデータより同期クロ
ックの同期が得られてビット同期の高速化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成ブロック図である。

【図２】本発明の位相検出の一例の波形図である。

【図３】本発明のサンプリング割り込みのフローチャー
トである。

【図４】本発明の同期処理のフローチャートである。

【図５】従来のデジタルデータ通信における通信データ
の説明図である。

【図６】従来の入力データ復号の同期を行うブロック図
である。

【図７】従来の同期処理の概念説明図である。

【符号の説明】

２１ 入力信号同期処理装置 ２２ エッジパルス発生部 ２３ サンプリング部 ２４ 同期クロック発生部 ２５ 第１のメモリ ２６ 第２のメモリ ２７ 判断部 ２８ 加算器 ２９ 演算部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力データ信号に含まれるビット列の変
   極点からエッジパルスを発生させるエッジパルス発生手
   段と、 同期クロックを発生させるものであって、位相が設定自
   在な同期クロック発生手段と、 該エッジパルスに対する同期クロックの位相値を算出
   し、前サンプリング時の位相値と比較して位相差を算出
   する比較手段と、 該比較手段からの位相差より得られる周期が所定範囲の
   ときに、該２つの位相値の平均値から該同期クロック発
   生手段に設定する位相値を算出して該同期クロック発生
   手段への設定を行い、該入力データ信号と同期するクロ
   ックを該同期クロック発生手段より発生させる設定演算
   手段と、 を有することを特徴とする入力信号同期処理装置。