JPS62263777A - 映像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログの映像信号をデジタル的に時間圧
縮し、時間圧縮したアナログの映（粂信号を出力する映
像処理装置に関する。

〔従来の技術〕

従来、２画面表示機能を有するテレビジョン受像咳は、
たとえば所望のチャンネルのアナログの受信映（Φ信号
の表示画面（以下親画面と称する）に、池のチャンネル
のアナログの受信映像信号またはビデオテープレコーダ
などの外部機器から入力されたアナログの入力映像信号
の時間圧縮画面（以下子画面と称する）を挿入して表示
するため、子画面用の元の入力映像信号をデジタル的に
時間圧縮し、時間圧縮されたアナログの映像信号を出力
する映像処理装置を備えている。

そして、従来のこの種映像処理装置は、たとえば特公昭
６０−４７７９２号公報および昭和５９年９月２日付け
の文献「テレビジョン学会技術報告（ＴＥＢＳ９９−２
　）Ｊの７〜１２頁に記載されているように、■フィー
ルドの映像データの記憶容量に設定された時間圧縮用の
フィールドメモリと、■水平走査期間（以下ＩＨと称す
る）の映像データの記憶容量に設定されたバッファメモ
リとを備え、前述の元の入力映像信号をデジタル変換し
て形成された時系列の各映像データをバッファメモリに
一時記憶するとともに、フィールドメモリが読出しに制
御されない期間を選んでバッファメモリからフィールド
メモリに記憶したＩＨの映像データを読出すことにより
、各１フィールドのたとえば３Ｈ毎の各ＩＨの映像デー
タをフィールドメモリに順次に書込み、かつフィールド
メモリを書込みより高速で読出すとともに、読出された
各映像データをアナログ変換して時間圧縮されたアナロ
グの映像信号を出力するように構成されている。

すなわち、フィールドメモリなどのデジタルメモリが、
通常、書込みと読出しとを同時に行なえないため、従来
のこの種映像処理装置は、フィーｚｌｚ　）’メモリと
ともにバッファメモリを備ｔ、フィールドメモリの書込
みと読出しとを完全に分離して時間圧縮を行なっている
。

〔発明が解決しようとする問題点〕

したがって、従来のこの種映像処理装置は、フィールド
メモリとともにバッファメモリを備える必要があり、装
置のメモリ容量が多くなるとともに、２種のメモリ制御
が必要になり、メモリ周辺回路が複雑化する問題点がお
る。

なお、フィールドメモリにサイクルタイムの短い高速ア
クセス可能なメモリを使用し、たとえば１／ｎに時間圧
縮する際、デジタル変換の各１周期にｎ＋１回のアクセ
スによって１回の書込みと０回の読出しとを行なうよう
にすれば、フィールドメモリのみを用いて時間圧縮する
ことができるが、この場合フィールドメモリが非常に高
価になり、実用的でない。

〔問題点を解決するための手段〕

この発明は、前記の諸点に留意してなされたものであり
、アナログの入力映像信号をデジタルの映像データにデ
ジタル変換するとともに、該映像データを時間圧縮した
後にアナログ変換し、時間圧縮されたアナログの出力映
像信号を形成する映像処理装置において、前記デジタル
変換の各１周期の１／ｎの期間に書込みに制御され前記
デジタル変換の速度で内容が変化する書込みアドレスに
もとづき前記デジタル変換によって形成された各映像デ
ータが書込まれるとともに、前記各１周期の残シの（ｎ
−１）／ｎの期間に読出しに制御され前記デジタル変換
の速度のｎ倍の速度で内容が変化する読出しアドレスに
もとづき書込まれた各映像データが前記書込みに制御さ
れる期間のデータをとげして読出される時間圧縮用のフ
ィールドメモリと、該メモリから読出された各映像デー
タが入力されるとともに入力データによって前記書込み
に制御される期間の欠落データを補間形成し、前記各１
周期にｎ個の映像データを順次に前記出力映像信号の形
成用のアナログ変換回路に出力する信号処理回路とを備
えたことを特徴とする映像処理装置である。

〔作用〕

しだがって、デジタル変換の各１周期に、フィー７レド
メモリは、書込みのｎ−１倍の速度で映像データが読出
され、フィールドメモリから信号処理回路に、書込みに
制御される期間のデータのみをとばして、フィールドメ
モリに書込まれた各映像データが出力される。

さらに、書込みに制御される期間の欠落データが信号処
理回路によって補間形成され、デジタル変換の各１周期
に、信号処理回路からアナログ変換回路に、入力された
ｎ−”１個の映像データと補間形成した１個の映像デー
タとからなるｎ個の映像データが出力されるため、フィ
ールドメモリの書込み速度のｎ倍の速度で映像データが
欠落なくアナログ変換回路に入力され、１／ｎに時間圧
縮したアナログの出力映像信号がアナログ変換回路から
出力され、デジタル変換の周期の１／ｎのサイクルタイ
ムのフィールドメモリのみを用いて時間圧縮が行なえる
。

〔実施例〕

つぎに、この発明を、その１実施例を示した第１図ない
し第４図とともに詳細に説明する。

第１図は２画面表示機能を有するテレビジョン受像機に
適用した場合を示し、同図において、（１）は子画面用
の元の入力映像信号からなるアナログの入力映像信号（
以下子画面映像信号と称する）の入力端子、（２）は入
力端子に接続されたデジタル変換回路であり、後述のサ
ンプリングクロックによって動作するアナログ／デジタ
ル変換器からなり、子画面映像信号をｍビットの映像デ
ータにデジタル変換して出力する。

アナログ変換回路などを用いて形成され、後述の切換制
御信号にもとづき、メモリ（４）が書込みに制御される
期間に、メモリ（４）の入出力ポートを変換回路ｆ２１
に接続し、メモリ（４）が読出しに制御される期間に、
メモリ（４）の入出力ポートを後述の信号処理回路に接
続する。

（５）はスイッチ部（３）を介してメモリ（４）に接続
された信号処理回路であり、後述のタイミング制御信号
にもとづき、欠落データの前、後の映像データの平均を
算出して欠落データを補間形成するとともに、入力され
た映像データおよび補間形成した映像データを順次に出
力する。

（６）は信号処理回路（５）に接続されたアナログ変換
回路であり、ｍビット入力のデジタル／アナログ変換器
からなり、入力された映像データをアナログ変換し、時
間圧縮されたアナログの出力映像信号を出力する。

（７）は基準クロック信号ｃｋの入力端子、（８１、（
９）は表示中の親画面用の映像信号（以下親画面映像信
号と称する）の水平、垂直同期信号ｈａ　、　ｖａそれ
ぞれの入力端子、ｎｏ　、　ａｎは入力端子（１）の子
画面映像信号の水平、垂直同期信号ｈｂ、ｖｂそれぞれ
の入力端子である。

αりはクロック信号ｃｋ　、同期信号ｈａ、ｖａ、ｈＪ
ｖｂが入力される制御部であり、マイクロコンピュータ
などによって形成され、タイミング制御手段およびアド
レス発生手段を内蔵し、変換回路〔２）にデジタル変換
制御用のサンプリングクロックｃｋを出力するとともに
、スイッチ部（３）に切換制御信号ｓｗを出力し、かつ
信号処理回路（５）に複数ビットの制御信号ｅｘを出力
するとともに、書込み／読出しタイミング信号ｔＷ／Ｉ
Ｌおよび書込み、読出しアドレス信号Ａｗ　、　Ａａか
らなる複数ビットの制御信号をメモリ（４）に出力する
。　　　゛ なお、図中の［相］はｍビットであることを示す。

そして、入力端子（１）の子画面映像信号の水平。

垂直方向の時間を共に１／３（ｎ＝３）に圧縮する場合
は、つぎに説明するように動作する。

まず、子画面映像信号の各１フィールドにおいて、３Ｈ
毎の各ＩＨにのみ、３画素毎の１画素を映像データに変
換するため、制御部αのは、子画面映像信号の各１フィ
ールドにおいて、３Ｉ（毎の各ＩＨに、同期信号ｈｂに
同期して３画素を１周期Ｔａとするサンプリングパ／ｖ
ｙ、ｃｋ′を変換器（２１シて出力し、また、変換器（
２］から出力された各映像データをメモリ（４）に順次
に書込ませるため、制御部０のは、変換器（２）のデジ
タル変換の速度で内容が単調増加する書込アドレスＡｗ
をメモリ（４）に供給する。

一方、時間圧縮した子画面映像信号の画面を親画面映像
信号の画面の一部に表示するため、メモリ（４）を親画
面映像信号に同期して読出す必要がある。

そして、メモリ（４）の読出し速度を書込み速度のｎ−
１倍、すなわち２倍にするため、制御部（１２は、親画
面映像信号の各１フイールドにおいて、同期信号ｈａに
同期してタイミング信号ｔｗ／ｎおよび読出しアドレス
を出力し、このときタイミング信号ｊｗ／Ｒはデジタル
変換の各１周期Ｔａの１／３の期間毎に内容が変化し、
各１周期Ｔａの後縁の１／３の期間に書込みの制御内容
になり、各１周期Ｔａの残りの２７３の期間に連続して
読出しの制御内容になる。

また、読出しアドレスＡＲは、各１周期Ｔａの１．′３
の期間毎、すなわちデジタル変換の３倍の速度で化する
。

つぎに、メモリ（４）の書込みを具体的に説明すると、
子画面映像信号の３Ｈ毎の各ＩＨにおいて、同期信号ｈ
ｂが立下る第２図（ａ）の走査開始ｔｓから、所定時間
、すなわち完全な有効画面の走査期間になるまでの時間
Ｔｂだけ遅れて、同図（ｂ）に示す周期Ｔａのサンプリ
ングクロックｃｋ’が出力される。

そこで、変換器（２）は第２図（Ｃ）に示すように、サ
ンプリングクロックｃｋ’が入力されるｔｏ　、　ｔｌ
　、　ｔ２゜もｓ　、　ｔ４．　ｔｓ　、　ｔａ　、も
７．・・・の子画面映像信号をサンプリングして映像デ
ータＹｏ　、　Ｙ＋　、　Ｙ２　。

Ｙａ　、　Ｙ４　、　Ｙａ　、　Ｙｓ　、　Ｙ７　、・
・・に順次にデジタル変換し、同図（ｄ）に示すように
、各映像データＹｏ。

Ｙ＋　、　Ｙ３　、・・・を、サンプリングクロックＣ
ｋ′によってつぎの映像データＹｌ　、　Ｙ２　、　Ｙ
４　、・・・が形成されるまでの各１周期Ｔａの間出力
する。

一方、制御部０のからメモリ（４）に出力される書込ア
ドレスＡｗは、書込みが行なわれる３Ｈ毎の各ＩＨにお
いて、第２図（ｅ）に示すように変換器（２）のデジタ
ル変換に同期して１周期Ｔａ毎に内容が変化し、同図（
ｅ）の場合は、映像データＹｏ　、　Ｙ＋　、　Ｙ２　
、・・・に対して、０，１，２．・・・に１ずつ増加す
る番地の指定内容に順に変化する。

また、制御部０のからメモリ（４）に出力されるタイミ
ング信号ｊｗ／Ｒは、前述したように、親画面映像信号
に同期して各１周期Ｔａに、読出し、読出し。

書込みに順に変化する。

ところで、親画面映像信号と子画面映像信号とが完全同
期して同一タイミングで入力されるとは限らないため、
親画面映像信号に同期して各１周期Ｔａにタイミング信
号ｔｗハの内容が読出し凡、読出し几、書込みＷの順で
変化しても、子画面映像信号に同期した各１周期Ｔａに
おいては、タイミング信号モｗハの内容の変化順序が、
親画面映像信号と子画面映像信号との時間ずれにもとづ
き、つぎの３種類のいずれかになる。

（１）・・・読出し几、読出し几、書込みＷ（２）・・
読出し几、書込みＷ、読出し几（３）・・・書込みＷ、
読出し几、読出し凡そして、第２図（ａ）の同期信号ｈ
ｂＫ同期した各１周期Ｔａにおいて、タイミング信号ｊ
ｗ／Ｒの内容が、たとえば、読出しＲ１書込みＷ、読出
し凡の順に変化するとした場合、同図（ｄ）　、　（ｅ
）の映像データ。

書込みアドレスＡｗに対して、メモリ（４）は同図（ｆ
）に示すように、も０〜１＋　、　１＋〜ｔ２　、　ｔ
２〜ｔ３　、・・・の各１周期Ｔａに、読出し凡、書込
みＷ、読出し凡に順次に制御される。

さらに、制御部０ｚからスイッチ部（３）に出力される
切換制御信号ｓｗにもとづくスイッチ部（３）の切換え
により、メモ１月４）が書込みＷに制御される期間には
、したがって、メモリ（４）は、ｔＯ〜ｔｌ　、　ｔｌ
　Ａ−ｔ２゜力された映像データＹｏ　、　Ｙ＋　、　
Ｙ２　、・・・が書込みアドレスＡｗによって指定され
た番地、すなわち０゜１．２．・・・番地それぞれに書
込まれる。

そして、子画面映像信号の各１フイールドに前述の動乍
がくり返えされるため、メモリ（４）には、毎フィール
ドの子画面映像信号を、水平、垂直力向それぞれ１７３
に間引いた映像データが、たとえばＩＨを単位として順
次に書込まれる。

つぎに、メモリ（４）の読出しを具体的に説明すると、
メモＩＪ（４１の読出しは親画面映像信号の任意のＩＨ
からの各ＩＨに行なわれ、このとき、各ＩＨの同期信号
ｈａが立下る第３図（ｆｌ）の走査開始ｔｓから、所定
時間すなわち書込みのときの所定時間Ｔｂに対応する時
間ｌｌＩＣだけ遅れて、同図（ｂ）に示すようにタイミ
ング信号ｊｗ／Ｒが出力される。

そして、タイミング信号ｔＷ／Ｒは、同期信号ｈａに同
期した各１周期Ｔａ　、すなわちｔｏ’　〜ｔ＋’、　
ｔ＋’〜ｔｚ’。

ｔ２〜ｔ３　、も３〜ｔ４．　ｔ４〜ｔｓ　、・・・に
おいて、その内容が読出しＲ７読出し几、書込みＷの１
１［に変化する。

一方、制御部Ｑ３からメモリ（４１に出力される読出し
アドレスＡｎは、各ＩＨにおいて、第３図（Ｃ）に示す
ように各１周期Ｔａの１／３の期間毎に内容が変化し、
同図（Ｃ）の場合は０，１．２，３，４，５，６７　、
８　、９　、１０　、１１　、１２　、・・・の番地を
指定する内容に変化する。

なお、読出しアドレスＡｎは、各ＩＨの間に、メモリ（
４）の同一のＩＨ分の番地指定内容にくり返し変化し、
１フイールドの間の読出しアドレスＡＲによってメモリ
（４）の全番地が順次にくり返し指定される。

そして、メモリ（４）は、前述したように、タイミング
信号ｊｗ／Ｉｔの内容が読出しＲになる間に読出しＲに
制御され、そのとき入力された読出しアドレスＡＲによ
って指定された番地の映像データを読出す。

ところで、タイミング信号ｊｗ／Ｒは、各１周期Ｔａに
必らず１回だけ書込みＷの内容になる。

一方、読出しアドレスＡＲは、メモリ（４）が書込みＷ
に制御されたときにも、その内容が変化する。

そして、第３図（ｂ）　、　（Ｃ）のタイミング信ｆ　
ｔｗ／Ｒ＋読出しアドレスＡＲがメモリ（４）に入力さ
れると、タイミング信号ｔｗΔが書込みＷの内容になる
とき、すなわち読出しアドレスＡＲが２．５．８．１１
．・・・の番地を指定する内容になるときには、メモリ
（４）の映像データの読出しが行なえなくなる。

しだがって、第３図（ｂ）　、　（Ｃ）のタイミング信
号”ｗ／Ｒ＋読出しアドレスＡ几に対して、メモ１月４
）からは、同図（ｄ）に示すように、書込みＷに制御さ
れる間の映像データ、すなわち２　、５　、８　、１１
　、・・・番地の映像データＹ２　、　Ｙｓ・、Ｙｓ、
Ｙｚ、・・・　をとばして、書込まれた各映像データＹ
ｏ　、　Ｙｔ　、　−、Ｙａ　、・・・が順次に読出さ
れ、このとき各１周期Ｔａの読出し速度が書込み速度の
２倍になるとともに、メモリ（４）に３Ｈ毎の各ＩＨの
映像データしか書込まれていないだめ、メモリ（４）の
水平、垂直方向それぞれの１回の読出し期間は、書込み
の期間の１／３になる。

そして、切換制御信号ｓｗにもとづくスイッチ部（３）
の切換えにより、メモリ（４）が読出し几に制御される
期間には、メモリ（４）の入出力ボートがスイッチ部（
３）を介して処理回路（５）に接続される。

しだがって、メモリ（４）から読出された第４図（ａ）
の各映像データＹｏ　、　Ｙｔ　、　−、Ｙｓ　、・・
・は順次に処理回路（５）に入力される。

そして、処理回路（５）は、制御部α２から出力された
制御信号ｃｘにもとづき、つぎに説明するように、欠落
した映像データＹ２　、　Ｙｓ　、　Ｙｓ　、　Ｙ＋＋
　、・・・を補間形成する。

ところで、処理回路（５）は、たとえば、２個のフリッ
プフロップの縦列回路と、前段のフリップフロップに入
力される映像データと後段のフリップフロップに入力さ
れる映像データとの加算平均データを演算して出力する
平均回路と、後段のフリップフロップに入力される映像
データと前記加算平均データを切換え出力するスイッチ
とによって構成され、両フリップフロップがタイミング
信号ｔＷ／Ｒに同期して１周期Ｔａの１７３の期間ずつ
入力データを遅延して出力するとともに、欠落した映像
データＹ２　、　Ｙｓ　、　Ｙｓ　、　Ｙｏ　、・・・
が後段のフリップフロップに入力されるときにのみスイ
ッチを加算平均データの出力に切換える。

そして、処理回路（５）は、入力された各映像データＹ
ｏ　、　Ｙｔ　、　−、Ｙａ、　−・−を１周期Ｔａの
１／３の期間だけ遅延して順次に出力するとともに、欠
落しだ映像データＹ２　、　Ｙｓ　、　Ｙｓ　、・・・
が後段のフリップフロップに入力されるとき、すなわち
前段のフリップフロップに欠落した映像データＹ２　、
　Ｙｂ。

ｙｓ　、・・・の１つ後の映像データＹｓ　、　Ｙａ　
、　Ｙ９　、・・・が入力され、かつ後段のフリップフ
ロップから欠落した映像データＹ２　、　Ｙｓ　、　Ｙ
ｇ　、・・・の１つ前の映像データＹ＋　、　Ｙ４　、
　Ｙ７　、・・・が出力されるときには、加算平均デー
タＹａ、　Ｙｔ）　、　Ｙｃ　、・・・すなわち欠落し
た映像データＹ２　、　Ｙｓ　、・・・の前、後の映像
データの平均データ（Ｙ＋＋Ｙａ）／２　、　（Ｙ４＋
Ｙ６）／２　。

（Ｙ７＋Ｙ９）／２　、・・・を出力する。

しだがって、処理回路（５）は欠落した映像データＹ２
　、　Ｙａ　、　Ｙａ　、　、、、を、映像データＹａ
　、　Ｙｂ　、　Ｙｃ。

・・・に置換し、第４図（ａ）の映像データＹｏ、Ｙ＋
、−。

Ｙａ　、Ｙ４、−、Ｙａ　、Ｙ７、−、Ｙ９　、ＹＩＯ
、・・・が）噴火に入力されたときに、同図（ｂ）に示
すように１周期Ｔａの１７３の期間だけ遅れて、映像デ
ータＹｏ　、　Ｙｔ　、　Ｙａ。

Ｙａ　、　Ｙ４　、　Ｙｂ　、　Ｙｓ　、　Ｙ７　、　
Ｙｃ　、　Ｙ９　、　Ｙｔｏ　、　・−・を順次に変換
回路（６）に出力し、この場合、各１周期Ｔａには、入
力された２個の映像データと、補間形成した１個の映像
データとからなる３個の映像データが順次に変換回路（
６）に出力される。

そこで、変換回路（６）には、メモリ（４）を各１周期
Ｔａに書込みの３倍の速度で読出したときと等価の速度
で映像データが欠落なく入力され、このとき変換回路（
６）が入力された各映像データを順次にアナログ変換す
るため、変換回路（６）からは、第４図（Ｃ）の実線に
示すように入力端子（１］の子画面映像信号を水平方向
、垂直方向に１７３に時間圧縮したアナログの出力映像
信号が出力される。

なお、第４図（Ｃ）の破線は、欠落した映像データＹ２
　、　Ｙｓをアナログ変換したときを示す。

したがって、デジタル変換の各１周期Ｔａの１／ｎ。

すなわち１／３のサイクルタイムのメモリ（４）のみを
用いて、入力端子（１）の子画面映像信号の水平、垂直
方向それぞれの時間を、デジタル的に１７３に圧縮する
ことができ、装置のメモリ容量が従来より少なくなると
ともに、メモリ周辺回路も簡単になシ、安価に形成する
ことができる。

なお、メモリ（４）の代わりに高速アクセス可能なフィ
ールドメモリを使用し、各１周期Ｔａに２いて、フィー
ルドメモリのサイクルタイムを１／（ｎ＋１）　。

すなわち１／４に短くし、１回の書込みと３回の読出し
とを行なうとともに、読出しアドレスＡ１′Ｌの内容を
読出しのときにのみ順次に変更すれば、前述の欠落が生
じなくなシ、この場合処理回路（５）の補間形成などを
行なうことなく時間圧縮が行なえるが、この場合、フィ
ールドメモリのアクセスタイムが数ＩＱｎｓｅｅの高速
アクセスになり、このような高速アクセス可能なメモリ
が非常に高価になるため、第１図ではサイクルタイム１
／３の従来と同様のメモリ（４）と、処理回路（５）と
を用いている。

ところで、前記実施例では、１／３に時間圧縮するため
、ｎ＝３として説明したがｎが３以外のときに適用でき
るのは勿論である。

また、前記実施例では、２画面表示機能を有するテレビ
ジョン受像機の映像処理装置に適用し、親画面映像信号
に同期してフィールドメモリの読出しを行なったが、種
々の映像機器の映像処理装置に適用することができるの
は勿論であり、この場合フィールドメモリの読出しを、
時間圧縮する映像信号あるいは、当該映像信号と別個の
映像信号に同期して行なってよいのも勿論である。

さらに、処理回路（５）による欠落した映像データの補
間形成手法などが実施例と異なっていてもよいのは勿論
である。

〔発明の効果〕

以上のように、この発明の映像処理装置によると、デジ
タル変換の各１周期に、フィールドメモリを書込みの（
ｎ−１）倍の速度で読出すとともに、信号処理回路によ
り、書込みによって欠落した映像データを補間形成した
ことにより、フィールドメモリを書込みのｎ倍の速度で
欠落なく読出しだときと同様の映像データがアナログ変
換回路に入力され、従来のフィールドメモリと同じサイ
クルタイムの安価なフィールドメモリのみを用いて、入
力映像信号をデジタル的に１／ｎに時間圧縮することが
でき、装置のメモリ容量の削減およびメモリ周辺回路の
簡素化を図９、安価にすることができるものである。

【図面の簡単な説明】

第１図はこの発明の映像処理装置の１実施例のブロック
図、第２図（ａ）〜（ｒ）はフィールドメモリの書込み
説明用のタイミングチャート、第３図（ａ）〜（ｄ）は
フィールドメモリの読出し説明用のタイミングチャート
、第４図（ａ）〜（Ｃ）は信号処理回路の動作説明用の
タイミングチャートである。 （２）・・・アナログ変換回路、（３）・・・スイッチ
部、（４１用フィールドメモリ、（５）・・・信号処理
回路、（６）・・・アナログ変換回路、Ｏａ・・・制御
部。

Claims (1)

【特許請求の範囲】
1. （１）アナログの入力映像信号をデジタルの映像データ
   にデジタル変換するとともに、該映像データを時間圧縮
   した後にアナログ変換し、時間圧縮されたアナログの出
   力映像信号を形成する映像処理装置において、前記デジ
   タル変換の各１周期の１／ｎの期間に書込みに制御され
   前記デジタル変換の速度で内容が変化する書込みアドレ
   スにもとづき前記デジタル変換によって形成された各映
   像データが書込まれるとともに、前記各１周期の残りの
   （ｎ−１）／ｎの期間に読出しに制御され前記デジタル
   変換の速度のｎ倍の速度で内容が変化する読出しアドレ
   スにもとづき書込まれた各映像データが前記書込みに制
   御される期間のデータをとばして読出される時間圧縮用
   のフィールドメモリと、該メモリから読出された各映像
   データが入力されるとともに入力データによって前記書
   込みに制御される期間の欠落データを補間形成し、前記
   各１周期にｎ個の映像データを順次に前記出力映像信号
   の形成用のアナログ変換回路に出力する信号処理回路と
   を備えたことを特徴とする映像処理装置。