JPH0628443B2 - 映像信号変換回路 - Google Patents
映像信号変換回路Info
- Publication number
- JPH0628443B2 JPH0628443B2 JP59258269A JP25826984A JPH0628443B2 JP H0628443 B2 JPH0628443 B2 JP H0628443B2 JP 59258269 A JP59258269 A JP 59258269A JP 25826984 A JP25826984 A JP 25826984A JP H0628443 B2 JPH0628443 B2 JP H0628443B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- memory
- address counter
- video signal
- Prior art date
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- Television Systems (AREA)
- Synchronizing For Television (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は映像信号変換回路、特に倍速化された原色信
号と同期信号とを発生する場合等に用いて好適な映像信
号変換回路に関する。
号と同期信号とを発生する場合等に用いて好適な映像信
号変換回路に関する。
例えば高品位の画像等を得るのに映像信号を倍速化する
場合がある。そのとき水平同期信号等同期信号も倍速化
する必要がある。従来はこの同期信号を倍速化するのに
映像信号に同期信号を重畳させて倍速化し、この倍速化
後に映像信号より同期信号を同期分離するようにしてい
る。
場合がある。そのとき水平同期信号等同期信号も倍速化
する必要がある。従来はこの同期信号を倍速化するのに
映像信号に同期信号を重畳させて倍速化し、この倍速化
後に映像信号より同期信号を同期分離するようにしてい
る。
ところが、上述の如く水平同期信号等を映像信号に重畳
させて倍速化する場合、映像信号をＡ／Ｄ変換するとき
にシンクチップから100IRE（IREスケールの100の位置）
までの広い範囲にわたってＡ／Ｄ変換する必要があるの
で、いわゆるダイナミックレンジがとれない。つまり、
ノイズマージンがとれない等の不都合がある。また、倍
速化後に同期分離する必要があるので、専用の同期分離
回路が必要となり、構成が複雑になると共にコスト的に
も高価となる。また、同期信号用に専用のメモリを用い
て映像信号と同様に倍速化することも考えられるが、そ
れだけ構成が複雑となる等の不都合がある。
させて倍速化する場合、映像信号をＡ／Ｄ変換するとき
にシンクチップから100IRE（IREスケールの100の位置）
までの広い範囲にわたってＡ／Ｄ変換する必要があるの
で、いわゆるダイナミックレンジがとれない。つまり、
ノイズマージンがとれない等の不都合がある。また、倍
速化後に同期分離する必要があるので、専用の同期分離
回路が必要となり、構成が複雑になると共にコスト的に
も高価となる。また、同期信号用に専用のメモリを用い
て映像信号と同様に倍速化することも考えられるが、そ
れだけ構成が複雑となる等の不都合がある。
この発明は斯る点に鑑みてなされたもので、構成簡単に
して容易に倍速化された原色信号と同期信号とを得るこ
とができる映像信号変換回路を提供するものである。
して容易に倍速化された原色信号と同期信号とを得るこ
とができる映像信号変換回路を提供するものである。
この発明は、例えば、第１図に示すように、映像信号を
デジタル化してメモリに書き込み、このメモリから倍速
化して読み出すようにされた映像信号変換装置におい
て、内部から供給される複合映像信号を内部Ｒ，Ｇ，Ｂ
信号に変換する信号処理回路(2)と、上記内部Ｒ，Ｇ，
Ｂ信号と外部から供給される外部Ｒ，Ｇ，Ｂ信号とを切
り換えて出力する切換スイッチ(9)〜(11)と、切換スイ
ッチ(9)〜(11)を通じて供給されるＲ，Ｇ，Ｂ信号をそ
れぞれＡ／Ｄ変換してデジタルＲ，Ｇ，Ｂ信号を出力す
るＡ／Ｄ変換回路(12)と、デジタルＲ，Ｇ，Ｂ信号が書
き込まれるメモリ(13)と、メモリ(13)に対して所定周期
で上記デジタルＲ，Ｇ，Ｂ信号を書き込ませる書き込み
アドレスカウンタ(19)と、この書き込みアドレスカウン
タ(19)で書き込まれた上記デジタルＲ，Ｇ，Ｂ信号を書
き込みアドレスカウンタ(19)のｎ倍の周波数でメモリ(1
3)から読み出す読み出しアドレスカウンタ(20)と、この
読み出しアドレスカウンタ(20)の出力に応答して上記所
定周期内にｎ個の同期信号を形成する同期信号形成回路
(26)と、メモリ(13)からｎ倍の周波数で読み出された上
記デジタルＲ，Ｇ，Ｂ信号をＤ／Ａ変換してｎ倍速化さ
れたＲ，Ｇ，Ｂ信号にして出力するＤ／Ａ変換回路(14)
とを備えるものである。
デジタル化してメモリに書き込み、このメモリから倍速
化して読み出すようにされた映像信号変換装置におい
て、内部から供給される複合映像信号を内部Ｒ，Ｇ，Ｂ
信号に変換する信号処理回路(2)と、上記内部Ｒ，Ｇ，
Ｂ信号と外部から供給される外部Ｒ，Ｇ，Ｂ信号とを切
り換えて出力する切換スイッチ(9)〜(11)と、切換スイ
ッチ(9)〜(11)を通じて供給されるＲ，Ｇ，Ｂ信号をそ
れぞれＡ／Ｄ変換してデジタルＲ，Ｇ，Ｂ信号を出力す
るＡ／Ｄ変換回路(12)と、デジタルＲ，Ｇ，Ｂ信号が書
き込まれるメモリ(13)と、メモリ(13)に対して所定周期
で上記デジタルＲ，Ｇ，Ｂ信号を書き込ませる書き込み
アドレスカウンタ(19)と、この書き込みアドレスカウン
タ(19)で書き込まれた上記デジタルＲ，Ｇ，Ｂ信号を書
き込みアドレスカウンタ(19)のｎ倍の周波数でメモリ(1
3)から読み出す読み出しアドレスカウンタ(20)と、この
読み出しアドレスカウンタ(20)の出力に応答して上記所
定周期内にｎ個の同期信号を形成する同期信号形成回路
(26)と、メモリ(13)からｎ倍の周波数で読み出された上
記デジタルＲ，Ｇ，Ｂ信号をＤ／Ａ変換してｎ倍速化さ
れたＲ，Ｇ，Ｂ信号にして出力するＤ／Ａ変換回路(14)
とを備えるものである。
内部から供給される複合映像信号を信号処理回路(2)に
より内部Ｒ，Ｇ，Ｂ信号に変換する。この内部Ｒ，Ｇ，
Ｂ信号と外部から供給される外部Ｒ，Ｇ，Ｂ信号とを切
換スイッチ(9)〜(11)で切り換えて出力する。切換スイ
ッチ(9)〜(11)を通じて供給されるＲ，Ｇ，Ｂ信号をＡ
／Ｄ変換回路(12)によりそれぞれＡ／Ｄ変換してデジタ
ルＲ，Ｇ，Ｂ信号を得る。このデジタルＲ，Ｇ，Ｂ信号
をメモリ(13)に書き込む。書き込む際、書き込みアドレ
スカウンタ(19)によりメモリ(13)に対して所定周期、例
えば、１Ｈ（１×水平走査周期）毎に書き込む。この書
き込みアドレスカウンタ(19)で書き込まれた上記デジタ
ルＲ，Ｇ，Ｂ信号を書き込みアドレスカウンタ(19)のｎ
倍、例えば、２倍の周波数で読み出しアドレスカウンタ
(20)によりメモリ(13)から読み出しＤ／Ａ変換回路(14)
でＤ／Ａ変換することで倍速化原色信号を得る。また、
この読み出しアドレスカウンタ(20)の出力に応答して同
期信号形成回路(26)で上記所定周期内にｎ個、例えば、
２個の同期信号を得、倍速化された同期信号を得る。
より内部Ｒ，Ｇ，Ｂ信号に変換する。この内部Ｒ，Ｇ，
Ｂ信号と外部から供給される外部Ｒ，Ｇ，Ｂ信号とを切
換スイッチ(9)〜(11)で切り換えて出力する。切換スイ
ッチ(9)〜(11)を通じて供給されるＲ，Ｇ，Ｂ信号をＡ
／Ｄ変換回路(12)によりそれぞれＡ／Ｄ変換してデジタ
ルＲ，Ｇ，Ｂ信号を得る。このデジタルＲ，Ｇ，Ｂ信号
をメモリ(13)に書き込む。書き込む際、書き込みアドレ
スカウンタ(19)によりメモリ(13)に対して所定周期、例
えば、１Ｈ（１×水平走査周期）毎に書き込む。この書
き込みアドレスカウンタ(19)で書き込まれた上記デジタ
ルＲ，Ｇ，Ｂ信号を書き込みアドレスカウンタ(19)のｎ
倍、例えば、２倍の周波数で読み出しアドレスカウンタ
(20)によりメモリ(13)から読み出しＤ／Ａ変換回路(14)
でＤ／Ａ変換することで倍速化原色信号を得る。また、
この読み出しアドレスカウンタ(20)の出力に応答して同
期信号形成回路(26)で上記所定周期内にｎ個、例えば、
２個の同期信号を得、倍速化された同期信号を得る。
以下、この発明の一実施例を２倍速された原色信号及び
水平同期信号を得る場合を例にとり、第１図〜第３図に
基づいて詳しく説明する。
水平同期信号を得る場合を例にとり、第１図〜第３図に
基づいて詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、(1)は例えばチューナ（図示せず）から複合映像信
号が供給される入力端子、(2)は信号処理回路、(3)はチ
ューナ側と外部側を切換えるスイッチ、(4)は同期分離
回路である。信号処理回路(2)は同期分離回路(4)からの
同期信号に基づいて入力端子(1)からの複合映像信号中
に含まれる輝度信号、クロマ信号の信号処理を行い、そ
の出力側に赤（Ｒ），緑（Ｇ），青（Ｂ）の各原色信号
を出力する。
て、(1)は例えばチューナ（図示せず）から複合映像信
号が供給される入力端子、(2)は信号処理回路、(3)はチ
ューナ側と外部側を切換えるスイッチ、(4)は同期分離
回路である。信号処理回路(2)は同期分離回路(4)からの
同期信号に基づいて入力端子(1)からの複合映像信号中
に含まれる輝度信号、クロマ信号の信号処理を行い、そ
の出力側に赤（Ｒ），緑（Ｇ），青（Ｂ）の各原色信号
を出力する。
(5)〜(7)は外部より各原色信号が供給される外部入力端
子、(8)は同様に外部より同期信号が供給される外部入
力端子である。(9)〜(11)はチューナ側と外部側からの
原色信号を切換えるスイッチ、(12)はアナログ信号をデ
ィジタル信号に変換する（以下、Ａ／Ｄ変換と言う）Ａ
／Ｄ変換回路、(13)はメモリ、(14)はディジタル信号を
アナログ信号に変換する（以下Ｄ／Ａ変換と言う）Ｄ／
Ａ変換回路、(15)〜(17)は速倍された各原色信号が得ら
れる出力端子がある。
子、(8)は同様に外部より同期信号が供給される外部入
力端子である。(9)〜(11)はチューナ側と外部側からの
原色信号を切換えるスイッチ、(12)はアナログ信号をデ
ィジタル信号に変換する（以下、Ａ／Ｄ変換と言う）Ａ
／Ｄ変換回路、(13)はメモリ、(14)はディジタル信号を
アナログ信号に変換する（以下Ｄ／Ａ変換と言う）Ｄ／
Ａ変換回路、(15)〜(17)は速倍された各原色信号が得ら
れる出力端子がある。
(18)はメモリ(13)を制御するためのメモリ制御回路、(1
9)は書き込みアドレスカウンタ、(20)は読み出しアドレ
スカウンタであって、アドレスカウンタ(19)及び(20)か
らのアドレス信号がメモリ制御回路(18)を介してメモリ
(13)に供給される。
9)は書き込みアドレスカウンタ、(20)は読み出しアドレ
スカウンタであって、アドレスカウンタ(19)及び(20)か
らのアドレス信号がメモリ制御回路(18)を介してメモリ
(13)に供給される。
メモリ(13)には例えば入力される各原色信号に対して夫
々第２図に示すように１Ｈ（１×水平走査周期）分のデ
ジタル信号を書き込めるラインメモリ(30),(31)が設け
られ、これ等を入出力側に配されたスイッチ(32),(33)
で書き込み時と読み出し時で切換えるようにする。ライ
ンメモリ(30)への書き込み及びラインメモリ(31)からの
読み出しの時は、メモリ制御回路(18)に含まれるスイッ
チ(34)が接点ａ側、スイッチ(35)が接点ｂ側に接続され
ると共にメモリ(13)内のスイッチ(32)が接点ａ側、スイ
ッチ(33)が接点ｂ側に接続され、書き込みアドレスカウ
ンタ(19)からのアドレス信号ＷＲによりＡ／Ｄ変換回路
(12)側からの原色信号がラインメモリ(30)に書き込ま
れ、一方読み出しアドレスカウンタ(20)からのアドレス
信号ＲＤによりラインメモリ(31)に書き込まれている原
色信号が後述されるように書き込み時より２倍の速度で
読み出されてＤ／Ａ変換回路(14)側に出力される。
々第２図に示すように１Ｈ（１×水平走査周期）分のデ
ジタル信号を書き込めるラインメモリ(30),(31)が設け
られ、これ等を入出力側に配されたスイッチ(32),(33)
で書き込み時と読み出し時で切換えるようにする。ライ
ンメモリ(30)への書き込み及びラインメモリ(31)からの
読み出しの時は、メモリ制御回路(18)に含まれるスイッ
チ(34)が接点ａ側、スイッチ(35)が接点ｂ側に接続され
ると共にメモリ(13)内のスイッチ(32)が接点ａ側、スイ
ッチ(33)が接点ｂ側に接続され、書き込みアドレスカウ
ンタ(19)からのアドレス信号ＷＲによりＡ／Ｄ変換回路
(12)側からの原色信号がラインメモリ(30)に書き込ま
れ、一方読み出しアドレスカウンタ(20)からのアドレス
信号ＲＤによりラインメモリ(31)に書き込まれている原
色信号が後述されるように書き込み時より２倍の速度で
読み出されてＤ／Ａ変換回路(14)側に出力される。
また、ラインメモリ(31)への書き込み及びラインメモリ
(30)からの読み出しの時は、スイッチ(34)が接点ｂ側、
スイッチ(35)が接点ａ側に切換わると共にスイッチ(32)
が接点ｂ側、スイッチ(33)が接点ａ側に切換わり、上述
同様、書き込みアドレスカウンタ(19)からのアドレス信
号ＷＲによりＡ／Ｄ変換回路(12)側からの原色信号がラ
インメモリ(31)に書き込まれ、一方読み出しアドレスカ
ウンタ(20)からのアドレス信号ＲＤによるラインメモリ
(30)に書き込まれている原色信号が書き込み時より２倍
の速度で読み出されてＤ／Ａ変換回路(14)側に出力され
る。
(30)からの読み出しの時は、スイッチ(34)が接点ｂ側、
スイッチ(35)が接点ａ側に切換わると共にスイッチ(32)
が接点ｂ側、スイッチ(33)が接点ａ側に切換わり、上述
同様、書き込みアドレスカウンタ(19)からのアドレス信
号ＷＲによりＡ／Ｄ変換回路(12)側からの原色信号がラ
インメモリ(31)に書き込まれ、一方読み出しアドレスカ
ウンタ(20)からのアドレス信号ＲＤによるラインメモリ
(30)に書き込まれている原色信号が書き込み時より２倍
の速度で読み出されてＤ／Ａ変換回路(14)側に出力され
る。
なお、このメモリ(13)の構成は一例であって、これに限
定されることなく例えば各原色信号に対して夫々単一の
ラインメモリを設け、これを書き込み時と読み出し時と
で切換えるような構成としてもよい。
定されることなく例えば各原色信号に対して夫々単一の
ラインメモリを設け、これを書き込み時と読み出し時と
で切換えるような構成としてもよい。
再び第１図に戻り、アドレスカウンタ(19),(20)のカウ
ント用のクロック信号を供給するためにＰＬＬ回路(21)
が設けられる。このＰＬＬ回路(21)は位相比較器(22)、
ローパスフィルタ(23)及び電圧制御型発振器(24)から成
る。位相比較器(22)の一方の入力側には同期分離回路
(4)からの（水平）同期信号ＳＤが供給され、他方の入
力側には書き込みアドレスカウンタ(19)からの１Ｈ（１
×水平走査周期）の信号が供給される。発振器(24)から
は所定周波数例えば8fc（fcはサブキャリア3.58MHzの周
波数）のクロック信号が出力されるようになされてお
り、このクロック信号は読み出しアドレスカウンタ(20)
に供給されるとともにサンプリングパルスとしてＤ／Ａ
変換回路(14)に供給される。また、発振器(24)からのク
ロック信号は分周期(25)で分周されて4fcのクロック信
号となり、書き込みアドレスカウンタ(19)に供給される
と共にサンプリングパルスとしてＡ／Ｄ変換回路(12)に
供給される。
ント用のクロック信号を供給するためにＰＬＬ回路(21)
が設けられる。このＰＬＬ回路(21)は位相比較器(22)、
ローパスフィルタ(23)及び電圧制御型発振器(24)から成
る。位相比較器(22)の一方の入力側には同期分離回路
(4)からの（水平）同期信号ＳＤが供給され、他方の入
力側には書き込みアドレスカウンタ(19)からの１Ｈ（１
×水平走査周期）の信号が供給される。発振器(24)から
は所定周波数例えば8fc（fcはサブキャリア3.58MHzの周
波数）のクロック信号が出力されるようになされてお
り、このクロック信号は読み出しアドレスカウンタ(20)
に供給されるとともにサンプリングパルスとしてＤ／Ａ
変換回路(14)に供給される。また、発振器(24)からのク
ロック信号は分周期(25)で分周されて4fcのクロック信
号となり、書き込みアドレスカウンタ(19)に供給される
と共にサンプリングパルスとしてＡ／Ｄ変換回路(12)に
供給される。
アドレスカウンタ(19),(20)は例えば910回カウントする
カウンタから成り、従って書き込みアドレスカウンタ(1
9)で４ｆｃ＝14.32MHzのクロック信号をカウントすると
これが分周されて１Ｈ｛１×水平走査周期＝（１／14.3
2MHz）×910≒63.5μｓ｝の信号がアドレス信号として
得られ、読み出しアドレスカウンタ(20)で8fcのクロッ
ク信号を910回カウントするとこれが分周されてＨ／２
（水平走査周期／２）の信号がアドレス信号として得ら
れる。
カウンタから成り、従って書き込みアドレスカウンタ(1
9)で４ｆｃ＝14.32MHzのクロック信号をカウントすると
これが分周されて１Ｈ｛１×水平走査周期＝（１／14.3
2MHz）×910≒63.5μｓ｝の信号がアドレス信号として
得られ、読み出しアドレスカウンタ(20)で8fcのクロッ
ク信号を910回カウントするとこれが分周されてＨ／２
（水平走査周期／２）の信号がアドレス信号として得ら
れる。
また、(26)は同期信号形成回路であって、読み出しアド
レスカウンタ(20)のＨ／２（水平走査周期／２）の信号
に応答して所定幅の同期信号を形成し、映像信号に対し
所定の位置関係になるように遅延をかける。
レスカウンタ(20)のＨ／２（水平走査周期／２）の信号
に応答して所定幅の同期信号を形成し、映像信号に対し
所定の位置関係になるように遅延をかける。
(27)は倍速化された同期信号が得られる出力端子であ
る。
る。
いま、入力端子(1)より第３図Ａに示すような映像信号
が供給されると、この映像信号は信号処理回路(2)にお
いて、同期分離回路(4)で分離された同期信号に基づい
て信号処理され、信号処理回路(2)の出力側には３種類
の原色信号が得られる。
が供給されると、この映像信号は信号処理回路(2)にお
いて、同期分離回路(4)で分離された同期信号に基づい
て信号処理され、信号処理回路(2)の出力側には３種類
の原色信号が得られる。
これ等の原色信号はＡ／Ｄ変換回路(12)においてＡ／Ｄ
変換されメモリ(13)に供給される。メモリ(13)において
は、１Ｈ（１×水平走査周期）を910等分した第３図Ｂ
に示すような書き込みアドレスカウンタ(19)からのアド
レス信号により入力された原色信号の書き込みが行わ
れ、この書き込まれた原色信号がＨ／２（水平走査周期
／２）を910等分した第３図Ｃに示すような読み出しア
ドレスカウンタ(20)からのアドレス信号により順次読み
出される。つまり、メモリ(13)に書き込まれた原色信号
は、書き込み時より２倍の速度で読み出される。
変換されメモリ(13)に供給される。メモリ(13)において
は、１Ｈ（１×水平走査周期）を910等分した第３図Ｂ
に示すような書き込みアドレスカウンタ(19)からのアド
レス信号により入力された原色信号の書き込みが行わ
れ、この書き込まれた原色信号がＨ／２（水平走査周期
／２）を910等分した第３図Ｃに示すような読み出しア
ドレスカウンタ(20)からのアドレス信号により順次読み
出される。つまり、メモリ(13)に書き込まれた原色信号
は、書き込み時より２倍の速度で読み出される。
この読み出された原色信号は次段のＤ／Ａ変換回路(14)
においてＤ／Ａ変換され、もって、出力端子(15)〜(17)
には第３図Ｄに示すように倍速化された各原色信号（２
・Ｒ，２・Ｇ，２・Ｂ）が得られる。
においてＤ／Ａ変換され、もって、出力端子(15)〜(17)
には第３図Ｄに示すように倍速化された各原色信号（２
・Ｒ，２・Ｇ，２・Ｂ）が得られる。
また、読み出しアドレスカウンタ(20)からの２Ｈの信号
が例えばその０番地において同期信号形成回路(26)に供
給され、こゝで同期信号に必要な所定幅に波形整形され
た後、映像信号に対して所定位置になるように遅延がな
される。この結果同期信号形成回路(26)の出力側すなわ
ち出力端子(27)には第３図Ｄに示すように１Ｈ（１×水
平走査同期）期間に２個の同期信号ＳＤすなわち倍速化
された同期信号（２・ＳＤ）が得られる。なお、原色信
号と同期信号は、第１図の回路では本来分離されている
ものであるが、第３図Ｄでは便宜上同一の時間軸を用い
て示されている。
が例えばその０番地において同期信号形成回路(26)に供
給され、こゝで同期信号に必要な所定幅に波形整形され
た後、映像信号に対して所定位置になるように遅延がな
される。この結果同期信号形成回路(26)の出力側すなわ
ち出力端子(27)には第３図Ｄに示すように１Ｈ（１×水
平走査同期）期間に２個の同期信号ＳＤすなわち倍速化
された同期信号（２・ＳＤ）が得られる。なお、原色信
号と同期信号は、第１図の回路では本来分離されている
ものであるが、第３図Ｄでは便宜上同一の時間軸を用い
て示されている。
また、外部入力端子(5)〜(7)より原色信号が供給される
場合も上述と同様にして行われる。
場合も上述と同様にして行われる。
なお、上述の実施例では同期信号として水平同期信号の
場合を例にとり説明したが、垂直同期信号の場合も同様
に適用可能である。また、倍速も２倍速に限定されず、
それ以上の倍速でも同様に適用できる。
場合を例にとり説明したが、垂直同期信号の場合も同様
に適用可能である。また、倍速も２倍速に限定されず、
それ以上の倍速でも同様に適用できる。
上述の如くこの発明によれば、原色信号の倍速化に使用
されるメモリアドレス用の読み出しアドレスカウンタの
出力に応答して所定期間にｎ個の同期信号を形成するよ
うにしたので、従来の如く映像信号に同期信号を重畳さ
せて倍速化する必要がなく、もって、メモリの前段に位
置するＡ／Ｄ変換器のダイナミックレンジを広く使える
ためノイズマージンを拡大できる。また、従来使用され
ていた倍速後の同期分離回路が不要となり、構成が簡略
化されてコスト的にも廉価となる。
されるメモリアドレス用の読み出しアドレスカウンタの
出力に応答して所定期間にｎ個の同期信号を形成するよ
うにしたので、従来の如く映像信号に同期信号を重畳さ
せて倍速化する必要がなく、もって、メモリの前段に位
置するＡ／Ｄ変換器のダイナミックレンジを広く使える
ためノイズマージンを拡大できる。また、従来使用され
ていた倍速後の同期分離回路が不要となり、構成が簡略
化されてコスト的にも廉価となる。
また、同期信号を読み出しカウンタからのＨ／２（水平
走査周期／２）の信号を波形整形し、遅延して形成して
いるので、映像信号と同期信号の位置を任意に変えるこ
とができる、つまり横方向の画面位置を変化させられ
る。更に同期信号用に専用のメモリを必要としないの
で、構成の簡略化、低廉化が図れる。
走査周期／２）の信号を波形整形し、遅延して形成して
いるので、映像信号と同期信号の位置を任意に変えるこ
とができる、つまり横方向の画面位置を変化させられ
る。更に同期信号用に専用のメモリを必要としないの
で、構成の簡略化、低廉化が図れる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の要部の一例を示す構成図、第３図は第１図
の動作説明に供するための図である。 (2)は信号処理回路、(4)は同期分離回路、(12)はＡ／Ｄ
変換回路、(13)はメモリ、(14)はＤ／Ａ変換回路、(18)
はメモリ制御回路、(19)は書き込みアドレスカウンタ、
(20)は読み出しアドレスカウンタ、(21)はＰＬＬ回路、
(26)は同期信号形成回路である。
はこの発明の要部の一例を示す構成図、第３図は第１図
の動作説明に供するための図である。 (2)は信号処理回路、(4)は同期分離回路、(12)はＡ／Ｄ
変換回路、(13)はメモリ、(14)はＤ／Ａ変換回路、(18)
はメモリ制御回路、(19)は書き込みアドレスカウンタ、
(20)は読み出しアドレスカウンタ、(21)はＰＬＬ回路、
(26)は同期信号形成回路である。
Claims (1)
- 【請求項１】映像信号をデジタル化してメモリに書き込
み、このメモリから倍速化して読み出すようにされた映
像信号変換装置において、 内部から供給される複合映像信号を内部Ｒ，Ｇ，Ｂ信号
に変換する信号処理回路と、 上記内部Ｒ，Ｇ，Ｂ信号と外部から供給される外部Ｒ，
Ｇ，Ｂ信号とを切り換えて出力する切換スイッチと、 上記切換スイッチを通じて供給されるＲ，Ｇ，Ｂ信号を
それぞれＡ／Ｄ変換してデジタルＲ，Ｇ，Ｂ信号を出力
するＡ／Ｄ変換回路と、 上記デジタルＲ，Ｇ，Ｂ信号が書き込まれるメモリと、 上記メモリに対して所定周期で上記デジタルＲ，Ｇ，Ｂ
信号を書き込ませる書き込みアドレスカウンタと、 該書き込みアドレスカウンタで書き込まれた上記デジタ
ルＲ，Ｇ，Ｂ信号を上記書き込みアドレスカウンタのｎ
倍の周波数で上記メモリから読み出す読み出しアドレス
カウンタと、 該読み出しアドレスカウンタの出力に応答して上記所定
周期内にｎ個の同期信号を形成する同期信号形成回路
と、 上記メモリからｎ倍の周波数で読み出された上記デジタ
ルＲ，Ｇ，Ｂ信号をＤ／Ａ変換してｎ倍速化されたＲ，
Ｇ，Ｂ信号にして出力するＤ／Ａ変換回路とを備えるこ
とを特徴とする映像信号変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258269A JPH0628443B2 (ja) | 1984-12-06 | 1984-12-06 | 映像信号変換回路 |
| AU50100/85A AU5010085A (en) | 1984-12-06 | 1985-11-20 | Rgb double line rate conversion |
| CA000496070A CA1257689A (en) | 1984-12-06 | 1985-11-25 | Digital scan converter and increased rate sync pulse generator |
| EP85308844A EP0184448A3 (en) | 1984-12-06 | 1985-12-04 | Digital scan converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258269A JPH0628443B2 (ja) | 1984-12-06 | 1984-12-06 | 映像信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136383A JPS61136383A (ja) | 1986-06-24 |
| JPH0628443B2 true JPH0628443B2 (ja) | 1994-04-13 |
Family
ID=17317889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258269A Expired - Lifetime JPH0628443B2 (ja) | 1984-12-06 | 1984-12-06 | 映像信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628443B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4933574B2 (ja) * | 2008-03-05 | 2012-05-16 | 日立マクセル株式会社 | 単リール型のテープカートリッジ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143885A (ja) * | 1984-08-08 | 1986-03-03 | Sanyo Electric Co Ltd | 走査変換装置 |
-
1984
- 1984-12-06 JP JP59258269A patent/JPH0628443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61136383A (ja) | 1986-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |