JPS62269482A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理装置に係り、特に、テレビジョンやＶ
ＴＲ等におけるピクチャーインピクチャーシステムの子
画面の画質を向上するに好適な画像処理装置に関する。

〔従来の技術〕

従来の装置は、特開昭５４−１．５６４．２０号に記載
のように、大画面、小画面用にフレーム（フィールド）
検出回路を設け、大画面のフィールド判別結果に従って
２つ用意した小画面用のメモリの一方から選択して適当
な開始位相で読出して、小画面のインタレース関係を保
持しようと試みている。しかし、大画面、小画面の信号
位相は一致していないのが一般的であるから、メモリの
読み書きを同時に行えるシステムにあっては、小画面の
表示途中でメモリの内容が次のフィールド情報に書きか
えられてしまい、小画面上下に異なった画像が表示され
る。従来の装置はかかる原因で生ずる小画面の途中で二
枚の絵を継ぎ合わせた目ざわすな画像の解消にまでは配
慮がされていなかった。

゛　　３ 〔発明が解決しようとする問題点〕 上記従来技術は、非同期の大、小画面情報に対し、小画
面情報をメモリに書き込む途中で、大画面に同期して行
うメモリ読み出し位相が追越してしまうことにＪ：って
生ずる２フィールド画面の継ぎ合わせの点について配慮
がされておらず、早い動きの場面では−１−下に異なる
絵柄が表示される問題があった。

〔問題点を解決するための手段〕

上記目的は、従来２領域（あるいは２つ）から構成され
ていたメモリ領域を４領域とし、それぞれ第１、第２（
奇数、偶数）フィールド用に２領域ずつ割り当て１個々
のフィールドの読み書きが追越現象を生じないよう制御
する追越防止制御回路を設けることにより達成される。

〔作用〕

本発明中、４つのメモリ領域は奇数、偶数フィールドの
情報読み書き用に２領域ずつ割り当てられ、追越防止制
御回路は、親画面の（奇・偶数）フィールド判別を行い
、その判別結果と一致した゛　　４ フィールド情報を記憶した領域のうち、先に記憶した方
から読出すように動作する。それによって、メモリ領域
はファースト・イン・ファースト・アウト（ＦＩＦＯ）
で読み書きされ、フィールド情報の読み書きは読出しが
常に先行するので前述した追越動作を防止できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図において、１は受信機、２はＶＴＲ再生装置、３，４
は同期分離回路、５，６はフィールド判別器、７は誤動
作防止器、８〜１１は連動切換スイッチ、１２は追越禁
止回路、１３は小（子）画面記憶器、１４は加算器、１
５はスイッチ８〜１１を切換制御する切換制御回路、１
６はテレビジョンセットである。本実施例では、２はＶ
ＴＲ再生装置としているが、これは受信機１の受信信号
と異なる受信信号の受信機、あるいはＶＴＲ記録再生装
置等、他の信号ソースに置換可能である。また、第１図
における連動スイッチ８゜９は第２図に示すように同期
分離回路、３，４の前段に設けても良く、この場合連動
スイッチ１０゜１】は省略できる。なお第１図、第２図
の回路は動作的にほとんど類似しているので、第１図を
代表させて以下に動作説明する。

第１図中の受信機１．ＶＴＲ再生装置２から供給される
映像信号つまり大（親）画面信号と小（子）画面信号は
それぞれ同期分離回路３，４に供給され、該回路によっ
て垂直同期信号および水平同期信号とに分離され、さら
にフィールド判別回路５，６、スイッチ８，９を経て、
追越禁止回路１２に印加されると同時に、ＶＴＲ再生装
置２からの例えば犬（親）画面信号はスイッチ１０を経
て加算器１４の一方の入力端子に印加され、受信機１か
らの小（子）画面信号はスイッチ１］−を経て記憶器１
３に供給され、該記憶器にて時間軸圧縮されて、加算器
１４の他方の入力端子に印加される。そして加算器１４
で大小合成された信号はテレビジョンセラ］〜１６に印
加され、該セラ１〜にて２画面を表示することによって
ピクチャー・イン・ピクチャー機能が実現される。この
概略動作に対し、誤動作防止回路７と切換制御回路１５
は保護的な役目をはたし、これらは概ね、同期信号がノ
イズで犯された際のフィールド判別の誤判別、２画面を
入れ換えた際の過渡動作の円滑化をはかるものであり、
場合によっては簡略化、および削除可能である。次に個
々の要素の具体的構成や、要部波形図等を交えて、より
詳細な動作説明をする。

第３図は小（子）画面記憶器１３の一構成例を示すブロ
ック図である。図中、２０はアナログ−ディジタル変換
器（Ａ、／Ｄ変換器と称す）、２１はサンプリング回路
、３０は自動位相制御器、３１はクロック信号発生器、
２２．２３は切換スイッチ、２４はメモリ、２５〜２８
はメモリ領域、２９はディジタル−アナログ変換器（Ｄ
／Ａ変換器と称す）、３２〜３５は電気信号である。以
下に動作の概略を示す。まず、映像信号３２はＡ／Ｄ変
換器２０でディジタル量に変換された後、クロック信号
発生器３１の発生するクロックを用い、サンプリング回
路２１によりサンプリングされる。

７　。

このとき、クロック信号発生器３１−の発生するクロッ
クは自動位相制御器３０により、映像信号３２のバース
ト信号に位相同期するよう制御された。バースト借りの
２逓倍以上の周波数信号である。次にサンプリングされ
た信号はフィールド判別信号３４に従ってメモリ領域２
５〜２８のいずれかへ書き込まれる。この動作と非同期
に読み出し動作は行われ、これは信号３５によって制御
される切換スイッチで選択されたメモリ領域からである
。さらにメモリ領域２５〜２８からの読み出し信号をＤ
／Ａ変換器２９にてＤ／Ａ変換すれば、結果的に信号３
２を時間軸圧縮した信号３３を得ることができる。上記
動作中、本発明のポイントとなる切換スイッチ２２．２
３の制御信号３４゜３５の詳細な発生方法は後述するこ
とにし、まずは、子画面記憶器１３の他の構成例を第４
図によって示しておく。第４図中４０は輝度信号抽出器
、４１は色差信号抽出器、４２は自動位相同期制御回路
、４３．４−８は切換スイッチ、４７は色差、輝度切換
回路、４．９．５０はＤ／Ａ変換器、１８・　８　・ は加算回路である。本実施例の第３図との相異点は映像
入力信号３２を輝度信号と色差信号とに分解するか否か
であり、その点で第３図、第４図のそれぞれをコンポジ
ット方式、コンポーネント方式と呼ぶことができる。以
下にコンポーネント方式の概略動作を示す。第４図中の
信号３２であるＮＴＳＣ信号は周知のように、そのバー
スト信号に対する位相差に２つの色情報を変調する所謂
直角二相変調で色差信号を変調しているので、この信号
を復調するには、バースト信号に位相同期したクロック
信号が必要となる。これを発生する構成の一例として本
実施例では、自動位相同期制御回路４２によりこの制御
を行わせることとして、その詳細説明は省略する。何れ
にしても色信号抽出器４１はＮＴＳＣ信号から色差信号
を復調すればよく、これは周知の一般的な復調器にて充
分である。一方輝度信号は輝度信号抽出器４０で抽出さ
れるが、これも一般的な低域通過型フィルタ（ロウパス
フィルタ）による構成で充分である。

こうして輝度信号、色差信号に分解された入力信号はス
イッチ４３を経てＡ／Ｄ変換器２０に印加され、該Ａ／
Ｉ：）変換器にて時分割手法をもってアナログ−ディジ
タル変換されてしかるのちサンプリング回路２１、スイ
ッチ２２を経てメモリ領域２５〜２８内に記憶される。

これは、Ａ／Ｄ変換器を１つですますためであり、Ａ／
Ｄ変換器を複数個設ければスイッチ回路４−３．４８．
色差、輝度切換回路４７は不要となる。クロック信号発
生器３１−の発生するクロックに同期して信号３６によ
り切換スイッチ４３を切換えるとともにサンプリング回
路２１でサンプリングを行うことになる。

従って切換スイッチ４３が端子■側にある時には輝度信
号をＡ／Ｄ変換し、サンプリング回路２１でサンプリン
グし、メモリ領域２５〜２８に書き込みをする。また端
子■側にある時には色差信号をサンプリングしメモリ領
域２５〜２８に書き込む。一方、読出し側では、メモリ
領域２５〜２８の読み出しに同期して切換スイッチ４８
を切換えるようにする。即ち、読出しクロックを色差、
輝度切換回路４７で制御して、輝度、色差信号が所定の
順番で読出されるようにし、このタイミングにあわせて
、切換スイッチ４８を切換える。こうして輝度信号がメ
モリ領域から読出されるタイミングでは、切換スイッチ
４８は端子■側に、色差信号が読出されるタイミングで
は端子■側に切換えられることになり、それぞれＤ／Ａ
変換器４９゜５０にてアナログ量に変換された後に加算
回路５１で加算される。ここで謂う加算はＮＴＳＣ信号
への変調を示し、これは一般的なＮＴＳＣ信号への変調
器で充分である。

次に、追越禁止回路］−２の具体的構成例と概略動作を
述べる。

第５図は追越禁止回路］−２の一構成例を示すブロック
図であり、第６図はその説明のための画面図、第７図、
第８図は第５図の構成例の動作説明のための要部波形図
である。第５図中５０はアンドゲート、５１は子画面ト
リガ発生器、５２゜５３はブリップフロップ、５４．５
５は復号器、６０〜６３は電気信号である。第６図中５
６゜５７は画面、第７図、第８図中７０〜８６は時間帯
を示す。前述の事情により、大（親）画面と小（子）画
面のフィールド判別信号８’　、９’が追越禁止回路１
２の入力条件となる。

次に追越禁１１−回路の詳細な説明を加える。まずフィ
ールド判別信号８’　、９’のうち書込み側、即ち小（
子）画面側の情報９′は、フリップフロップ５３で２分
周され、信号６０となる。一方大（親）画面側の信号８
′はアントゲ−１〜５０により、子画面トリガ信号６１
とアンドされる。ここで言う子画面１〜リガ信号６１は
画面５６（第６図）を表示中、走査線が８１点に達した
時点で立上るパルスであり、−ｒ−画面表示の開始時点
を示す（立下りは任意）。この結果、出力される信号６
２は。

フリップフロップ５２のデータとりこみトリガとなる。

フリップフロップ５２のデータ入力りはフリップフロッ
プのＱ出力つまり信号９′の分周信号Ｑである信号６０
であるから、フリップフロップ５２の互出力は信号６３
のようになる。時間帯７０．７３にＪ′昌フる信号９′
、信号６０および時間帯７４〜７８における信号８′、
信号６３の模・　１２・ 様は表１のようになる。

表１　（第７図対応） 一方、親、子信号間の位相関係が変化して、第８図の如
くなった場合、時間帯７９〜８２における信号９′信号
６０の模様と時間帯８３〜８６における信号８′信号６
３の模様は表２のようになる。

表２（第８図対応） 今、信号９’　、６０．あるいは信号８’、６３を印加
して信号３４．３５によって第３図、第４図の切換スイ
ッチ２２．２３の端子を切換える復号器５４．５５の動
作関係を次のように規定する。

表３ すると、フィールド判別器５，６の出力８’　、９’に
従い、メモリ領域２４を構成する各メモリ２５〜２８の
いずれかへの書込み、いずれかからの読み出しが制御さ
れる。先の例の場合、第８図に相当する位相では一つの
メモリ領域に対し読み書きの時間差は１フィールド走査
分以上ある。一方、第７図に相当する位相では読み書き
の時間差は短いが、一つのメモリに対する読み書きは常
に読出しが先行している。たとえば第７図の時刻ｔ□に
おいては信号９′、信号６０は双方りであるため、表３
より書込み用の切換スイッチ２２は端子■側に切換ねっ
ており、信号８’　、６３についてはＨ１■］となるこ
とから、端子■側に切換わる。この時、第６図の画面５
６のように小画面ａ□に走査が達すると同時に画面５７
ｂ１情報をメモリに書込むが、読出しはメモリ２８から
、書込みはメモリ２７から行われる。次に第７図の時刻
ｔ２では信号９’　、６０はＨ，Ｈとなってスイッチ２
２は端子■側に切換わる。ここで読み書きは同一のメモ
リ領域２７に行われるが、時間帯７４においてはメモリ
領域２７の読出しは常に先行しているため、書込み位相
が読出し位相を追越すことはない。そして時刻ｔ３にお
いてメモリ領域２７の読出しが終了し、しばらくたって
から（時間帯７０を終了してから）メモリ領域２７の書
込みが終了する。

以上の事情から、同一のメモリ領域に対し、最も読み書
きの位相が接近するのは、信号９’　、６０゜６３の立
上りが一致した位相において（このとき信号８′はＨに
一義的に決まっている）であるが。

・　１５・ この条件においてもメモリ領域の読み書きは初めの一瞬
において同時であることを除いて常に読み出しが先行す
る。このように本発明によって追越現象を防止できる。

最後にフィールド判別回路５、誤動作防止回路７（第１
図、第２図１９の具体的構成と動作概要を述べておく。

まずフィールド判別回路５と誤動作防止回路７の具体的
構成を第９図に示す。第９図中、１００は水平同期分離
器、１０１は垂直同期分離器、１０２はパルス発生回路
、１０３はアップダウンカウンタ、１０４は論理回路、
１０５はフリップフロップ、１０６は分周カウンタ、１
０７は判定回路、１１０〜１１６は電気信号であり、こ
のうち特に、１１４はアップダウンカウンタ１０３のプ
リセットパルス、１１５はアップダウンカウンタ１０３
の出力のラッチパルスである。さて、本構成例の動作を
、要部波形図第１０図にて説明する。まず同期分離され
た信号１１０は水平同期分離器１００、垂直同期分離器
１０１に印加され、該分離器にて水平同期信号１１１と
°１６ 垂直同期信号１１２が抽出される。この垂直同期信号の
期間外の水平同期信号数はフィールド毎に変わるが、同
様に、垂直同期信号期間内の水平同期信号数もフィール
ド毎に変わる。従っていずれかの期間の水平同期信号数
をカウンタ計数すればよいが、ビット数が少なくてすむ
点を考え、垂直同期信号期間内の水平同期信号数を計数
する。このため、パルス発生回路１０２は垂直同期信号
期間の水平同期信号１１３を抽出し、アップダウンカウ
ンタ１０３にクロックとして印加する。アップダウンカ
ウンタ１０３は、連続した垂直同期期間の水平同期信号
数の差を示す。即ち、連続した垂直同期中の信号１１３
の差によりフィールド判別を行う。この操作を詳述する
と、次のようになる。即ち、フリップフロップ１０５は
垂直同期信号１１２を分周するが、このＨ期間かつ垂直
同期信号の立下り後最初の水平同期信号をラッチパルス
１１４、次の水平同期信号をプリセットパルス１１５と
する。今、アップダウンカウンタ１０３が３ビツト構成
であり、そのカウント出力をＬＳＢからＱ、、、Ｑ７．
Ｑ３とし、プリセット値をＱ　ｘ　ｒＱ２．Ｑ３全て■
］、つまり７とする。この時アップダウンカウンタ１０
３は、分周信号１］６がＨでアップカラン１−１Ｌでダ
ウンカウントすると規定する。以」二の条件からプリセ
ットパルス１１５のｄ点でプリセラ１−パルス１１５で
７にプリセットされたアップダウンカウンタ１０３は次
の垂直同期信号１１２のＦ）中の水平同期信号１１３を
ダウンカウントする（信号、＋−１６がＬだからダウン
カウント）。従ってカウンタ１０３は７，６，５゜４と
カウントし、次の垂直同期信号Ｃ中の信号］、１３をア
ップカウントし、５，６，７．Ｏなるカウント動作をす
る（第１０図ＩＪ−７参照）。

このカラントイ直をラッチパルス１１４のｅでラッチす
る。この場合のように垂直同期内の水平同期数が多い周
期（信号１１２のａ、ｃ）で信号１１６がＨとなる時の
カウントラッチ値はＯとなる。一方、第１１図のように
垂直同期信号１１２のａ。

ｂ、ｃ中の信号１］３の数が３．４，３なる場合、水平
同期数が多い周期（信号１１２のｂ）にて信号１］、６
がＬとなる時のカウントラッチ値は７となる。上記の動
作にてラッチ動作を含み、カラン］・値を判別するのが
論理回路１０４の役目であり、簡単には例えば、Ｑ３　
をラッチした値がＨかＬか判定するのみでよい。第１０
図と第１１−図における信号１１６をフィールド判別信
号とすれば両図のいずれかの場合は誤判定であるからこ
の判定結果に従ってフリップフロップ１−０５の位相を
継続あるいは反転すればよい。この際、−回の判定結果
のみでは同期信号等に混入するノイズによる判定誤りが
生ずるので、何回かの判定結果を総合して誤りをなくす
。この目的のために設けたのが誤動作防止回路７であり
、これは垂直同期信号１ｌｌ（分周信号１１６等でも可
）を計数し、その間の判定結果が常に一定であるかどう
か最終的に判定する判定回路１０７を含む。これにより
、何回かの計測により続けて誤判別となれば、フリップ
フロップ１−０５を反転するよう制御でき、ノイズに対
する動作マージンが大きく増加する。

本発明のポイントは以上の通りであるが、付加゛　１９
′ 回線として、切換制御回路１５（第１図、第２図中）に
ついて述べれば、これは、２画面表示における大（親）
画面と小（子）両面とを交換する役目を果たし、これは
、垂直同期等に同期して動作せしめることにより円滑さ
を増すことができるが、詳しくはかつあいする。

〔発明の効果〕

本発明によれば、従来、２画面表示システムの小画面表
示中、読み書き位相の追越により生じていた、画面上下
の２フィールド分のつぎはぎをなくし、早い動きでも常
に小画面表示内容は完結した１フィールド情報にできる
ので、性能向上の効果がある。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例を示すブロック図、
第３図〜第５図は上記一実施例の構成要素を示すブロッ
ク図、第６図は説明図、第７図、第８図は第５図のブロ
ック図の要部波形図、第９図は上記一実施例の別の構成
要素を説明するブロック図、第１０図、第１１図は第９
図の構成要素゛　２０゛ の要部波形図である。 ５．６・・・フィールド判別回路、 ７・・・誤動作防止回路、 １２・・・追越禁止回路、 １３・・・小画面記憶器、 ２０・・・Ａ／Ｄ変換器、 ２１・・・サンプリング回路、 ２４・・・メモリ、 ２５〜２８・・・メモリ領域、 ２９・・・Ｄ／Ａ変換器。

Claims (1)

1. 【特許請求の範囲】 １、２画面表示の２つの映像信号に対し、一方またはそ
   れぞれに第１、第２フィールド（奇数、偶数フィールド
   ）の判定をするフィールド判別手段と、書き込みと読み
   出しとを非同期に制御できる複数ポートのメモリ領域を
   有するメモリと、メモリ領域へ映像信号を間引いて書き
   込み、書き込み時より高速のクロックで読み出す時間軸
   圧縮手段と、１フィールド分の映像信号データを前記フ
   ィールド判別結果に基づいて前記メモリ領域の異なった
   部分に書き込み、１フィールド分の書き込みが完了する
   まで読み出しを行わないかあるいは１フィールド分の各
   データについて書き込みが読み出しと同時かまたは常に
   おくれるかのどちらかのタイミングで行われるよう制御
   するタイミング制御手段とを設けたことを特徴とする画
   像処理装置。 ２、特許請求の範囲第１項記載の構成において、前記し
   たメモリ領域を４つに分割し、第１、第２フィールドの
   映像データの読み書きにそれぞれ２つずつを割り当て、
   それぞれ１フィールド分の各データについて、前記した
   読み書きのタイミング制御を行うタイミング制御手段を
   設けたことを特徴とする画像処理装置。 ３、特許請求の範囲第２項記載の構成において、前記し
   たタイミング制御手段を、（１）前記した小画面用のフ
   ィールド判別結果を分周する第１の手段、（２）大画面
   用のフィールド判別結果と小画面表示開始信号との論理
   積を取る手段、（３）該論理積出力をトリガとして該分
   周手段の出力をサンプリングする手段、（４）該、大画
   面、小画面用のフィールド判別結果と前記第一の分周出
   力と該サンプリング出力とに従い、該メモリの４分割し
   た領域の読み書きを制御する手段とにより構成すること
   を特徴とする画像処理装置。 ４、特許請求の範囲第１項記載の構成において、前記し
   たフィールド判別手段を、（１）大、小画面映像信号の
   垂直同期信号期間内あるいは外の水平同期信号数を計数
   するアップダウンカウンタ、（２）該アップダウンカウ
   ンタを垂直同期信号の２周期に１度プリセットする手段
   、（３）プリセット直前のアップダウンカウンタ値のサ
   ンプリング・保持手段、（４）該垂直同期信号を分周す
   る第二の分周手段、（５）該サンプリング・保持手段の
   出力に従い前記した第二の分周手段の分周位相を変化す
   る分周位相制御手段とにより構成することを特徴とする
   画像処理装置。 ５、特許請求の範囲第４項記載の構成において、（１）
   垂直同期信号または前記した第二の分周手段出力の計数
   器、（２）該計数器の一定の計数期間にわたり該サンプ
   リング・保持手段変化するか否かを検出する変化検出手
   段、（３）該変化検出手段の変化検出時にのみ、前記し
   た分周位相制御手段による分周位相変化を動作させる手
   段を付加したことを特徴とする画像処理装置。