JPH07236117A

JPH07236117A - 画像処理装置

Info

Publication number: JPH07236117A
Application number: JP6049995A
Authority: JP
Inventors: Yasuaki Hoshino; 靖陽星野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-02-24
Filing date: 1994-02-24
Publication date: 1995-09-05
Also published as: EP0674437A3; EP0674437A2; KR950035382A; KR0150336B1; US5631713A; EP0674437B1; DE69513067D1; DE69513067T2

Abstract

(57)【要約】【目的】デジタル化したテレビジョン信号をフィールド
メモリに格納保持する画像処理装置において、フィール
ドメモリのメモリ容量を大幅に削減する画像処理装置の
提供。【構成】間欠動作可能なフィールドメモリコアと、ブラ
ンキング期間を検出しメモリの動作を停止する制御回路
と、欠落したブランキング期間の同期信号データ列を出
力する信号発生回路を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
にテレビジョン画像を格納するフィールドメモリを備え
た画像処理装置に関する。

【０００２】

【従来の技術】テレビジョン画像の画像処理として、例
えばノイズリダクション等の画質改善や、静止画・モザ
イク処理等の特殊効果を得るために、アナログの画像信
号を一旦デジタル符号化してこれをデータ処理し、再び
アナログ信号に戻す画像処理装置が知られている。

【０００３】この種の画像処理装置では、データ処理に
必要な画像データを蓄積するために、一般にフィールド
メモリと呼ばれる半導体メモリ装置が使用される。図９
に従来の画像処理装置の構成の一例を示す。

【０００４】図９において、まず、アナログデジタル変
換回路（９０１）は、アナログのテレビジョン画像信号
（ＡＩＮ）を基準クロック発生回路（９０２）から出力
されるシステムクロック（ＳＣＫ）に同期して順次サン
プリングし、デジタル変換された画像データ（ＤＩＮ）
を出力する。

【０００５】このデジタル画像データ（ＤＩＮ）は、シ
ステムクロック（ＳＣＫ）に同期してフィールドメモリ
（９０３）に書き込まれ、適当な時間保持された後、再
びシステムクロック（ＳＣＫ）に同期して読み出され
（ＤＯＵＴ）、デジタルアナログ変換回路（９０４）
は、システムクロック（ＳＣＫ）に同期してこれをアナ
ログ信号（ＡＯＵＴ）に変換する。

【０００６】ここで、フィールドメモリのビット容量
は、量子化ビット数とデータをサンプリングするシステ
ムクロック（ＳＣＫ）の１フィールド分のクロック数と
の積により求められる。例えば、ＮＴＳＣ（National T
elevision System Committee）規格のテレビジョン信号
を例にとれば、量子化ビット数を８ビット、システムク
ロック（ＳＣＫ）の周波数を色副搬送波周波数（ｆｓ
ｃ）の４倍（４ｆｓｃ）として、１フィールド時間の遅
延量を格納するに要するビット容量を算出すると、１フ
レーム（５２５本の水平走査線で構成される）は２フィ
ールドから成り、ライン周波数をｆｈとして色副搬送波
周波数ｆｓｃ＝（４５５／２）ｆｈであるため、１ライ
ン期間（＝１／ｆｈ）当たりのクロック数は、４×（４
５５／２）＝９１０クロック、１フィールド期間当たり
のクロック数は、９１０×（５２５／２）＝２３８８７
５クロックとなり、従ってフィールドメモリの容量は、
２３８８７５×８＝１９１１０００ビットとなる。

【０００７】このクラスのフィールドメモリとしては２
メガビット（＝２０９７１５２ビット）のものが知られ
ており、フィールドサイズを合わせるために同期信号分
離回路（９０５）によりテレビジョン信号の中から垂直
同期信号（Ｖ）を取り出して、フィールドメモリをリセ
ットすることにより、フィールドメモリのアドレスカウ
ンタが所望のフィールドサイズで動作するようにしてい
る。

【０００８】

【発明が解決しようとする課題】次に、この従来の画像
処理装置におけるフィールドメモリの利用効率が低いこ
とを説明する。図１０にテレビジョン信号波形の説明図
を示す。同図には、１フィールド期間の概略波形と、１
フィールド期間中の１ライン期間を時間軸上で拡大した
波形が示されている。

【０００９】図１０に示すように、テレビジョン信号を
時間軸上で分類すると、表示期間とブランキング期間
（水平同期期間と垂直同期期間）に大別される。ここ
で、ブランキング期間の波形は、ＮＴＳＣやＰＡＬ（Ph
ase Alternating by Line）規格等で詳細に規定されて
おり、同一波形の繰り返しである上、更にパルスエッジ
が規定されたデジタル的な信号である。

【００１０】これに対し、表示期間はそのときの画像に
より逐次変化するアナログ信号であり、画像信号をいか
に忠実に再現できるかが画像処理装置の画質を左右する
要因となっている。

【００１１】しかしながら、従来の画像処理装置では、
テレビジョン信号全体をアナログ信号としてデジタル化
しているために、フィールドメモリのうち、画質に影響
のないブランキング期間に対しても多くのメモリ容量が
割り当てられるという問題があった。

【００１２】従って、本発明は、前記問題点を解消し、
デジタル化したテレビジョン信号をフィールドメモリに
格納保持する画像処理装置において、フィールドメモリ
容量を大幅に削減する画像処理装置を提供することを目
的とする。

【００１３】

【課題を解決するための手段】前記目的を達成するた
め、本発明は第１の視点において、入力端子に与えられ
たテレビジョン画像データをクロック信号に同期してラ
ッチし、該ラッチされた画像データを前記クロック信号
の所定のクロック数分だけ遅延して出力する画像処理装
置において、イネーブル信号によりリード／ライト動作
が制御されるフィールドメモリコアと、フィールド画像
データ列における前記クロック信号のクロック位置を計
数するクロックカウンタと、フィールド画像データ列に
おけるライン位置を計数するラインカウンタと、前記ク
ロックカウンタとラインカウンタにより出力されるフィ
ールド情報に基づき、前記フィールドメモリコアのリー
ド／ライト動作の停止及び実行のタイミングを制御する
制御回路と、を有することを特徴とする画像処理装置を
提供する。

【００１４】また、本発明の画像処理は、所定のデータ
列を生成する信号発生回路を有し、フィールドメモリコ
アの出力が停止している期間中、所定のデータ列を代替
データとして信号発生回路から出力するように構成され
ている。

【００１５】そして、本発明の画像処理装置において
は、所定のデータ列を生成する信号発生回路を有し、フ
ィールド画像データ上の所定の位置に対応するデータの
代替データを前記信号発生回路から出力するものであ
り、前記代替データは好ましくは同期信号とされる。

【００１６】さらに、本発明は第２の視点において、入
力端子に与えられたテレビジョン画像データをクロック
信号に同期してラッチし、該ラッチされた画像データを
前記クロック信号の所定のクロック数分だけ遅延して出
力する画像処理装置において、イネーブル信号によりリ
ード／ライト動作が制御されるフィールドメモリコア
と、フィールド画像データ列における前記クロック信号
のクロック位置を計数するクロックカウンタと、フィー
ルド画像データ列におけるライン位置を計数するライン
カウンタと、前記クロックカウンタ及びラインカウンタ
により出力されるフィールド情報に基づき、前記フィー
ルドメモリコアのリード／ライト動作の停止及び実行の
タイミングを制御する制御回路と、を備え、更に、前記
入力端子を輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−
Ｙ）の各入力に対応して複数備え、前記色差信号は時分
割多重化されて輝度信号と共にフィールドメモリコアに
格納されることを特徴とする画像処理装置を提供する。

【００１７】本発明の上記第２の視点に係る画像処理装
置においても、本発明の第１の視点と同様、好ましく
は、信号発生回路を備え、ブランキング期間中、制御回
路はフィールドメモリコアを停止すると共に、輝度信号
と色差信号の代替データとして所定のデータ列を信号発
生回路から出力するように制御する。

【００１８】そして、本発明の第２の視点に係る画像処
理装置は、輝度信号の信号経路には遅延回路が設けられ
ている。

【００１９】

【作用】本発明の画像処理装置は、上記構成のもと、デ
ジタル化したテレビジョン信号をフィールドメモリに保
持する画像処理装置において、フィールドメモリコアは
間欠動作可能とされ、ブランキング期間中はフィールド
メモリは制御回路によりリード／ライト動作を停止する
ように制御され、フィールドメモリのビット容量を低減
することができる。そして、フィールドメモリコアが停
止中には代替データが選択出力されため、データの欠落
がないフィールド画像データが出力される。

【００２０】また、本発明の第２の視点によれば、ブラ
ンキング期間中はフィールドメモリにデータの書き込み
が行なわれないため、メモリ容量を増大することなく、
Ｙ／Ｃ分離された輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，
Ｂ−Ｙ）をフィールドメモリに格納処理することができ
る。すなわち、本発明の第２の視点に係る画像処理装置
によれば、色差信号（Ｒ−Ｙ，Ｂ−Ｙ）はそれぞれ時分
割多重化されて輝度信号と共にフィールドメモリに書き
込まれることにより、１フィールド分の輝度信号と色差
信号が従来の２メガビットのフィールドメモリに格納す
ることができる。

【００２１】本発明の第２の視点に係る画像処理装置
は、輝度信号の信号経路に遅延回路を備え、輝度信号と
色差信号との間の位相差が補正され、出力信号における
画質が保持される。

【００２２】

【実施例】図面を参照して本発明の実施例を以下に説明
する。

【００２３】

【実施例１】図１は本発明の一実施例に係る画像処理装
置の構成を示すブロック図である。同図において、アナ
ログ信号であるテレビション画像信号（ＡＩＮ）はアナ
ログデジタル変換回路（１０１）に入力され、基準クロ
ック発生回路（１０２）が出力する色副搬送波周波数
（ｆｓｃ）の４倍の周波数のシステムクロック信号（Ｓ
ＣＫ）に同期して量子化ビット数８ビットにてアナログ
デジタル変換される。

【００２４】デジタル変換された画像データ（ＤＩＮ）
は、後述するフィールドメモリコア（１０３）に入力さ
れるイネーブル信号（￣ＥＮ）に基づき、選択的にフィ
ールドメモリコア（１０３）に書き込まれる。なお、本
実施例では、イネーブル信号（￣ＥＮ）は、ローレベル
時に活性化される、すなわちロー・アクティブであるも
のとする。

【００２５】フィールドメモリコア（１０３）に逐次書
き込まれたデータ（ＤＩＮ）は、各々１フィールド期間
に相当する時間を経過してフィールドメモリコア（１０
３）から読み出され（ＤＯＵＴ）、第１のマルチプレク
ス回路（１０４）を経由してデジタルアナログ変換回路
（１０５）に入力される。

【００２６】デジタルアナログ変換回路（１０５）は、
第１のマルチプレクス回路（１０４）の出力データ（Ｄ
ＯＵＴ’）をシステムクロック信号（ＳＣＫ）に同期し
てアナログ信号に変換し、アナログ信号であるテレビジ
ョン画像信号（ＡＯＵＴ）が得られる。

【００２７】システムクロック（ＳＣＫ）を計数するク
ロックカウンタ（１０６）は、同期信号分離回路（１０
７）が出力する水平同期信号（Ｈ）によりクリアされる
ため、その出力（ＣＣ）は各ラインにおけるクロック位
置を示している。

【００２８】また、水平同期信号（Ｈ）のパルスを計数
するラインカウンタ（１０８）は、同期信号分離回路
（１０７）が出力する垂直同期信号（Ｖ）によりクリア
されるため、その出力（ＬＣ）は各フィールドのライン
位置を示している。

【００２９】図１に示すように、ラインカウンタ（１０
８）には、１／２Ｈカウンタ（１１２）から周期１／２
Ｈ（Ｈは水平走査期間を表わす）のパルス信号が入力さ
れ、ラインカウンタ（１０８）は１／２Ｈ毎に、すなわ
ち１ライン当たり２つずつカウントアップする。１／２
Ｈカウンタ（１１２）はクロック入力信号（ＣＣ）を入
力し、１／２Ｈ分計数した時点でラインカウンタ（１０
８）にパルス信号を出力してセルフリセットした後、再
びクロック入力信号（ＣＣ）に基づきカウントアップを
開始する。

【００３０】なお、図１では、理解を容易とするため、
クロックカウンタ（１０６）とラインカウンタ（１０
８）の間に１／２Ｈカウンタ（１１２）を設ける構成が
示されているが、この構成に替わって、例えば、クロッ
クカウンタ（１０６）のカウンタ値における１／２ライ
ン期間に対応する所定のビットの桁上げを検出し、該桁
上げの発生に基づきクロックカウンタ（１０６）がパル
ス信号を直接ラインカウンタ（１０８）に供給してもよ
い。なお、インターレース走査の映像信号においては、
フィールド開始時と水平同期位置とが重なるフィールド
と、１／２Ｈずれるフィールドとが交互に現われ、これ
を管理するためラインカウンタ（１０８）は１／２Ｈ単
位の計数値を出力制御回路（１０９）に供給している。

【００３１】出力制御回路（１０９）は、クロックカウ
ンタ（１０６）の出力（ＣＣ）とラインカウンタ（１０
８）の出力（ＬＣ）に基づきブランキング期間を検出
し、出力データ選択信号（ＯＳ）により、第１のマルチ
プレクス回路（１０４）に対して、フィールドメモリコ
ア（１０３）の出力又は第２のマルチプレクス回路（１
１０）の出力のいずれか一をデジタルアナログ変換回路
（１０５）に伝達するように切換指示を行う。

【００３２】出力データ選択信号（ＯＳ）は、同時に、
フィールドメモリコア（１０３）にそのリード／ライト
動作を制御するイネーブル信号（￣ＥＮ）としても供給
され、第１のマルチプレクス回路（１０４）が第２のマ
ルチプレクス回路（１１０）側の出力を選択している
間、イネーブル信号（￣ＥＮ）は非活性化され、フィー
ルドメモリコア（１０３）のリード／ライト動作は停止
する。

【００３３】さらに、出力制御回路（１０９）が出力す
る出力レベル選択信号（ＬＳ）に応じて第２のマルチプ
レクサ回路（１１０）は、ペデスタルレベルデータ（Ｐ
Ｌ）、又は同期レベルデータ（ＳＬ）を選択し、第１の
マルチプレクス回路（１０４）に伝搬する。なお、ペデ
スタルレベルデータ（ＰＬ）として図１０に示すように
０ＩＲＥに、同期レベルデータ（ＳＬ）として−４０Ｉ
ＲＥに対応する８ビットデジタルコードがそれぞれ供給
される。

【００３４】また、フィールドメモリコア（１０３）の
実使用サイズを調整するため、システムクロック（ＳＣ
Ｋ）に同期したリセットカウンタ回路（１１１）により
周期的にリセットパルス信号（ＲＥＳＥＴ）がフィール
ドメモリコア（１０３）に入力される。

【００３５】より詳細には、図１の実施例において実効
的なフィールド遅延量は、アナログ入力（ＡＩＮ）から
アナログ出力（ＡＯＵＴ）間の遅延で与えられ、アナロ
グデジタル変換回路、デジタルアナログ変換回路（１０
１，１０５）にはそれぞれ所定の変換時間が必要とされ
る。このため、フィールドメモリコア（１０３）部分の
遅延は、この分を差し引いた遅延量であることが必要と
され、リセットカウンタ回路（１１１）によりシステム
クロック（ＳＣＫ）の１クロック単位に調整される。

【００３６】図２に、本実施例においてアナログ入力
（ＡＩＮ）からアナログ出力（ＡＯＵＴ）間の遅延量を
２６２ラインとした場合の主要信号の波形図を示す。な
お、図２において、システムクロック（ＳＣＫ）及びア
ナログデジタル変換回路（１０１）の出力（ＤＩＮ）
は、簡単のため図面上では単に振幅すなわちハイレベル
とローレベルが図示されている。図３に図２の一部を時
間軸上で拡大した１ライン期間の波形図を示す。なお、
色副搬送波信号（ｆｓｃ）の４倍の周波数のシステムク
ロック（ＳＣＫ）について、前述の通り、１フィールド
期間は９１０×（５２５／２）＝２３８８７５クロック
となる。

【００３７】図２において、垂直ブランキング開始時点
（ｔ₂₀₁）から適当なクロックマージンが経過した時点
（ｔ₂₀₂）から、出力制御回路（１０９）は出力データ
選択信号（ＯＳ）と出力レベル選択信号（ＬＳ）を制御
し、イネーブル信号（￣ＥＮ）を非活性化してフィール
ドメモリコア（１０３）の動作を停止すると共に、第１
及び第２のマルチプレクス回路（１０４，１１０）に切
り換え指示を与え、このため、ペデスタルレベルデータ
（ＰＬ）と同期レベルデータ（ＳＬ）とが所定のタイミ
ングで切換えられてデジタルアナログ変換回路（１０
５）に伝達される（ｔ₂₀₂〜ｔ₂₀₃）。図に示す例では、
垂直ブランキング期間中、出力レベル選択信号（ＬＳ）
がハイレベルの時に、第２のマルチプレクス回路（１１
０）は同期レベルデータ（ＳＬ）を選択出力し、出力レ
ベル選択信号（ＬＳ）がローレベルの時にペデスタルレ
ベルデータ（ＰＬ）を選択出力する。

【００３８】その後、表示期間の開始時点（ｔ₂₀₄）か
ら適当なクロックマージンをとった時点（ｔ₂₀₃）で早
めにイネーブル信号（￣ＥＮ）が活性化され（ローレベ
ルにセット）、フィールドメモリコア（１０３）の動作
が再開されると共に、出力データ選択信号（ＯＳ）の論
理値に基づき第２のマルチプレクス回路（１０４）は、
再びフィールドメモリコア（１０３）の出力（ＤＯＵ
Ｔ）を選択出力してデジタルアナログ変換回路（１０
５）へ伝搬する。

【００３９】図３において、水平ブランキング開始時点
（ｔ₃₀₁）から適当なクロックマージンを経過した時点
（ｔ₃₀₂）から、垂直ブランキングと同様に、フィール
ドメモリコア（１０３）の動作を停止させ、表示開始時
点（ｔ₃₀₄）から適当なクロックマージンをとった時点
（ｔ₃₀₃）までの間、出力レベル選択信号（ＬＳ）に基
づき第２のマルチプレクス回路（１１０）はペデスタル
レベルデータ（ＰＬ）と同期レベルデータ（ＳＬ）とを
適宜切り換え出力し、第２のマルチプレクス回路（１１
０）の出力は第１のマルチプレクス回路（１０４）を介
してデジタルアナログ変換回路（１０５）へ伝達され
る。

【００４０】より詳細には、図３に示すように、水平ブ
ランキング期間中、出力制御回路（１０９）は、イネー
ブル信号（￣ＥＮ）を非活性化させる（ハイレベルにセ
ット）。そして、第２のマルチプレクス回路（１１０）
は出力レベル選択信号（ＬＳ）がローレベルの時はペデ
スタルレベルデータ（ＰＬ）を選択出力し、出力レベル
選択信号（ＬＳ）がハイレベルの時には同期レベルデー
タ（ＳＬ）を選択出力する。また、水平ブランキング期
間中、出力データ選択信号（ＯＳ）はハイレベルに保持
され、第１のマルチプレクス回路（１０４）は、第２の
マルチプレクス回路（１１０）の出力をデジタルアナロ
グ変換回路（１０５）に伝達しアナログ出力（ＡＯＵ
Ｔ）が出力される。なお、図３には複合映像信号をＹ／
Ｃ分離した後の信号として、輝度信号に同期信号が重畳
した信号が図示されている。

【００４１】図４に出力制御回路（１０９）の回路構成
の一例を示す。図４において、デコーダ回路ブロック
（４０１）は、出力レベル選択信号（ＬＳ）及び出力デ
ータ選択信号（ＯＳ）を切り換える時点における、クロ
ックカウンタ（１０６）の出力（ＣＣ）及びラインカウ
ンタ（１０８）の出力（ＬＣ）の状態（これを「フィー
ルド情報」という）を検出し、反転出力回路ブロック
（４０２）に伝達する。

【００４２】デコーダ回路ブロック（４０１）におい
て、ＶＳデコーダとＶＥデコーダは、ラインカウンタ
（１０８）の出力（ＬＣ）をデコードして垂直同期パタ
ーンの両端すなわち開始と終了を検出して垂直同期開始
信号（ＶＳ）と垂直同期終了信号（ＶＥ）をそれぞれ出
力する。また、ＨＳデコーダとＨＥデコーダは、クロッ
クカウンタ（１０６）の出力（ＣＣ）をデコードして水
平同期パターンの開始と終了を検出し水平同期開始信号
（ＨＳ）と水平同期終了信号（ＨＥ）をそれぞれ出力す
る。ＶＰデコーダは、ラインカウンタ（１０８）の出力
（ＬＣ）とクロックカウンタ（１０６）の出力（ＣＣ）
の両方をデコードして、２０Ｈ分の垂直同期パターン
（ＶＰ）を順次出力する。ＨＰデコーダは、クロックカ
ウンタ（１０６）の出力（ＣＣ）をデコードして水平同
期パターン（ＨＰ）を出力する。

【００４３】デコーダ回路ブロック（４０１）の出力を
受けて、反転出力回路ブロック（４０２）はシステムク
ロック（ＳＣＫ）に同期して出力レベル選択信号（Ｌ
Ｓ）及び出力データ選択信号（ＯＳ）を反転する。

【００４４】図５に、図４に示した出力制御回路（１０
９）の主要信号の波形図を示す。図５において、水平ブ
ランキング開始後の適当な時点（ｔ₅₀₁，図３のｔ₃₀₁）
をデコーダ回路ブロック（４０１）が検知し、水平同期
開始時点を検出したＨＳデコーダは信号（ＨＳ）を出力
し、反転出力回路ブロック（４０２）はこれを受けて出
力データ選択信号（ＯＳ）を反転する。

【００４５】より詳細には、例えばＨＳデコーダが、水
平同期信号の開始時点（ｔ₅₀₁、「代替信号出力開始時
点」ともいう）に対応するクロック位置を検出し、水平
同期開始信号（ＨＳ）であるパルス信号を出力すると、
Ｄ型フリップフロップ（４０７）の出力がローレベルで
あるため、排他的論理和ゲート（４１０）の出力はハイ
レベルとなり、このため、システムクロック（ＳＣＫ）
に同期してＤ型フリップフロップ（４０７）はハイレベ
ルにセットされ、水平ブランキング期間中、Ｄ型フリッ
プフロップ（４０７）の出力である出力データ選択信号
（ＯＳ）はハイレベルに保持される。

【００４６】そして、マルチプレクス回路（４０３）の
選択信号には、垂直同期終了信号（ＶＥ）によりクリア
されるＤ型フリッププロップ（４０８）の出力がインバ
ータ（４０４）を介して入力されており、この場合、Ｈ
Ｐデコーダの出力が選択される。ＨＰデコーダは、クロ
ックカウンタ（１０６）の出力（ＣＣ）をデコードし、
時点ｔ₅₀₂，ｔ₅₀₃において信号（ＨＰ）を出力し、Ｄ型
フリップフロップ（４０６）を介して出力レベル選択信
号（ＬＳ）の出力はそれぞれの時点で反転され、出力制
御回路（１０９）からは、図５に示すような波形の出力
レベル選択信号（ＬＳ）が出力される。

【００４７】次に、ＨＥデコーダが水平同期パルスの終
了時点（ｔ₅₀₄、「代替信号出力終了時点」ともいう）
に対応するクロック位置を検出し、水平同期終了信号
（ＨＥ）を出力すると、Ｄ型フリッププロップ（４０
７）はＡＮＤゲート（４０５）を介してクリアされ、出
力データ選択信号（ＯＳ）はローレベルにリセットされ
る。

【００４８】垂直ブランキング期間中も、同様にして、
ＶＳデコーダ、ＶＰデコーダ、ＶＥデコーダ等により出
力レベル選択信号（ＬＳ）と出力データ選択信号（Ｏ
Ｓ）が所定のタイミングで反転制御される。

【００４９】図６は、マルチプレクサ回路を半導体集積
回路として実装可能なＣＭＯＳ論理ゲートで記述した論
理回路図の一例を示すもので、図１における第１、及び
第２のマルチプレクス回路（１０４，１１０）は、図６
の回路を各々８回路並べて構成される。

【００５０】また、図７にデコーダ回路を半導体集積回
路として実装可能なＣＭＯＳ論理ゲート（インバー
タ）、抵抗、及びＭＯＳトランジスタ素子で構成した回
路図の一例を示す。図４におけるデコーダ回路ブロック
（４０１）の各デコーダは、対応するカウンタ出力から
所望のデコード出力が得られるように、図７に示したカ
ウンタ出力とＭＯＳトランジスタのゲート電極とを相互
に適宜配線接続して構成される。図７の回路構成によれ
ば、図４のデコード回路の構成における回路素子数及び
チップ面積の増大は大幅に抑止される。

【００５１】以上説明したように、本実施例において
は、ブランキング期間中フィールドメモリを停止できる
ように構成され、このため、フィールドメモリに必要と
されるビット容量を低減している。

【００５２】本実施例では、水平ブランキング期間とし
て各々１２０クロック、垂直ブランキング期間として２
０ライン分が少なくとも節減ができるため、１フィール
ド分のビット容量は１５２９４４０ビットとなり、約２
０％程度削減できる。より詳細には、１ライン当たり
（９１０−１２０）クロック、１フィールド当たり（２
６２−２０）ライン、１クロック当たり８ビットデータ
がサンプルされるため、（９１０−１２０）×（２６２
−２０）×８＝１５２９４４０ビットとなる。これに対
し従来例では、９１０×２６２×８＝１９０７３６０ビ
ットが必要とされ、その差３７７９２０ビットが節減量
（すなわち約２０％の節減）となる。

【００５３】本実施例において、制御回路による素子の
増加は高々６００トランジスタ程度であり、本発明の画
像処理装置は半導体集積回路として１チップ化したとき
に、従来例よりもチップサイズが縮小でき、コストダウ
ンが達成される。

【００５４】

【実施例２】図８に、本発明の第２の実施例の画像処理
装置のブロック図を示す。以下では、説明を簡単にする
ため、第１の実施例との相違点についてのみ説明する。

【００５５】第１の実施例では、フィールドメモリコア
のビット容量における従来比２０％減少をそのままチッ
プサイズ縮小の効果としたが、本実施例は、フィールド
メモリコアのビット容量は変えずに、ビット幅を８ビッ
トから１０ビットに変更し、１つのフィールドメモリコ
アでＹ／Ｃ分離された３本のテレビジョン信号（Ｙ，Ｒ
−Ｙ，Ｂ−Ｙ）を処理するものである。

【００５６】すなわち、前記第１の実施例で説明した通
り、水平、垂直同期信号を格納しない構成によりフィー
ルドメモリコアの容量は約２０％削減されるが、本実施
例ではフィールドメモリコアのメモリ容量は従来例のも
のとほぼ同一の容量とし、フィールメモリコアに輝度信
号（Ｙ）に加えて色差信号（Ｒ−Ｙ，Ｂ−Ｙ）を格納す
るものである。色差信号を格納することによりメモリ容
量は２５％増加するが、従来例で説明した２メガビット
の容量のフィールドメモリで十分である。

【００５７】輝度信号（Ｙ）は、色副搬送波周波数（ｆ
ｓｃ）の４倍のサンプリング周波数（４ｆｓｃ）で８ビ
ットで量子化する。また、色差信号（Ｒ−Ｙ，Ｂ−Ｙ）
の周波数帯域が輝度信号（Ｙ）よりも低いことを利用し
て、色差信号（Ｒ−Ｙ，Ｂ−Ｙ）は、色副搬送波周波数
（ｆｓｃ）の１／２倍のサンプリング周波数（１／２ｆ
ｓｃ）で８ビットで量子化する。

【００５８】従って、色差信号用のアナログデジタル変
換回路（８０２，８０３）に供給されるサンプリングク
ロック（ＴＣＫ）は基準クロック発生回路（８０４）よ
り出力されるシステムクロック（ＳＣＫ）を分周回路
（８０５）にて８分周した出力（ＴＣＫ）を使用する。

【００５９】アナログデジタル変換回路（８０２，８０
３）でデジタル信号に変換された色差信号（Ｒ−Ｙ，Ｂ
−Ｙ）は、パラレルシリアル変換回路（８０６）によ
り、それぞれ８：１（全体で１６：２）に変換され、２
本のシリアル出力データは輝度用アナログデジタル変換
回路（８０１）が出力する輝度データと同一の４ｆｓｃ
のデータレートとなる。８ビットの輝度信号と２ビット
に変換された色差信号を合せて１０ビットのデータとし
てフィールドメモリコア（８０７）に書き込む。

【００６０】次に、フィールドメモリコア（８０７）か
ら読み出された１０ビットのデータのうち、色差信号の
２ビットはシリアルパラレル変換回路（８０８）により
２：１６に変換され、元の８ビットデータ２本（Ｒ−
Ｙ，Ｂ−Ｙ）とされ、それぞれマルチプレクス回路（８
０９，８１０）を経由してデジタルアナログ変換回路
（８１１，８１２）によってアナログ信号に変換され
る。

【００６１】一方、フィールドメモリコア（８０７）か
ら読み出された８ビットの輝度信号は、１１段のシフト
レジスタ回路（８１４）を経由してマルチプレクス回路
（８１５）を通りデジタルアナログ変換回路（８１３）
にてアナログ信号に変換される。

【００６２】１１段のシフトレジスタ回路（８１４）
は、色差信号がパラレルシリアル変換回路（８０６）及
びシリアルパラレル変換回路（８０８）を経由するこ
と、また、色差信号用のアナログデジタル変換回路（８
０２，８０３）及びデジタルアナログ変換回路（８１
１，８１２）のサンプリングクロック（ＴＳＣ）が輝度
用アナログデジタル変換回路（８０１，８１３）のサン
プリングクロック（ＳＣＫ）よりも周波数が低いこと、
により生じる輝度信号と色差信号の位相差を補正するた
めのものである。

【００６３】また、ブランキング期間中の色差信号は、
マルチプレクス回路（８０９，８１０）にて固定値（例
えばレベル０に対応する２進コード１０００００００）
を選択して出力する。ブランキング期間中の制御信号
は、第１の実施例と同様にして、出力データ選択信号
（ＯＳ）を各マルチプレクス回路（８１５，８０９，８
１０）に供給する。

【００６４】なお、フィールドメモリコア（８０７）及
びマルチプレクス回路（８１５，８０９，８１０）を制
御するために必要な回路及びその動作は、第１の実施例
と同一であるので、図８では省略されている。図８にお
いて、マルチプレクス回路（８１５）は、図１の第１の
マルチプレクス回路（１０４）に相当し、マルチプレク
ス回路（８１５）の他の入力（シフトレジス回路（タ８
１４）の出力とは別の入力）には、図１の第２のマルチ
プレクス回路（１１０）の出力が入力される。

【００６５】本実施例では、シフトレジスタ回路（８１
４）の分だけ第１の実施例よりも遅延量が大きいため、
遅延量を等しくするためには、リセットカウンタ回路１
１１（図１参照）のリセット周期を第１の実施例よりも
１１クロック短くする必要がある。

【００６６】本実施例は、本発明がＹ／Ｃ分離されたテ
レビジョン信号に対しても適用できることを示すもので
ある。本実施例によれば、アナログデジタル変換回路で
デジタル変換された色差信号（Ｒ−Ｙ，Ｂ−Ｙ）を時分
割多重化して輝度信号と共にフィールドメモリに格納蓄
積すること、及びブランキング期間中にはフィールドメ
モリの動作を停止して代替データを出力することによ
り、フィールドメモリの容量を増大させることなく、且
つ画像データの特性を劣化させることなく格納できる。

【００６７】

【発明の効果】以上説明したように本発明によれば、映
像信号のブランキング期間中にはフィールドメモリを停
止させ、フィールドメモリには画像信号のみを書き込む
ように構成され、フィールドメモリのメモリ容量を従来
比で約２０％も低減し、画像処理装置のコストの低減を
達成するものである。特に、本発明に係る画像処理装置
は半導体集積回路化に適しチップサイズが縮減される。

【００６８】また、本発明によれば、従来必要とされた
フィールドメモリのメモリ容量の一部のみで足りる構成
とされ、且つ付加される制御回路の回路素子数の増大も
効率的に低減されているため、製造コストの低減に貢献
するものである。

【００６９】さらに、本発明によれば、信号発生回路を
備え、フィールドメモリのリード動作停止中は、制御回
路により、フィールド画像データ列における所定のタイ
ミングで代替信号が出力されるため、画像信号における
情報は何等欠落することなく、画質の劣化も生じない。
本発明においては、制御回路は、クロックカウンタとラ
インカウンタが出力するフィールド情報をデコードし
て、代替データの出力を切り換え制御するもので、デコ
ーダ回路は、好ましくは集積回路化に適したＣＭＯＳ論
理ゲート、抵抗、ＭＯＳトランジスタから構成され、回
路素子数の増大を抑えたコンパクトな回路構成から成
る。

【００７０】そして、本発明によれば、代替信号とし
て、同期信号が出力されるため、１フィールド当たり水
平ブランキング期間として約１２０クロック分、垂直ブ
ランキング期間として２０ライン分の画像データを少な
くとも節減できることになる。

【００７１】また、本発明の第２の視点によれば、ブラ
ンキング期間中はフィールドメモリにデータの書き込み
が行なわれないため、Ｙ／Ｃ分離されたテレビジョン信
号についてもメモリ容量を増大することなくフィールド
メモリに格納処理することができる。

【００７２】特に、本発明の第２の視点に係る画像処理
装置によれば、色差信号（Ｒ−Ｙ，Ｂ−Ｙ）はそれぞれ
時分割多重化されて輝度信号と共にフィールドメモリに
書き込まれることにより、１フィールド分の輝度信号と
色差信号が従来の２メガビットのフィールドメモリに格
納することができる。

【００７３】そして、本発明の第２の視点に係る画像処
理装置は、輝度信号の信号経路に遅延回路を備え、輝度
信号と色差信号との間の位相差が補正され、出力信号に
おける画質が保持される。

【００７４】また、本発明の第２の視点に係る画像処理
装置は、ブランキング期間中、フィールドメモリは停止
され、輝度信号には代替データ列が出力されると共に、
色差信号として所定のデータが供給され、このため、フ
ィールドメモリの容量の増大を抑止すると共に、出力信
号にデータの欠落は一切なく、画質の劣化が回避されて
いる。

【図面の簡単な説明】

【図１】本発明の一実施例の画像処理装置の構成を示す
ブロック図である。

【図２】図１に示した画像処理装置の主要信号波形図で
ある。

【図３】図２に示した主要信号波形の部分拡大図であ
る。

【図４】図１に示した出力制御回路の回路図である。

【図５】図４に示した出力制御回路の主要信号波形図で
ある。

【図６】図１に示したマルチプレクス回路の論理回路図
である。

【図７】図４に示したデコーダ回路ブロックに使用され
るデコーダ回路図である。

【図８】本発明の第２の実施例の画像処理装置の構成を
示すブロック図である。

【図９】従来の画像処理装置のブロック図である。

【図１０】テレビジョン信号の概略説明図である。

【符号の説明】

101，801，802，803，901 アナログデジタル変換回路 102，804，902 基準クロック発生回路 103，807，903 フィールドメモリコア 104，110，815，809，810 マルチプレクス回路 105，811，812，813，904 デジタルアナログ変換回路 106 クロックカウンタ回路 107，905 同期信号分離回路 108 ラインカウンタ回路 109 出力制御回路 111 リセットカウンタ回路 112 １／２Ｈカウンタ 401 デコーダ回路ブロック 402 反転出力回路ブロック 403 マルチプレクサ 404 インバータ 405 ＡＮＤゲート 406，407，408 Ｄ型フリップフロップ 409，410，411 排他的論理和ゲート 805 分周回路 806 パラレルシリアル変換回路 808 シリアルパラレル変換回路 814 シフトレジスタ回路ｔ₂₀₁ 垂直ブランキング期間の開始時点ｔ₂₀₂ 代替信号出力開始時点ｔ₂₀₃ 代替信号出力終了時点ｔ₂₀₄ 垂直ブランキング期間の終了時点ｔ₃₀₁ 水平ブランキング期間の開始時点ｔ₃₀₂，ｔ₅₀₁ 代替信号出力開始時点ｔ₃₀₃，ｔ₅₀₄ 代替信号出力終了時点ｔ₃₀₄ 水平ブランキング期間の終了時点ｔ₅₀₂，ｔ₅₀₃ 出力レベル選択信号が切換わる時点

Claims

【特許請求の範囲】

【請求項１】入力端子に与えられたテレビジョン画像デ
ータをクロック信号に同期してラッチし、該ラッチされ
た画像データを前記クロック信号の所定のクロック数分
だけ遅延して出力する画像処理装置において、イネーブル信号によりリード／ライト動作が制御される
フィールドメモリコアと、フィールド画像データ列における前記クロック信号のク
ロック位置を計数するクロックカウンタと、フィールド画像データ列におけるライン位置を計数する
ラインカウンタと、前記クロックカウンタとラインカウンタにより出力され
るフィールド情報に基づき、前記フィールドメモリコア
のリード／ライト動作の停止及び実行のタイミングを制
御する制御回路と、を有することを特徴とする画像処理
装置。
【請求項２】前記フィールドメモリコアのメモリ容量
が、１フィールド分の画像データを格納するのに要する
メモリ容量未満であることを特徴とする請求項１記載の
画像処理装置。
【請求項３】所定のデータ列を生成する信号発生回路を
有し、前記フィールドメモリコアの出力が停止している
期間、前記所定のデータ列を代替データとして前記信号
発生回路から出力することを特徴とする請求項１記載の
画像処理装置。
【請求項４】所定のデータ列を生成する信号発生回路を
有し、フィールド画像データ上の所定の位置に対応する
データの代替データを該信号発生回路から出力すること
を特徴とする請求項１記載の画像処理装置。
【請求項５】前記代替データが同期信号であることを特
徴とする請求項３又は４記載の画像処理装置。
【請求項６】前記信号発生回路が、ペデスタルレベルと
同期レベルをそれぞれ供給する２つの信号源を備え、前
記制御回路が、ブランキング期間中、前記フィールド情
報に基づき所定のタイミングでペデスタルレベルと同期
レベルとを切り換え出力するよう制御することを特徴と
する請求項３又は４記載の画像処理装置。
【請求項７】入力端子に与えられたテレビジョン画像デ
ータをクロック信号に同期してラッチし、該ラッチされ
た画像データを前記クロック信号の所定のクロック数分
だけ遅延して出力する画像処理装置において、イネーブル信号によりリード／ライト動作が制御される
フィールドメモリコアと、フィールド画像データ列における前記クロック信号のク
ロック位置を計数するクロックカウンタと、フィールド画像データ列におけるライン位置を計数する
ラインカウンタと、前記クロックカウンタ及びラインカウンタにより得られ
るフィールド情報に基づき、前記フィールドメモリコア
のリード／ライト動作の停止及び実行のタイミングを制
御する制御回路と、を備え、更に、前記入力端子を輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ
−Ｙ）の各入力に対応して複数備え、前記色差信号は時分割多重化されて前記輝度信号と共に
フィールドメモリコアに格納されることを特徴とする画
像処理装置。
【請求項８】前記色差信号を前記輝度信号のサンプリン
グ周波数を所定量分周した周波数でサンプリングし、前
記サンプリングされた色差信号をシリアルデータに変換
したビットデータと前記輝度信号のサンプリング・デー
タから成るビットデータを単位として前記フィールドメ
モリコアに書き込み、前記フィールドメモリコアから読み出されたビットデー
タのうち前記色差信号はシリアルデータからパラレルデ
ータに変換され、前記輝度信号のサンプリング周波数を
所定量分周したサンプリング周波数で出力されることを
特徴とする請求項７記載の画像処理装置。
【請求項９】前記輝度信号の信号経路内に遅延回路を設
けたことを特徴とする請求項７又は８記載の画像処理装
置。
【請求項１０】所定のデータ列を生成する信号発生回路
を有し、前記制御回路が、ブランキング期間中、前記フ
ィールドメモリコアの出力を停止させると共に、前記所
定のデータ列を前記フィールド情報に基づき所定のタイ
ミングで前記信号発生回路から前記輝度信号及び前記色
差信号の代替データとしてそれぞれ出力するように制御
することを特徴とする請求項７記載の画像処理装置。