KR950035382A - 화상 정보를 배타적으로 저장하기 위한 필드 메모리를 갖고 있는 비디오 프로세서 - Google Patents

화상 정보를 배타적으로 저장하기 위한 필드 메모리를 갖고 있는 비디오 프로세서 Download PDF

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Abstract

비디오 프로세서에 있어서, 아날로그 복합 비디오 신호는 시스템 펄스에 응답하여 A/D 변환기(10)에 의해 디지탈 비트 시켄스가 변환 된다. 복합 신호로부터 분리된 수평 및 수직 동기 펄스 및 시스템 클럭 펄스를 사용함으로써, 수평 블랭킹 시간 및 수직 블랭킹 시간은 제어회로(21-24)에 의해 검출되고, 필드 메모리(12)의 판독/기록 동작은 수평 및 수직 블랭킹 시간 동안에 디스에이블되고 그밖의 다른 시간에 엔에이블된다. 메모리부터의 화상 정보는 시스템 클럭 펄스에 응답하여 D/A변환기(13)에 의해 아날로그 형태로 변환된다. 디지탈 페데스탈 레벨 신호 및 디지탈 동기화 레벨 신호의 멀티플렉스는 메모리가 디스에이블될때 D/A 변환기(13)에 공급된다.

Description

화상 정보를 배타적으로 저장하기 위한 필드 메모리를 갖고 있는 비디오 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시에 따른 비디오 프로세서의 블럭도, 제2도는 제1도의 제어기 회로도, 제3도는 제2도의 회로도와 관련된 타이밍도.

Claims (13)

  1. 비디오 프로세서에 있어서, 필드 메모리(12,26), 및 인입 복합 비디오 신호의 필드 화상 정보가 외부회로 내의 필드 메모리 내에 배타적으로 저장되고 이 필드 메모리에서 독출되도록, 인입 복합 비디오 신호의 블랭킹 기간을 검출하여 상기 블랭킹 기간 동안에 상기 필드 메모리의 판독/기록 동작을 디스에이블하고 그밖의 다른 시간에 상기 메모리의 판독/기록 동작을 엔에이블하는 수단(20-24)를 포함하는 것을 특징으로 하는 비디오 프로세서.
  2. 제1항에 있어서, 상기 필드 메모리(12)는 인입 복합 비디오 신호의 각가의 필드 내의 포함된 모든 정보를 저장하는데 필요로 되는 것보다 작은 메모리 크기를 갖는 것을 특징으로 하는 비디오 프로세서
  3. 제1항에 있어서, 페데스탈 레벨 신호를 동기화 레벨 신호와 교호로 멀티플렉스하여, 메모리가 디스에이블될 때 멀티플렉스된 신호를 상기 외부 회로에 공급하는 수단(15,16,18)을 더 포함하는 것을 특징으로 하는 비디오 프로세서
  4. 비디오 프로세서에 있어서, 시스템 클럭 펄스를 생성하기 위한 시스템 클럭 소오스(11), 시스템 클릭 펄스에 응답하여 아날로그 복합 비디오 신호를 디지탈 비트 스켄스로 변환하기 위한 아날로그/디지탈 변환기(10), 메모리(12), 상기 아날로그 복합 비디오 신호로부터 수평 동기 펄스 및 수직 동기 펄스를 생성하기 위한 동기 분리기 수단(20), 상기 비디오 신호의 필드 화상정보가 메모리 내에 배타적으로 저장되고 이 메모리에서 독출되도록, 수평 블랙킹 시간 및 수직 블랭킹 기간을 검출하여 상기 수평 및 수직 불랭킹 기간 동안에 상기 메모리의 판독/기록 동작을 디스에이블하고 그 밖에 다른 시간에 상기 메모리의 판독/기록 동작을 엔에이블하기 위해 상기 시스템 클럭 펄스 및 상기 수평 및 수직 동기 펄스 응답하는 제어 수단(21,24), 및 상기 시스템 클럭 펄스에 응답하여 메모리로부터의 화상 정보를 아날로그 형태로 변환하기 위한 디지탈/아날로그 변환기(13)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  5. 제4항에 있어서, 상기 메모리(12)는 인입 복합 비디오 신호의 각각의 필드 내의 포함된 정보를 저장하는데 필요로 되는 것보다 작은 메모리 크기를 갖는 것을 특징으로 하는 비디오 프로세서.
  6. 제4항에 있어서, 상기 시스템 클릭 펄스에 응답하여 상기 메모리에 대한 판독/기록 어드레스를 발생시키기 위한 어드레스 카운터(12B), 상기 시스템 클럭 펄스를 카운트하여 시스템 클럭 펄스가 소정의 배수로 카운트될 때 상기 어드레스 카운트를 초기값으로 리셋하기 위한 리셋 카운터(23)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  7. 제4항에 있어서, 디지탈 페데스탈 레벨 신호 및 디지탈 동기화 레벨 신호를 교호로 멀티플렉스하여, 메모리가 디스에이블될때 멀티플렉스된신호를 상기 디지탈/아날로그 변환기(13)에 공급하는 수단(15,16,18)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  8. 제7항에 있어서, 상기 제어 수단(21-24)는 상기 시스템 클럭 펄스를 카운트하여 이들로부터 상기 화상신호의 각각의 수평 라인의 기준위체에 관련하여 시스템 클릭 펄스의 타이밍 위치를 나타내는 출력 신호를 생성하고 클릭 타운터가 소정의 값으로 증가될 때 캐리 신호를 생성하기 위해 상기 수평 동기 펄스에 의해 리셋되도록 배열 클릭 카운터(21), 상기 캐리 신호를 카운트하여 이들로부터 상기 화상 신호의 필드의 기준 위치에 관련하여 각각의 수평라인의 위치를 나타내는 출력 신호를 생성하기 위해 상기 수직 동기 펄스에 의해 리셋되도록 배열된 라인 카운터(22,23), 다수의 라인 기간동안 소정의 펄스 패턴을 생성하기 위해 상기 클럭 및 라인 카운터(21,22,23)의 출력 신호에 응답하는 수직 동기 디코더(30), 소정의 펄스 패턴을 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 디코더(31), 수평 동기화의 개시를 검출하여 이들로부터 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 SOH(start-of-horizontal-sync)디텍터(32), 수평 동기화의 종료를 검출하여 이들로부터 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 EOH(end-of-horizontal-sync)디텍터(33), 수직 동기화의 개시를 검출하여 이들로부터 출력 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 SOV(star-if-vertical-sync)디텍터(35), 및 상기 수평 블랭킹 기간 및 상기 수직 블랭킹 기간을 정하는 제1펄스 시켄스, 및 정해진 수평 블랭킹 시간 동안에 수평 동기 디코더(31)에의해 생성된 패턴의 펄스에 대응하고 정해진 수직 블랭킹 기간 동안에 수직 동기 디코더(30)에 의해 생성된 패턴의 펄스에 대응하는 에지를 갖고 있는 제2펄스 시켄스를 생성하기 위해 SOH 디텍터, EOH디텍터, SOV 디텍터 및 EOV디텍터에 응답하는 논리 회로(36-45)를 포함하고, 상기 제1펄스 시켄스가 논리 레벨에 따라 상기 메모리를 엔에이블 및 디스에이블하고, 메모리가 디스에이블될 때 제1및 제2 펄스 시켄스가 페데스탈레벨 데이타 및 동기 레벨 데이타를 교호로 멀티플렉스하기 위해 상기 멀티플렉서수단(15,16,18)에 공급하는 것을 특징으로 하는 비디오 프로세서.
  9. 비디오 프로세서에 있어서, 시스템 클럭 속도의 제1 클럭 펄스 및 시스템 클럭 속도의 인테그랄 서브멀티플과 동일한 속도의 제2 클럭 펄스를 생성하기 위한 수단(11-1, 11-2), 제1 클럭 펄스에 응답하여 아날로그 휘도(Y) 신호를 변환하기 위한 제1 아날로그/디지탈 변환기(10-1), 제2 클럭 펄스에 응답하여 아날로그 R-Y색차 신호 및 아날로그 B-Y색차 신호를 각각 디지탈 R-Y색차 신호 및 디지탈 B-Y색차 신호를 변환하기 위한 제2 및 제3 아날로그/디지탈 변환기(10-2, 10-3), 디지탈 R-Y색차 신호 및 B-Y색차 신호를 상기 제1 아날로그/디지탈 변환기의 출력과 동일한 속도의 한쌍의 비트 직렬 신호로 변환하기 위한 병렬/직렬 변환기(25), 메모리(26), 상기 아날로그 복합 비디오 신호로부터 수평 동기 펄스 및 수직 동기 펄스를 생성하기 위한 동기 분리기 수단(20), 상기 비디오 신호의 필드 화상 정보 및 병렬/직렬 변환기로부터의 한상의 비트 직렬 신호가 메모리 내에 배타적으로 저장된고 메모리에 독출되도록, 수평 블랭킹 기간 및 수직 블랭킹 시간을 검출하여 상기 수평 및 수직 블랭킹 시간 동안에 상기 메모리의 판독/기록 동작을 디스에이블하고 그밖의 다른 시간에 상기 메모리의 판독/기록을 동작 엔에이블하기 위해 상기 제1클럭 펄스 및 상기 수평 및 수직 동기 펄스에 응답하는 제어 수단(21-24), 상기 제1클럭 펄스에 응답하여 메모리로부터의 화상 정보를 변환하기 위한 제1디지탈/아날로그 변환기(13-1), 한쌍의 저장된 비트 직렬 신호를 한쌍의 비트 병렬 신호로 변환하기 위한 직렬/병렬 변환기(27), 및 상기 제2클럭펄스에 응답하여 직렬/병렬 변환기로부터의 비트 병렬 신호를 아날로그 형태로 각각 변환하기 위한 제2 및 제3 디지탈/아날로그 변환(13-2,13-3)을 포한하는 것을 특징으로 하는 비디오 프로세서.
  10. 제9항에 있어서, 상기 시스템 클럭 펄스에 응답하여 상기 메모리에 대한 판독/기록 어드레스를 발생시키기 위한 어드레스 카운터(12B), 상기 시스템 클럭 펄스를 카운트하여 시스템 클럭 펄스가 소정의 배수로 카운트될 때 상기 어드레스 카운터를 초기값으로 리셋하기 위한 리셋 카운터(23)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  11. 제9항에 있어서, 상기 메모리(26)에서 독출된 화상 정보와, 상기 직렬/병렬 변환기(27)로부터의 비트 병렬 신호 사이에 위상 얼라이먼트를 제공하기 위한 수단(28)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  12. 제9항에 있어서, 디지탈 페데스탈 레벨 신호 및 디지탈 동기화 레벨 신호를 교호로 멀티플렉스하여, 메모리가 디스에이블될때 멀티플렉스된 신호를 상기 디지탈/아날로그 변환기(13-1,13-2,13-3)에 공급하기 위한 수단(15,16,18)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  13. 제12항에 있어서, 상기 제어 수단(21-24)는 상기 시스템 클럭 펄스를 카운트하여 이들로부터 상기 화상 신호의 각각의 수평 라인의 기준 위치에 관련하여 시스템 클럭 펄스의 타이밍 위치를 나타내는 출력 신호를 생성하고 클럭 카운터가 소정의 값으로 증가될 때 캐리 신호를 생성하기 위해 상기 수평 동기 펄스에 의해 리셋되도록 배열된 클럭 카운터(21), 상기 캐리 신호를 카운트하여 이들로부터 상기 화상 신호의 필드의 기준 위치에 관련하여 각각의 수평라인의 위치를 나타내는 출력 신호를 생성하기 위해 수직 동기 펄스에 의해 리셋되도록 배열된 라인 카운터(22,23), 다수의 라인 기간동안 소정의 펄스 패턴을 생성하기 위해 상기 클럭 및 라인 카운터(21,22,23)의 출력 신호에 응답하는 수직 동기 디코더(30), 소정의 펄스 패턴을 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 디코더(31), 수평 동기화의 개시를 검출하여 이들로부터 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 SOH 디텍터(32), 수평 동기화의 종료를 검출하여 이들로부터 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 EOH디텍터(33), 수평 동기화의 개시를 검출하여 이들로부터 출력 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 SOV 디텍터(34), 수직 동기화의 종료를 검출하여 이들로부터 풀럭 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 EOV 디텍터(35), 및 상기 수평 블랭킹 기간 및 수직 블랭킹 시간을 정하는 제1펄스 시켄스. 및 정해진 수평 블랭킹 시간 동안에 수평 동기 디코더(31)에 의해 생성된 패턴의 펄스에 대응하고 정해진 수직 블랭킹 시간 동안 수직 동기 디코더(30)에 의해 생성된 패턴의 펄스에 대응하는 에지를 갖고 있는 제2펄스 시켄스를 생성하기 위해 SOH 디텍터, EOH디텍터, SOV 디텍터 및 EOV 디텍터에 응답하는 논리회로(36-45)를 포함하고, 상기 제1펄스 시켄스가 논리 레벨에 따라 상기 메모리를 엔에이블 및 디스에이블하고, 메모리가 디스에이블될 때 상기 제1 및 제2 펄스 시켄스가 페데스탈 레벨 데이타 및 동기 레벨 데이타를 교호로 멀티플렉스하기 위해 상기 멀티플렉서수단(15,16,18)에 공급되는 것을 특징으로 하는 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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