KR0150336B1 - 화상 정보를 배타적으로 저장하기 위한 필드 메모리를 갖고 있는 비디오 프로세서 - Google Patents

화상 정보를 배타적으로 저장하기 위한 필드 메모리를 갖고 있는 비디오 프로세서

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KR0150336B1
KR0150336B1 KR1019950003626A KR19950003626A KR0150336B1 KR 0150336 B1 KR0150336 B1 KR 0150336B1 KR 1019950003626 A KR1019950003626 A KR 1019950003626A KR 19950003626 A KR19950003626 A KR 19950003626A KR 0150336 B1 KR0150336 B1 KR 0150336B1
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야스하루 호시노
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가네꼬 히사시
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Abstract

비디오 프로세서에 있어서, 아날로그 복합 비디오 신호는 시스템 클럭 펄스에 응답하여 A/D 변환기(10)에 의해 디지탈 비트 시퀀스로 변환된다. 복합 신호로부터 분리된 수평 및 수직 동기 펄스 및 시스템 클럭 펄스를 사용함으로써, 수평 블랭킹 기간 및 수직 블랭킹 기간은 제어 회로(21-24)에 의해 검출되고, 필드 메모리(12)의 판독/기록 동작은 수평 및 수직 블랭킹 기간 동안에 디스에이블되고 그밖의 다른 시간에 엔에이블된다. 메모리로부터으 화상 정보는 시스템 클럭 펄스에 응답하여 D/A 변환기(13)에 의해 아날로그 형태로 변환된다. 디지탈 펭데스탈 레벨 신호 및 디지탈 동기화 레벨 신호의 멀티플렉스는 메모리가 디스에이블될 때 D/A 변환기(13)에 공급된다.

Description

화상 정보를 배타적으로 저장하기 위한 필드 메모리를 갖고 있는 비디오 프로세서
제1도는 본 발명의 제1 실시예에 따른 비디오 프로세서의 블럭도.
제2도는 제1도의 제어기의 회로도.
제3도는 제2도의 회로도와 관련된 타이밍도.
제4도는 라인 기간 동안의 본 발명의 동작을 설명하는데 유용한 타이밍도.
제5도는 필드 기간 동안의 본 발며의 동작을 설명하는데 유용한 타이밍도.
제6도는 본 발명의 제2 실시예에 따른 비디오 프로세서의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 아날로그/디지탈 변환기 12, 26 : 필드 메모리
13 : 디지탈/아날로그 변환기 20 : 동기 분리기
21 : 클럭 카운터 22 : 1/2 라인 카운터
23 : 라인 카운터 24 : 제어기
본 발명은 일반적으로 비디오 프로세서에 관한 것으로, 특히 비디오 신호를 저장하기 위한 필드 메모리를 효율적으로 이용하는 기술에 관한 것이다.
종래의 비디오 프로세서에 있어서, 아날로그 복합 컬러 비디오 신호는 디지탈 신호로 변환되고, 비디오 신호의 각각의 필드 내에 포함된 모든 정보는 필드 메모리 내로 저장되어 디지탈/아날로그 변환을 위해 메모리에서 연속적으로 독출된다. 필드 메모리의 사용은 노이즈 감소, 및 정지 화상 및 모자이크 화상의 생성과 같은 특징을 제공하기 위한 것이다. 어드레스 카운터는 필드 메모리 내에 제공되어 판독/기록 제어를 제공한다. 필드 메모리의 실제 크기를 결정하기 위해, 어드레스 카운터는 복합 비디오 신호로부터 분리된 수직 동기 펄스에 응답하여 리셋된다. 화상 정보 이외에, 현재의 필드 메모리 내에 저장된 필드 정보는 파형이 NTSC 또는 PAL 표준 방식을 따라 엄격하게 특정된 수직 및 수평 동기 신호를 포함한다. 그러므로, 필드 메모리의 일부는 화질에 기여하지 않는 시니호가 항상 차지한다.
그러므로, 본 발명의 목적은 복합 비디오 신호의 화상 정보를 배타적으로 저장함으로써 메모리의 효율적인 이용을 제공하는 비디오 프로세서를 제공하기 위한 것이다.
본 발명의 넓은 국면에 따르면, 인입 복합 비디오 신호의 필드 화상 정보가 배타적으로 외부 회로 내의 메모리에 저장되고 이 메모리에서 독출되도록, 인입 복합 비디오 신호의 블랭킹 기간이 검출되어, 메모리의 판독/기록 동작은 블랭킹 기간동안 엔에이블되고 그밖의 다른 시간에 디스에이블된다.
양호한 실시예에 있어서, 페데스탈(pedestal) 레벨 신호 및 동기화 레벨 신호는 멀티플렉스되어 메모리가 디스에이블될 때 외부 회로로 공급된다.
본 발명의 특정 국면에 따르면, 아날로그 복합 비디오 신호는 시스템 클럭 펄스에 응답하여 아날로그/디지탈 변환기에 의해 디지탈 비트 시퀀스로 변환된다. 복합 신호로부터 분리된 시스템 클럭 펄스 및 수평 및 수직 동기 펄스를 사용함으로써, 수평 블랭킹 기간 및 수직 블랭킹 기간이 검출되어, 메모리의 판독/기록 등 작은 수평 및 수직 블랭킹 기간동안에 디스에이블되고 그밖의 다른 시간에 엔에이블된다. 메모리로부터의 화상 정보는 시스템 클럭 펄스에 응답하여 디지탈/아날로그 변환기에 의해 아날로그 형태로 변환된다. 디지탈 페데스탈 레벨 신호 및 디지탈 동기화 레벨 신호의 멀티플렉스는 메모리가 디스에이블될 때 디지탈/아날로그 변환기에 공급된다.
본 발명의 다른 국면에 따르면, 비디오 프로레서가 제공되는데, 여기에서 제1 클럭 펄스는 시스템 클럭 속도로 발생되고, 제2 클럭 펄스 시스템 클럭 속도의 인테그랄 서브멀티플(integral submultiple)과 동일한 속도로 발생된다. 제1 아날로그/디지탈 변환기는 제1 클럭 펄스에 응답하여 아날로그 휘도(Y) 신호의 A/D 변환을 제공한다. 제2 및 제3 아날로그/디지탈 변환기는 제2 클럭 펄스에 응답하여 아날로그 R-Y 색차 신호 및 아날로그 B-Y 색차 신호를 각각 디지탈 R-Y 색차 신호 및 디지탈 B-Y 색차 신호로 A/D 변환한다. 디지탈 R-Y 및 B-Y 색차 신호는 제1 아날로그/디지탈 변환기의 출력과 같은 속도를 갖는 한쌍의 비트 직렬 신호로 변환된다 제1 클럭 펄스 및 수평 및 수직 동기 펄스에 응답하여, 비디오 신호 및 한쌍의 비트 직렬 신호의 필드 화상 정보가 배타적으로 메모리내에 저장되고 메모리에서 독출되도록, 제어 회로는 수평 블랭킹 기간 및 수직 블랭킹 기간을 검출해서, 수평 및 수직 블랭킹 기간 동안에 메모리의 판독/기록 동작을 디스에이블하고 그밖의 다른 시간에 판독/기록 동작을 엔에이블한다. 제1 디지탈/아날로그 변환기는 메모리로부터의 화상 정보를 변환시키기 위해 제1 클럭 펄스에 응답한다. 한쌍의 저장된 비트 직렬 신호는 한쌍의 비트 병렬 신호로 변환되고, 이것은 각각 제2 및 제3 디지탈/아날로그 변환기에 공급되어 제2 클럭 펄스에 응답하여 아날로그 형태로 변환된다.
이제 제1도를 참조하면, 제1 실시예에 따른 필드 메모리용 비디요 프로세서가 도시되어 있다. 비디오 프로세서는 비디오 신호의 컬럭 서브캐리어 주파수보다 4배 높은 주파수에서 시스템 클럭 소오스(11)로부터 공급된 샘플링 펄스에 응답하여 복합 아날로그 NTSC(National Television System Committee) 색 신호를 8비트 디지탈 신호로 변환시키는 아날로그/디지탈 변환기(10)을 포함한다. 입력 색 신호는 컬러 화상 신호 외에 블랭킹 및 모든 동기 신호도 포함한다. 전형적인 예에서, 필드 메모리(12)는 선입 선출 메모리(12A), 및 시스템 클럭 속도로 클럭되어 상술된 방식으로 엔에이블되는 어드레스 카운터(12B)를 포함하여, A/D 변환기(10)의 출력의 디지탈 컬러 화상 정보 상에 배타적으로 메모리(12A)의 판독 및 기록 동작을 제공한다. 블랭킹 및 모든 동기 신호는 FIFO 메모리(12A) 내에 저장되지 않는다.
특히, 필드 메모리가 엔에이블되는 각각의 시스템 클럭 기간 동안에, 주어진 필드의 저장된 8 비트 컬러 화상 정보가 디지탈/아날로그 변환기(13) 내로 메모리에서 독출되고 다음 필드의 8 비트 화상 신호로 중복 기록되도록 하기 위해 메모리는 판독 및 기록 모드에서 교호적으로 동작한다. 필드 메모리가 디스에이블되는 경우, 게이트(16)은 엔에이블되고, 게이트(15 및 18)은 교호로 엔에이블되어 각각 레지스터(14 및 17)로부터 8 비트 페데스탈 레벨 데이터 및 8 비트 동기 레벨 데이터를 갖는 D/A 변환기(13)을 제공한다. 또한, D/A 변환기(13)은 시스템 클럭 속도로 클럭되어 원래의 아날로그 화상 신호 이외에 블랭킹 및 모든 동기 신호를 회복한다. 제어기(24)는 서로 배타적인 시기에 메모리 데이터 선택(MDS) 신호 및 레지스터 데이터 선택(RDS) 신호를 생성하기 위해 제공된다. 메모리 데이터 선택 신호는 필드 메모리(12) 및 게이트(16)의 엔에이블 입력에 인가되고, 레지스터 데이터 선택 신호는 게이트(15 및 18)에 인가된다.
필드 메모리(12)의 효과적인 크기는 시스템 클럭을 카운트하여 시스템 클럭 펄스의 수가 소정의 값에 도달할 때 출력 펄스 R을 생성하는 리셋 카운터(19)로 결정된다. 인입 비디오 신호의 연속적인 필드들 사이의 필드 기간은 A/D 변환기(10)의 입력에서의 도달 시간과 D/A 변환기(13)로부터의 전달 시간 사이의 기간에 대응한다. NTSC 표준 방식의 컬러 서브캐리어 주파수가 각각의 필드 기간에 대해 라인 주파수(fh)의 455/2배이기 때문에, 라인 간격(1/fh) 동안에 발생하는 시스템 클럭 펄스의 수는 910(=4 × 455/2)이다. NTSC 신호의 필드 기간이 262 수평 라인을 갖기 때문에, 이것은 238,875(=910 × 525/2) 시스템 클럭 펄스를 포함한다. 그러므로, 리셋 펄스 R은 238,857 시스템 클럭 펄스마다 카운터(19)에 의해 생성되어 필드 메모리(12)의 어드레스 카운터(12B)에 인가되므로 238,875 클럭 펄스마다 초기화된다. 비디오 신호가 필드 메모리(12) 내에 남아있는 기간은 필드 기간 마이너스 A/D 변환기)10) 및 D/A 변환기(13)에 의해 취해진 변환 기간과 같다.
또한, 복합 아날로그 비디오 입력 신호는 동기 신호를 컬러 화상 신호로부터 분리하여 분리된 수평 및 수직 동기 신호에 각각 응답하여 펄스 H 및 V를 생성하기 위해 동기 분리기(20)에 공급된다. 클럭 카운터(21)은 동기 분리기(20)의 펄스 H에 의해 정해진 각각의 스캔 라인의 개시 타이밍에 관련하여 시스템 클럭 펄스의 순시 타이밍 위치를 나타내는 멀티 비트 신호를 생성하기 위해 시스템 클럭을 카운트한다. 클럭 카운터(21)의 멀티 비트 출력은 제어기(24)에 공급되고, 1/2 라인 카운터(22)를 리셋하는데 사용되는 캐리 펄스를 포함한다. 1/2 라인 카운터(22)는 각각의 수평 라인의 주기 동안에 2개의 출력 펄스를 생성하기 위해 클럭 카운터(21)로부터의 리셋 펄스에 응답하여 시스템 클럭을 카운트하기 시작한다. 라인 카운터(23)은 1/2 라인 카운터(22)의 출력을 카운트하기 위해 제공된다. 이 카운터는 수직 스캔 기간의 각각의 수평 라인을 식별하는 멀티 비트 신호를 제어기(24)에 공급하기 위해 분리기(20)의 펄스 V에 의해 리셋된다.
제2도에 도시된 바와 같이, 제어기(24)는 수직 및 수평 도이기 디코더(30 및 31)을 포함한다. 수직 동기 디코더(30)은 규정된 수직 패턴 VP를 생성하기 위해 클럭 카운터(21) 및 라인 카운터(23)의 출력에 응답한다. 전형적인 예에서, 수직 펄스 패턴 VP는 20 라인의 지속 기간동안 계속된다. 수평 동기 디코더(31)은 규정된 수평 펄스 패턴 HP를 생성하기 위해 클럭 카운터(21)의 출력에 응답한다. 더욱 상세하게, 수직 펄스 패턴 VP는 수직 블랭킹 기간을 정하기 위해 펄스 패턴의 적절한 위치에서 발생하는 2개의 단일 펄스 및 1/2 라인 기간에서 한쌍이 발생하는 일련의 펄스로 구성된다. 수평 펄스 패턴 HP는 각각의 쌍이 라인 기간에서 발생하는 쌍들의 일련의 펄스로 구성된다. 수평 동기 개시 디텍터(32) 및 수평 동기 종료 디텍터(33)은 클럭 카운터(21)의 출력에 접속되어 각각 SOH(statr-of-horizontal synchronization) 펄스 및 EOH(end-of-horizontal synchronization) 펄스를 생성한다. 수직 동기 개시 디텍터(34) 및 수직 동기 종료 디텍터(35)는 라인 카운터(23)의 출력에 접속되어 각각 SOV(start-of-vertical synchronization) 펄스 및 EOV(end-of-vertical synchronization) 펄스를 생성한다.
수직 동기 및 수평 동기 디코더(30 및 31)의 출력은 NOT 회로(43)의 출력이 게이트들중 하나를 엔에이블하기 위해 인가되는 윈도우 게이트(36 및 37)에 각각 접속된다. NOT 회로(43)의 출력에서의 논리 레벨이 하이인 경우, 게이트(37)은 수평 펄스 패턴 HP를 익스클루시브 OR 게이트(38)은 한 입력에 통과시키기 위해 엔에이블된다. 논리 레벨이 로우인 경우, 게이트(36)은 수직 펄스 패턴 VP를 익스클루시브 OR 게이트(38)에 통과시키기 위해 엔에이블된다. 익스클루시브 OR 게이트(38)의 출력은 Q 출력이 익스클루시브 OR 게이트(38)의 다른 입력에 접속되는 D 플립 플롭(39)의 데이터 입력에 접속된다. 플립 플롭(39)는 클리어(리셋) 단자에서 NOT 회로(43)의 출력의 수신한다. 플립 플롭(39)의 출력은 페데스탈 레벨 데이터 및 동기 레벨 데이터를 게이트(16)에 선택적으로 결합시키기 위해 게이트(15 및 18)에 접속된다. 수평 동기 개시 및 수평 동기 종료 디텍트(32, 33)의 목적은 수평 펄스 패턴 HP의 펄스 쌍에 대한 순시치를 정밀하게 결정하기 위한 것이고, 이와 마찬가지로 수직 동기 개시 및 수직 동기 종료 디텍터(34, 35)의 목적은 타이밍이 충분히 정밀하지 않은 수직 펄스 패턴 VP로부터 필요한 펄스를 추출하기 위한 것이다.
수평 동기 개시 디텍터(32)의 출력은 데이터 입력을 통해 D 필립 플롭(41)을 구동하는 익스클루시브 OR 게이트(40)의 한 입력에 접속되고, 플립 플롭(41)의 Q 출력은 익스클루시브 OR 게이트(40)의 다른 입력에 결합된다. 플립 플롭(41)의 출력 신호는 메모리(12) 및 게이트(16)에 인가된 제어 신호이다. 수평 동기 종료 디텍터(33)의 출력은 출력이 플립 플롭(41)의 레셋 단자에 결합되는 AND 게이트(42)의 한 입력 상에 접속된다. AND 게이트(42)의 다른 입력은 NOT 회로(43)의 출력에 접속된다. 수직 동기 개시 디텍터(34)의 출력은 데이터 입력을 통해 D 플립 플롭(45)를 구동하는 익스클루시브 OR 게이트(44)의 한 입력을 통해 D 플립 플롭(45)를 구동하는 익스클루시브 OR 게이트(44)의 한 입력에 접속되고, 플립 플롭(45)의 Q 출력은 익스클루시브 OR 게이트(44)의 다른 입력 및 NOT 회로(43)의 입력에 결합된다. 수직 동기 종료 디텍터(35)의 출력은 플립 플롭(45)를 클리어하는데 사용된다. 모든 플립 플롭은 시스템 클럭 속도로 동작한다.
제어기(24)의 동작에 대해 제3도를 참조하여 설명하겠다. 초기에, 플립 플롭(45)의 Q 출력은 로우 논리 레벨 상태이고, NOT 호로(43)의 출력은 하이 상태이며, 게이트(37)을 엔에이블하며 AND 게이트(42)뿐만 아니라 게이트(37)을 디스에이블한다.
시간 t0에서, 수평 동기 디텍터(32)는 SOH 펄스(50)을 생성한다. 플립 플롭(41)의 Q 출력에서의 논리 레벨이 로우이기 때문에, 익스클루시브 OR 게이트(40)이 하이로 되어, 플립 플롭(41)이 이것의 Q 출력을 시스템 클럭의 타이밍에서 하이 논리 레벨로 전환시키게 한다. 시간 t1에서, EOH 펄스(51)은 디텍터(33)에 의해 생성이 되어 AND 게이트(42)가 펄스(60)을 생성하게 하여 플립 플롭(41)이 시스템 클럭의 타이밍에서 로우 출력 논리 상태로 리셋될 수 있게 한다. 시간 t0과 시간 t1사이의 기간은 수평 블랭킹 기간을 정한다.
시간 t2에서, 디텍터(32)는 플립 플롭(41)이 이것의 출력을 하이 논리 레벨로 전환시키게 하는 SOH 펄스(52)를 생성한다.
시간 t3이전의 시간 동안에, 수평 펄스 패턴 HP의 펄스 쌍(70 및 71)은 게이트(37)을 통해 익스클루시브 OR 게이트(38)로 통과된다. 플립 플롭(39)의 출력에서의 논리 레벨이 로우이기 때문에, 익스클루시브 OR 게이트(38)은 초기 수평 펄스쌍(70)의 제1 펄스에 응답하여 하이로 되어, 플립 플롭(39)를 시스템 클럭의 타이밍에서 하이로 되게 한다. 플립 플롭(39)의 출력이 하이로 됨에 따라, 제1 수평 펄스 쌍(70)의 제2 펄스의 인가는 익스클루시브 OR 게이트(38)의 출력이 로우로 가게 한다. 그러므로, 플립 플롭(39)의 출력이 시스템 클럭의 타이밍에서 로우로 되고, 이리하여 제1 출력 펄스(90)을 생성한다. 이와 유사한 방식으로, 제2 펄스 쌍(71)의 펄스는 플립 플롭(39)가 제2 출력 펄스(91)을 생성하게 한다.
시간 t3에서, SOV 펄스는 디텍트(34)에 의해 발생되어 플립 플롭(45)가 이것의 Q 출력 상태를 하이 논리 레벨로 변화하게 한다. 그러므로, NOT 회로(43)의 출력은 로우로 되어, 5개의 펄스 쌍(80), 단일 펄스(81), 4개의 펄스 쌍(82), 단일 펄스(83) 및 4개의 펄스 쌍(84)를 포함하여 익스클루시브 OR 게이트(38)에 수직 펄스 패턴 VP를 통과시키기 위해 게이트(37)을 디스에이블하고 게이트(36)을 엔에이블한다. 결과적으로, 플립 플롭(39)는 VP 펄스(80)에 응답하는 일련의 5개의 짧은 지속 펄스(92), VP 펄스(81 내지 83)에 응답하는 일련의 긴 지속 펄스(93), 및 VP 펄스(84)에 응답하는 일련의 4개의 짧은 지속 펄스(94)를 생성한다.
시간 t4에서, EOV 펄스는 디텍터(35)에 의해 생성되어 플립 플롭(45)를 리셋한다. 이리하여 NOT 회로(43)의 출력은 하이로 되므로, 게이트(37) 및 AND 게이트(42)는 엔에이블되고, 게이트(36)은 디스에이블된다. 수평 펄스 패턴 HP의 펄스쌍(72 및 73)은 게이트(37)을 통해 익스클루시브 OR 게이트(38)에 통과되므로, 플립 플롭(39)가 펄스(95 및 96)을 생성한다.
시간 t5에서, EOH 펄스(53)은 디텍터(33)에 의해 생성된다. AND 게이트(42)가 엔에이블되기 때문에, 플립 플롭(41)이 상태를 하이에서 로우 출력 상태로 변화하게 하는 펄스(61)을 생성한다. 시간 t2와 t5사이의 기간은 수직 블랭킹 기간을 정한다.
시간 t6에서 SOH 펄스(54)에 응답하여, 플립 플롭(41)은 상태를 로우에서 하이 출럭 상태로 변화시키고, 시간 t7에서 EOH 펄스(55)에 응답하여 하이에서 로우 상태로 변화시킨다. 시간 t6과 t7사이의 기간은 수평 블랭킹 기간을 정한다.
수평 및 수직 블랭킹 기간 동안에 필드 메모리(12)가 디스에이블된다는 것을 알 수 있다. 수평 블랭킹 기간 동안에, 게이트(16)은 플립 플롭(39)의 출력에서의 레벨 데이터 선택 신호가 하이일 대 페데스탈 레벨 데이터를 레지스터(14)에서 D/A 변환기(13)으로 통과시키거나 또는 레벨 데이터 선택 신호가 로우일 때 동기 레벨 데이터를 레지스터(15)에서 D/A 변환기로 통과시키도록 엔에이블되는데, 여기에서 라인 기간에 대한 복합 컬러 텔레비젼 신호의 파형은 제4도에 도시된 바와 같이 묘사된다. 페데스탈 및 동기 레벨 데이터는 필드 메모리(12)에서 독출된 디지탈 화상 정보로 멀티플렉스되고 도시되지 않은 외부 회로로 전달하기 위해 D/A 변환기(13)에 의해 아날로그 형태로 변환된다. 제4도에 도시된 바와 같이, 필드 메모리(12)는 각각의 수평 블랭킹 기간의 개시 시간 t0으로부터 안전 시간 마진 다음의 시간 t1에 디스에이블되고, 안전 시간 마진을 고려하여 화상 정보의 개시 시간 t3보다 빠른 t2시간 에서 다시 엔에이블된다.
제5도에 도시된 바와 같이, 필드 메모리(12)는 각각의 수직 블랭킹 기간의 개시 시간 t0으로부터 안전 시간 마진 다음의 시간 t1에 디스에이블되고, 안전 시간 마진을 고려하여 화상 정보의 개시 시간 t3보다 빠른 시간 t2에서 다시 엔에이블된다.
상술된 바와 같이 필드 메모리를 디스에이블함으로써, 120 시스템 클럭 펄스에 상당하는 펄스가 각각의 수평 라인 기간 동안 감소될 수 있고, 각각의 수직 블랭킹 기간동안 최소한 20 라인이 감소된다. 그러므로, 필드 메모리에 필요한 용량은 1,529,440 비트이고, 이것은 현재의 메모리 용량 1,907,360(=910 ×262 ×8) 비트에 비해 약 20 퍼센트의 감소를 나타낸다.
메모리 크기 감소에 대하여 설명되었지만, 본 발명은 현재의 판독/기록 기술을 사용하여 동일한 메모리 공간으로 가능한 것보다 더 많은 비디오 정보를 저장하기 위해 메모리 공간의 효율적인 활용을 달성하는데 사용될 수 있다.
제6도는 본 발명의 제2 실시예를 도시한 것으로, 복합 컬러 비디오 신호는 A/D 변환기(10-1, 10-2 및 10-3)에 각각 공급되는 휘도(Y 신호), R-Y 및 B-Y 색차 신호로 나누어진다. 시스템 클럭 소오스(11-1)은 서브캐리어 주파수 fsc의 4배(4fsc)로 시스템 클럭을 공급한다. 이 클럭 속도는 클럭 속도 fsc/2를 생성하기위해 주파수 분할기(11-2)에 의해 계수 8로 나누어진다. A/D 변환기(10-1)은 시스템 클럭 속도 4fsc에서 구동된다. 색차 신호의 대역폭이 휘도 신호의 대역폭보다 좁기 때문에, A/D 변환기(10-2 및 10-3)의 출력은 이들이 4fsc속도로 2비트 폭 직렬 데이터로 변환되어 A/D 변환기(10-1)로부터의 8비트 Y 신호와 결합되는 병렬/직렬 변환기(25)에 공급되고, 10 비트 폭 병렬 데이터로서 필드 메모리(26)에 공급된다. 제1 실시예에서와 같이, 필드 메모리(26)은 4fsc시스템 클럭 및 리셋 펄스가 공급되고 제어기(24)로부터의 메모리 데이터 선택 신호에 응답하여 엔에이블된다.
필드 메모리(26)으로부터 8 비트 휘도 신호는 이 휘도 신호가 색차 신호와 위상이 얼라인되도록 지연을 도입하기 위해 시스템 클럭 속도로 구동되는 위상 얼라인먼트 회로(28)에 공급된다. 위상 얼라인먼트 회로(28)의 출력은 4fsc시스템 클럭으로 구동되는 D/A 변환기(13-1)에 인가된다. 2 비트 폭 색차 신호는 이들을 8 비트 R-Y 신호 및 8비트 B-Y 신호로 변환하기 위해 시스템 클럭으로 구동되는 직렬/병렬 변환기(27)에 공급된다. 직렬/병렬 변환기(27)의 출력은 각각 D/A 변환기(13-2 및 13-3)에 공급되고, 이들의 각각은 원래의 색차 신호를 회복하기 위해 fsc/2 클럭 속도로 구동된다. 게이트(16)의 8 비트 출력은 D/A 변환기(13-1, 13-2 및 13-3)의 각각의 입력에 결합된다.

Claims (13)

  1. 비디오 프로세서에 있어서, 필드 메모리(12, 26), 및 인입 복합 비디오 신호의 필드 화상 정보가 배타적으로 외부 회로 내의 필드 메모리 내에 저장되고 이 필드 메모리에서 독출되도록, 인입 복합 비디오 신호의 블랭킹 기간을 검출하여 상기 블랭킹 기간 동안에 상기 필드 메모리의 판독/기록 동작을 디스에이블하고 그밖의 다른 시간에 상기 메모리의 판독/기록 동작을 엔에이블하는 수단(20-24)를 포함하는 것을 특징으로 하는 비디오 프로세서.
  2. 제1항에 있어서, 상기 필드 메모리(12)는 인입 복합 비디오 신호의 각각의 필드 내에 포함된 모든 정보를 저장하는데 필요로 되었던 것보다 작은 메모리 크기를 갖는 것을 특징으로 하는 비디오 프로세서.
  3. 제1항에 있어서, 메모리가 디스에이블될 때 페데스탈 레벨 신호를 동기화 레벨 신호와 교로로 멀티플렉스하여, 멀티플렉스된 신호를 상기 외부 회로에 공급하는 수단(15, 16, 18)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  4. 비디오 프로세서에 있어서, 시스템 클럭 펄스를 생성하기 위한 시스템 클럭 소오스(11), 시스템 클럭 펄스에 응답하여 아날로그 복합 비디오 신호를 디지탈 비트 시퀀스로 변환하기 위한 아날로그/디지탈 변환기(10), 메모리(12), 상기 아날로그 복합 비디오 신호로부터 수평 동기 펄스 및 수직 동기 펄스를 생성하기 위한 분리기 수단(20), 상기 비디오 신호의 필드 화상 정보가 배타적으로 메모리 내에 저장되고 이 메모리에서 독출되도록, 수평 블랭킹 기간 및 수직 블랭킹 기간을 검출하여 상기 수평 및 수직 블랭킹 기간 동안에 상기 메모리의 판독/기록 동작을 디스에이블하고 그밖의 다른 시간에 상기 메모리의 판독/기록 동작을 엔에이블하기 위해 상기 시스템 클럭 펄스 및 상기 수평 및 수직 동기 펄스에 응답하는 제어 수단(21 - 24), 및 상기 시스템 클럭 펄스에 응답하여 메모리로부터의 화상 정보를 아날로그 형태로 변환하기 위한 디지탈/아날로그 변환기(13)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  5. 제4항에 있어서, 사어기 메모리(12)는 인입 복합 비디오 신호의 각각의 필드 내에 포함된 정보를 저장하는데 필요로 되었던 것보다 작은 메모리 크기를 갖는 것을 특징으로 하는 비디오 프로세서.
  6. 제4항에 있어서, 상기 시스템 클럭 펄스에 응답하여 상기 메모리에 대한 판독/기록 어드레스를 발생시키기 위한 어드레스 카운터(12B), 및 상기 시스템 클럭 펄스를 카운트하여 시스템 클럭 펄스가 소정의 배수로 카운트될 때 상기 어드레스 카운터를 초기값으로 리셋하기 위한 카운터(23)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  7. 제4항에 있어서, 메모리가 디스에이블될 때 디지탈 페대스탈 레벨 신호 및 디지탈 동기화 레벨 신호를 교호로 멀티플렉스하여, 멀티플렉스된 신호를 상기 디지탈/아날로그 변환기(13)에 공급하는 수단(15, 16, 18)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  8. 제7항에 있어서, 상기 제어 수단(21 - 24)는 상기 시스템 클럭 펄스를 카운트하여 상기 화상 신호의 각각의 수평 라인의 기준 위치에 관련하여 시스템 클럭 펄스의 타이밍 위치를 나타내는 출력 신호를 생성하고 클럭 카운터가 소정의 값으로 증가될 때 캐리 신호를 생성하기 위해 상기 수평 동기 펄스에 의해 리셋되도록 배열된 클럭 카운터(21), 상기 캐리 신호를 카운터하여 상기 화상 신호의 필드의 기준 위치에 관련하여 각각의 수평 라인의 위치를 나타내는 출력 신호를 생성하기 위해 상기 수직 동기 펄스에 의해 리셋되도록 배열된 라인 카운터(22, 23), 다수의 라인 기간동안 소정의 펄스 패턴을 생성하기 위해 상기 클럭 및 라인 카운터(21, 22, 23)의 출력 신호에 응답하는 수직 동기 디코더(30), 소정의 펄스 패터을 생성하기 위해 사기 클럭 카우터(21)의 출력 신호에 응답하는 수평 동기 디코더(31), 수평 동기화의 개시를 검출하여 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 개시(start-of-horizontal-sync) 디텍터(32), 수평 동기화의 종료를 검출하여 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 종료(end-of-horizontal-sync) 디텍터(33), 수직 동기화의 개시를 검출하여 출력 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 수직 동기 개시(start-of-vertical-sync) 디텍터(34), 수직 동기화의 종료를 검출하여 출력 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 수직 동기 종료(end-of-vertical-sync) 디텍터(35), 및 상기 수평 블랭킹 기간 및 수직 블랭킹 기간을 정하는 제1 펄스 시퀀스, 및 정해진 수평 블랭킹 기간 동안에 수평 동기 디코더(31)에 의해 생성된 패턴의 펄스에 대응하고 정해진 수직 블랭킹 기간 동안에 수직 동기 디코더(30)에 의해 생성된 패턴의 펄스에 대응하는 에지를 갖고 있는 제2 펄스 시퀀스를 생성하기 위해 수평 동기 개시 디텍터, 수평 동기 종료 디텍터, 수직 동기 개시 디텍터 및 수직 동기 종료 디텍터의 출력 펄스에 응답하는 논리 회로(36 - 45)를 포함하고, 상기 제1 펄스 시퀀스가 논리 레벨에 따라 상기 메모리를 엔에이블 및 디스에이블하고, 메모리가 디스에이블될 때 상기 제1 및 제2 펄스 시퀀스가 페데스탈 레벨 데이터 및 동기 레벨 데이터를 교호로 멀티프러렉스하기 위해 상기 멀티플랙서 수단(15, 16, 18)에 공급되는 것을 특징으로 하는 비디오 프로세서.
  9. 비디오 프로세서에 있어서, 제1 클럭 펄스를 시스템 클럭 속도로 생성하고, 제2 클럭 펄스를 시스템 클럭 속도의 인테그랄 서브멀티플(intergral submultiple)과 동일한 속도로 생성하기 위한 수단(11-1, 11-2), 제1 클럭 펄스에 응답하여 아날로그 휘도(Y) 신호를 변환하기 위한 제1 아날로그/디지탈 변환기(10-1), 제2 클럭 펄스에 응답하여 아날로그 R-Y 색차 시니호 및 아날로그 B-Y 색차 신호를 각각 딪탈 R-Y 색차 신호로 변환하기 위한 제2 및 제3 아날로그/디지탈 변환기(10-2, 10-3), 디지탈 R-Y 색차 신호 및 디지탈 B-Y 색차 신호를 상기 제1 아날로그/디지탈 변환기의 출력과 동일한 속도를 갖는 한쌍의 비트 직렬 신호로 변환하기 위한 병렬/직렬 변환기(25), 메모리(26), 상기 아날로그 복합 비디오 신호로부터 수평 동기 펄스 및 수직 동기 펄스를 생성하기 위한 동기 분리기 수단(20), 상기 비디오 신호의 필드 화상 정보 및 병렬/직렬 변환기로부터의 한쌍의 비트 직렬 신호가 배타적으로 메모리 내에 저장되고 이 메모리에서 독출되도록, 수평 블랭킹 기간 및 수직 블랭킹 기간을 검출하여 상기 수평 및 수직 블랭킹 기간 동안에 상기 메모리의 판독/기록 동작을 디스에이블하고 그밖의 다른 시간에 상기 메모리의 판독/기록 동작을 엔에이블하기 위해 상기 제1 클럭 펄스 및 상기 수평 및 수직 동기 펄스에 응답하는 제어 수단(21 - 24), 상기 제1 클럭 펄스에 응답하여 메모리로부터의 화상 정보를 변환하기 위한 제1 디지탈/아날로그 변환기(13-1), 한쌍의 저장된 비트 직렬 신호를 한쌍의 비트 병렬 신호로 변환하기 위한 직렬/병렬 변환기(27), 및 상기 제2 클럭 펄스에 응답하여 직렬/병렬 변환기로부터의 비트 병렬 신호를 아날로그 형태로 각각 변환하기 위한 제2 및 제3 디지탈/아날로그 변환기(13-2, 13-3)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  10. 제9항에 있어서, 상기 시스템 클럭 펄스에 응답하여 상기 메모리에 대한 판독/기록 어드레스를 발생시키기 위한 어드레스 카운터(12B), 및 상기 시스템 클럭 펄스를 카운터하여 시스템 클럭 펄스가 소정의 배수로 카운트될 때 상기 어드레스 카운터를 초기값으로 리셋하기 위한 리셋 카운터(23)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  11. 제9항에 있어서, 상기 메모리(26)에서 독출된 화상 정보와, 상기 직렬/병렬 변환기(27)로부터의 비트 병렬 신호 사이에 위상 얼라인먼트를 제공하기 위한 수단(28)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  12. 제9항에 있어서, 메모리가 디스에이블될 때 디지탈 페데스탈 레벨 신호 및 디지탈 동기화 레벨 신호를 교호로 멀티플렉스하여, 멀티플렉스된 신호를 상기 디지탈/아날로그 변환기(13-1, 13-2, 13-3)에 공급하기 위한 수단(15, 16, 18)을 더 포함하는 것을 특징으로 하는 비디오 프로세서.
  13. 제12항에 있어서, 상기 제어 수단(21 - 24)는 상기 시스템 클럭 펄스를 카운터하여 상기 화상 신호의 각각의 수평 라인의 기준 위치에 관련하여 시스템 클럭 펄스의 타이밍 위치를 나타내는 출력 신호를 생성하고 클럭 카운터가 소정의 값으로 증가될 때 캐리 신호를 생성하기 위해 상기 수평 동기 펄스에 의해 리셋되도록 배열된 클럭 카운터(21), 상기 캐리 신호를 카운트하여 상기 화상 신호의 필드의 기준 위치에 관련하여 각각의 수평 라인의 위치를 나타내는 출력 신호를 생성하기 위해 상기 수직 동기 펄스에 의해 리셋되도록 라인 카운터(22, 23), 다수의 라인 기간동안 소정의 펄스 패턴을 생성하기 위해 상기 클럭 및 라인 카운터(21, 22, 23)의 출력 신호에 응답하는 수직 동기 디코터(30), 소정의 펄스 패턴을 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 디코더(31), 수평 동기화의 개시를 검출하여 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 개시 디텍터(32), 수평 동기화의 종료를 검출하여 출력 펄스를 생성하기 위해 상기 클럭 카운터(21)의 출력 신호에 응답하는 수평 동기 종료 디텍터(33), 수직 동기화의 개시를 검출하여 출력 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 수직 동기 개시 디텍터(34), 수직 동기화의 종료를 검출하여 출력 펄스를 생성하기 위해 상기 라인 카운터(23)의 출력 신호에 응답하는 수직 동기 종료 디텍터(35), 및 상기 수평 블랭킹 기간 및 상기 수직 블랭킹 기간을 정하는 제1 펄스 시퀀스, 및 정해진 수평 블랭킹 기간 동안에 수평 동기 디코더(31)에 의해 생성된 패턴의 펄스에 대응하고 정해진 수직 블랭킹 기간 동안에 수직 동기 디코터(30)에 의해 생성된 패턴의 펄스에 대응하는 에지를 갖고 있는 제2 펄스 시퀀스를 생성하기 위해 수평 동기 개시 디텍터, 수평 동기 종료 디텍터, 수직 동기 개시 디텍터 및 수직 동기 종료 디텍터의 출력 펄스에 등답하는 논리 회로(36 - 45)를 포함하고, 상기 제1 펄스 스팍스가 논리 레벨에 따라 상기 메모리를 엔에이블 및 디스에이블하고, 메모리(26)이 디스에이블될 때 상기 제1 및 제2 펄스 시퀀스가 페데스탈 레벨 데이터 및 동기 레벨 데이터를 교호로 멀티플렉스하기 위해 상기 멀티플렉서수단(15, 16, 18)에 공급되는 것을 특징으로 하는 비디오 프로세서.
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