CN1266942C - 图像处理装置 - Google Patents

Abstract

一种图像处理装置，包括：进行图像数据的输入输出的图像输入输出单元；存储图像数据以及代码数据的存储器；输出矩形访问地址所必需的设定信息的处理器单元，它具有对上述存储器中的数据进行编码或解码的编码/解码单元；发生上述矩形访问地址，且发生水平结束信号和垂直结束信号的地址发生单元；用于保持各种发生矩形访问地址所必需的设定信息的设定信息保持单元；具有水平和垂直位置管理单元的地址控制单元，它还具有根据上述各信息以及上述水平和垂直结束信号而生成动作允许信号的单元，根据该动作允许信号控制地址发生单元的动作以及停止；以及根据由地址发生单元发生的矩形访问地址控制存储器的写入或读出的存储器控制单元。

Description

图像处理装置

本申请是1999年12月13日提交的、申请号为99814598.X、发明名称为“图像处理方法以及图像处理装置”的国际申请的分案申请。

技术领域

本发明属于用可进行程序控制的处理器等进行图像数据的编码/解码处理的图像处理技术领域，涉及具备在两个以上的存储器之间进行数据传送时，发生对于存储器的访问地址的地址发生器，并且能够进行地址控制使得在访问了存储在存储器中的有效图像数据的区域以外的图像数据时有如访问有效图像数据区的图像数据的图像处理装置。

背景技术

近年来，对于电视电话和电视会议系统等利用图像通信的系统的关心程度正在高涨，一般，由于在该系统中利用的通信线路的传输速度低，在巨大的图像数据的传输等方面图像的编码/解码技术是必不可少的，实际上至今为止提出了各种编码/解码方式。另外，在这样的状况中，作为用可进行程序控制的处理器进行图像的编码/解码处理的图像处理装置，要求提供通过进行控制的程序的交换，能够柔性地对应各种编码/解码方式的图像处理装置。以下，参照图13说明用可进行程序控制的处理器进行编码/解码处理的以往的图像处理装置。

图13是示出以往的图像处理装置的结构图。该图像处理装置如图13所示，具备把输入图象以及显示图像进行输入输出的图像输入输出单元1300，存储图像数据和代码数据的外部存储器1302，根据程序控制进行动作的处理器单元1303，进行上述图像输入输出单元1300或者处理器单元1303与外部存储器1302的数据传送，即直接存储器访问(Direct Memory Access，以下称为「DMA」)的DMA总线1301以及控制上述图像输入输出单元1300或者上述处理器单元1303与上述外部存储器1302的数据传送的DMA控制单元1305。

上述处理器单元1303具备把存储在上述外部存储器1302中的图像数据进行编码/解码的编码/解码单元1304。

上述DMA控制单元1305具备保持为了发生对上述外部存储器1302的访问地址所需要的设定信息的DMA设定保存单元1306，根据上述DMA设定保持单元1306的设定信息发生对上述外部存储器1302的矩形访问地址的二维地址发生单元1307以及控制对于在上述二维地址发生单元1307中发生的对上述外部存储器1302的访问地址的读出或者写入的DRAM控制单元1308。

使用图13以及图14对以上那样构成的图像处理装置简单地说明其动作。

首先，如果输入图象输入到图像输入输出单元1300，则图像输入输出单元1300把该输入图象分辨率变换为成为编码对象的图像尺寸以后，根据DMA控制单元1305的控制，经过DMA总线1301，传送到外部存储器1302。该分辨率变换后的编码对象图像尺寸例如使用水平176像素×垂直144像素(QIF)或者水平352像素×垂直288像素(CIF)等。处理器单元1303把存储在上述外部存储器1302中的上述编码对象图像分割为例如水平16像素×垂直16像素或者水平8像素×垂直8像素的矩形区取入到编码/解码单元1304中，编码处理后的结果，使其编码数据存储在上述外部存储器1302中。在从外部存储器1302把编码对象图像在处理器单元1303的编码/解码单元1304中进行DMA时，如果处理器单元1303设定用于在DMA设定保持单元1306中发生矩形访问地址的设定信息，则二维地址发生单元1307使用上述设定信息，发生存储上述矩形区的数据的外部存储器1302的地址。另外，发生该矩形访问地址的二维地址发生单元1307由日本特开平4-218847的结构实现。即，该二维地址发生器1307除去写入实际上使用的地址值的累加寄存器以外，具有在各个方向独立的第1到第N累加寄存器，构成为使得在扫描方向变化时的地址计算中对于对应于扫描方向的累加寄存器增加其扫描方向的增量数据计算地址值。如此，N个累加寄存器由于对各个扫描方向直到以下成为相同的扫描方向为止，保持前面对于其扫描方向进行的地址计算的结果，因此在每次扫描方向改变时在累加寄存器中不需要计算起始地址，能够连续地访问多维地址区中的一部分多维地址区的多维数据。

另外，对于解码处理，把存储在外部存储器1302中的从其它的图像处理装置传送来的编码数据在处理器单元1303的编码/解码单元1304中进行DMA，以上述矩形区单位进行解码，把该被解码了的图像数据存储在外部存储器1302中。

图14示出存储在外部存储器1302中的图像数据的形式。在图14中，1400是从图像输入输出单元1300向外部存储器1302的进行了DMA的像素数据，圆内的数字中，上表示水平方向的像素位置，下表示垂直方向的像素位置。1401是从上述图像输入单元1300向外部存储器1302进行DMA的有效图像数据区，这种情况下，示出水平176像素，垂直144像素。1402是把上述有效图像数据区1401的左上角的像素数据(0，0)复制了的第1像素数据扩展区，1403是把上述有效图像数据区1401的右上角的像素数据(0，175)复制了的第2像素数据扩展区，1404是把上述有效图像数据区1401的右下角的像素数据(143，175)复制了的第3像素数据扩展区，1405是把上述有效图像数据区1401的左下角的像素数据(143，0)复制了的第4像素数据扩展区，1406是把上述有效图像数据区1401的上端像素数据列复制了的第5像素数据扩展区，1407是把上述有效图像数据区1401的右端像素数据列复制了的第6像素数据扩展区，1408是把上述有效图像数据区1401的下端像素数据列复制了的第7像素数据扩展区，1409是把上述有效图像数据区1401的左端像素数据列复制了的第8像素数据扩展区。

而面向电子会议系统的编码方式的国际标准之一，有ITU-T推荐H.263方式。在H.263方式中，为了提高编码效率，准备选择模式，其中之一是无限制运动矢量模式。对于该模式，记载在日本社团法人电信电话技术委员会发行的「TTC标准JT-H263低比特率通信用视频编码方式」中。如果简单地进行说明，则是使用了表示跑出到有效图像数据区以外的物体的运动矢量的运动补偿功能，已知对于分辨率低的图像或者用移动照相机摄影的图像等将提高编码效率。

其次，说明在上述以往的图像处理装置中，生成有效图像数据区1401以外的扩展区1402～1409的顺序。如果从图13的图象输入输出单元1300在外部存储器1302中把输入图象进行DMA，则首先，在外部存储器1302中存储在图14的有效图像数据区1401中。然后，图13的处理器单元1303把存储在外部存储器1302中的有效图像数据区1401边缘的像素数据复制到图14的扩展区1402～1409。而且，实行使用了上述无限制运动矢量模式的编码处理。这样，生成有效图像数据区1401以外的扩展区1402～1409。

然而，在上述以往的图像处理装置的结构中，在开始无限制运动矢量模式的编码处理之前，由于由处理器单元1303预先在外部存储器1302中生成扩展区1402～1409，因此在外部存储器1302中就必须具有与该扩展区1402～1409相当的存储容量，从而存在着导致增加外部存储器1302的容量这样的问题。

另外，由于处理器单元1303生成扩展区1402～1409，因此存在增加处理器单元1303的处理负荷，需要增多编码处理时间这样的问题。

发明内容

本发明是鉴于以上各点而产生的，其目的在于提供在外部存储器与处理器单元之间的数据传送中防止外部存储器所需容量的增加、而且能够减轻处理器单元的处理负荷的图像处理装置。

本发明提供了一种图像处理装置，其特征在于包括：进行图像数据的输入输出的图像输入输出单元；存储图像数据以及代码数据的存储器；处理器单元，用于输出为了发生希望对上述存储器进行访问的访问矩形区的地址的矩形访问地址所必需的设定信息，并且具有对存储在上述存储器中的图像数据进行编码或者解码处理的编码/解码单元；地址发生单元，用于发生对上述存储器的矩形访问地址，而且在上述矩形访问地址的发生过程中，在结束水平方向的地址发生时发生水平结束信号，在结束垂直方向的地址发生时发生垂直结束信号；设定信息保持单元，用于保持水平开始位置信息、水平位置变位信息、水平位置限制值信息、垂直开始位置信息、垂直位置变位信息以及垂直位置限制值信息，作为为了在上述地址发生单元中发生矩形访问地址所必需的来自上述处理器单元的设定信息；地址控制单元，具有根据上述水平开始位置信息和水平位置变位信息管理水平方向的访问位置的水平位置管理单元，以及根据上述垂直开始位置信息和上述垂直位置变位信息管理垂直方向的访问位置的垂直位置管理单元，还具有根据来自上述水平位置管理单元的水平位置信息、来自上述垂直位置管理单元的垂直位置信息、来自上述设定信息保持单元的水平位置限制值信息以及垂直位置限制值信息以及来自上述地址发生单元的上述水平结束信号以及上述垂直结束信号而生成允许上述地址发生单元的动作的动作允许信号的动作允许信号生成单元，根据来自该动作允许信号生成单元的动作允许信号控制上述地址发生单元的动作以及停止；以及存储器控制单元，根据由上述地址发生单元发生的矩形访问地址进行上述存储器的写入或读出的控制。

如果依据本发明，则能够进行控制使得对有效图像数据区外的访问地址成为有效图像数据区边缘的像素数据的地址，由此在外部存储器与处理器单元之间的数据传送中，具有防止外部存储器所需容量的增加，而且能够减轻处理器单元的处理负荷这样的效果。

附图说明

图1是示出本发明实施形态1的图像处理装置的结构的框图。

图2是示出本发明实施形态1的图像处理装置的地址控制单元的结构的框图。

图3是示出本发明实施形态1的保持在DMA设定保持单元中的二维地址发生单元的设定信息的表。

图4是示出本发明实施形态1的保持在DMA设定保持单元的地址控制单元的设定信息的表。

图5是示出本发明实施形态1的扩展逻辑空间的模式图。

图6是示出本发明实施形态1的二维地址发生单元的动作流程的流程图。

图7是示出本发明实施形态1的地址控制单元的动作流程的流程图。

图8是示出本发明实施形态2的图像处理装置的结构的框图。

图9示出了本发明实施形态2的有效图像区和矩形区。

图10用于说明本发明实施形态2的矩形区的逻辑地址与物理地址的对应关系。

第11(a)图示出本发明实施形态2的地址变换表的一部分。

第11(b)图示出本发明实施形态2的地址变换表的一部分。

图12是示出本发明实施形态2的图像处理装置的结构的框图。

图13是示出以往的图像处理装置的结构的框图。

图14是示出以往的图像处理装置中的外部存储器内的图像数据存储形式状态的模式图。

具体实施方式

以下，参照附图说明本发明的实施形态。另外，这里示出的实施形态仅是一个例子，本发明并不限定于该实施形态。

实施形态1

图1示出本发明实施形态1中的图像处理装置的结构。

本发明实施形态1的图像处理装置在图13所示的以往的图像处理装置中，设置了根据DMA设定保持单元106的设定信息，管理包括扩展区在内的扩展逻辑空间的访问位置，生成二维地址发生单元107的动作允许信号的地址控制单元109。另外，在本实施形态1的图像处理装置中，图像输入输出单元100，DMA总线101，外部存储器102，处理器单元103，编码/解码单元104以及DRAM控制单元108分别与图13所示的以往的处理装置中的图像输入输出单元1300，DMA总线1301，外部存储器1302，处理器单元1303，编码/解码单元1304，以及DRAM控制单元1308具有相同的结构。

另外，图2示出上述地址控制单元109的结构。在图2中，200示出图1中的地址控制单元109。

上述地址控制单元109如图2所示，具备水平位置管理单元201，垂直位置管理单元202以及动作允许信号生成单元203。

上述水平位置管理单元201是管理有效图像数据区中把扩展区加在内的扩展逻辑空间内的水平位置的单元。上述垂直位置管理单元202是管理上述扩展逻辑空间的垂直位置的单元。上述动作允许信号发生单元203是根据来自上述水平位置管理单元201的水平位置信息和来自上述垂直位置管理单元202的垂直位置信息，来自上述DMA设定保持单元106的水平地址限制值和垂直地址限制值，来自上述二维地址发生单元107的水平结束信号和垂直结束信号，生成上述二维地址发生单元107的动作允许信号的单元。

图3示出保持在上述DMA设定保持单元106中的二维地址发生单元107的设定信息。在图3中，SA是访问矩形区的起始地址位于有效图像数据区内时的地址值，NX是从上述访问矩形区的水平方向的访问数减1的值，DX是上述访问矩形区的水平方向的地址变位值，NY是从上述访问矩形区的垂直方向的访问数减1的值，DY是上述访问矩形区的垂直方向的地址变位值。

另外，图4示出保持在上述DMA设定保持单元106中的地址控制单元109的设定信息。在图4中，HSA是访问矩形区的扩展逻辑空间中的水平起始地址，HMAX是上述扩展逻辑空间的水平方向的地址限制值，DX是上述访问矩形区的水平方向的地址变位值，与图3的DX相同。VSA是上述访问矩形区的扩展逻辑空间中的垂直起始地址，VMAX是上述扩展逻辑空间中的垂直方向的地址限制值，DV是上述访问矩形区的扩展逻辑空间中的垂直方向的地址变位值。

图5示出对于在上述地址控制单元109管理的扩展逻辑空间，处理器单元103从有效图像数据区外的扩展区把矩形区进行DMA时的情况。在图5中，500是存储在外部存储器102中的有效图像数据区，501是上述有效图像数据区500的左上角的像素数据，作为扩展逻辑空间的坐标取为(0，0)。502是有效图像数据区500的右下角的像素数据，作为扩展逻辑空间的坐标取为(HMAX，VMAX)。503是包括扩展了有效图像数据区500的边缘数据的区域在内的扩展逻辑空间，504是处理器单元103希望从外部存储器102读出的矩形区，505是上述矩形区504的起始地址，是作为地址控制单元109的设定信息而设定的二维起始地址(HAS，VSA)，506是作为二维地址发生单元107的设定信息而设定的起始地址SA。

以下对于以上那样构成的本实施形态1的图像处理装置说明其动作。

图6示出二维地址发生单元107的动作流程。在图6中，600是表示二维地址发生单元107开始了动作的最初一个周期的动作的步骤，601是表示在二维地址发生单元107中发生水平方向的地址时的动作周期的步骤，602是表示在二维地址发生单元107中基于水平方向的地址发生结束更新垂直方向的地址时的动作周期的步骤。另外，作为图6中使用的符号，如在该图中的表中所示那样，AA是二维地址发生单元107中发生的外部存储器102的访问地址，YA是访问矩形区504的垂直方向的初始地址值，即访问矩形区504的水平像素数据列的地址值，CX是表示访问矩形区504的水平方向的访问数的计数值，CY是表示访问矩形区504的垂直方向的访问数的计数值。

首先，处理器单元103对于DMA设定保持单元106，为了发生在外部存储器102希望访问的访问矩形区504的地址，设定SA、NX、DX、NY、DY，或者为了发生扩展逻辑空间地址，设定HSA、HMAX、VSA、VMAX、DV。

于是，在步骤600中，二维地址发生单元107开始初始动作，作为外部存储器102的访问地址AA输出SA，或者，把访问矩形区504的垂直初始地址YA用SA初始化，把访问矩形区504的水平方向访问计数值CX用NX初始化，把访问矩形区504的垂直方向的访问计数值CY用NY初始化。

以后，在步骤601中，二维地址发生单元107根据地址控制单元109输出的动作允许信号的On，Off决定是否更新地址，把其地址输出到DRAM控制单元108。如果来自上述地址控制单元109的动作允许信号是On，则在下一个周期中，把访问地址AA取为前一个的AA+DX的值，从CX减1后，把其访问地址AA输出到DRAM控制单元108。如果来自上述地址控制单元109的动作允许信号是Off，则访问地址AA不更新，仅从CX减1后，把其访问地址AA输出到DRAM控制单元108。而且，判断CX是否为0，如果不是0，则根据动作允许信号的On，Off，持续发生水平方向的访问地址AA。另一方面，如果CX值为0，则结束水平方向的访问地址发生，把水平结束信号置为On。这时，如果垂直方向的访问数CY也是0，则把垂直结束信号置为On，二维地址发生单元107向地址控制单元109输出上述水平结束信号以及垂直结束信号，结束二维地址发生。但是，如果垂直方向的访问数CY不是0，则进入到下一个步骤602。

在步骤602中，如果地址控制单元109的动作允许信号成为On，则访问地址AA以及YA都成为YA+DY，把CX取为NX，把CY进行减1运算，把其访问地址AA输出到DRAM控制单元108。如果地址控制单元109的动作允许信号成为Off，则访问地址AA以及YA都成为YA，CX成为NX，CY进行减1运算，把其访问地址AA输出到DRAM控制单元108。而且再次返回到上述步骤601中的水平方向的地址发生周期。最后，如果在步骤601中的CY成为0，则把垂直结束信号置为On，二维地址发生单元107向地址控制单元109输出上述的水平结束信号以及垂直结束信号，结束二维地址发生。

图7示出地址控制单元109的动作流程。在图7中，700是表示地址控制单元109开始了动作的最初一个周期的动作的步骤，701是表示由地址控制单元109发生扩展逻辑空间的水平方向的地址时的动作周期的步骤，702是表示在二维地址发生单元107中基于水平方向的地址发生结束更新垂直方向的地址时的动作周期的步骤。另外，作为图7中的使用符号，如该图中的表所示那样，AGEN是把二维地址发生单元107的动作置为On，Off的动作允许信号，HP是逻辑扩展空间中的水平访问位置，是由水平位置管理单元201生成的水平地址，VP是扩展逻辑空间中的垂直访问位置，是由垂直位置管理单元202生成的垂直地址，CXEND是来自二维地址发生单元107的水平结束信号，CYEND是来自二维地址发生单元107的垂直结束信号。

地址控制单元109与二维地址发生单元107相联动，根据DMA设定保持单元106的设定值，开始动作。首先，在步骤700中，把水平位置管理单元201的水平地址HP用HSA初始化，把垂直位置管理单元202的垂直地址VP用VSA初始化。而且，如果作为下一个水平位置的HP+DX的值是0以上，而且是HMAX值以下，则把动作允许信号AGEN置为On。如果HP+DX的值是0以上而且不是HMAX以下，则把动作允许信号AGEN置为Off。

其次，在步骤701中，水平地址HP更新为HP+DX的值，如果作为下一个水平位置的值是0以上而且是HMAX值以下，则把动作允许信号AGEN置为On，否则，把动作允许信号置为Off。这时，如果来自二维地址发生单元107的水平结束信号CXEND不是On，则以后更新水平地址HP。如果水平结束信号CXEND是On，则判断垂直结束信号CYEND是否是On，如果是On则地址控制单元109的动作结束。如果垂直结束信号不是On，则进入到下一个步骤702。

在步骤702中，把水平地址HP取为HSA，把垂直地址取为VP+DV。而且，如果作为下一个垂直位置的VP+DV的值是0以上，而且是VMAX值以下，则把动作允许信号AGEN置为On，否则，把动作允许信号AGEN置为Off。而且，再次返回到上述步骤701中的水平地址生成周期，最后如果来自二维地址发生单元107的垂直结束信号CYEND成为On，则地址控制单元109的动作结束。

如以上那样，如果依据本实施形态1，则通过使发生外部存储器102的访问地址的二维地址发生单元107与管理扩展逻辑空间的地址控制单元109联合动作，能够进行控制使得对于有效图像数据区外(505)的访问地址成为有效图像数据区边缘(506)的像素数据的地址。即，本实施形态1的图像处理装置在外部存储器102内仅保持有效图像数据500，在从外部存储器102向处理器单元103传送图像数据之前，如果访问地址是有效图像数据区外，则通过进行控制使得成为表示有效图像数据区的地址，修正数据，由此，防止外部存储器102所需容量的增加，而且还能够减轻处理器单元103处理负荷。

另外，作为本实施形态1的处理器单元103，设置用于发生矩形访问地址所需要的设定信息的部分和编码/解码单元104既可以由程序控制的软件构成，也可以由硬件构成。

另外，本实施形态1的外部存储器102既可以用DRAM构成，也可以用SRAM构成。

另外，本实施形态1的编码/解码单元104既可以进行编码以及解码两种处理，也可以仅进行某一种处理。

实施形态2

图8是示出本发明实施形态2的图像处理装置的结构。

本发明实施形态2的图像处理装置具备进行输入图像以及显示图像的输入输出的图像输入输出单元800，存储图像数据或者代码数据的外部存储器802，对于图像数据或者代码数据进行编码或者解码处理的编码/解码单元803，进行图像输入输出单元800或者编码/解码单元803与外部存储器802的数据传送的DMA总线801。

编码/解码单元803具备数据处理单元804，内部存储器805，控制单元806以及内部存储器控制单元807。

数据处理单元804把图像数据编码或者解码。内部存储器805存储从外部存储器802读入的图像数据。控制单元806对于数据处理单元804输出处理内容和处理时序，另外，对于内部存储器控制单元807输出从内部存储器805传送到数据处理单元804的数据区的起始地址。内部存储器控制单元807控制从内部存储器805向数据处理单元804的数据传送。

内部存储器控制单元807具备根据来自控制单元806的设定信息发生地址的二维地址发生单元808，把从二维地址发生单元808输入的地址变换为内部存储器805的访问地址的地址变换单元809。

图9示出有效图像数据区900，和编码/解码单元803从外部存储器802读入的矩形区901～909。作为有效图像数据区900，例如使用水平176像素×垂直144像素(QCIF)或者水平352像素×垂直288像素(CIF)等。矩形区901～909设定为汇集了9个宏块(水平16像素×垂直16像素)的水平48像素×垂直48像素，或者，取为使得其中心的宏块与例如能够获得QCIF图像的纵向9个×横向11个宏块的方格的某一个一致。另外，区域的一部分也有从有效图像数据区扩展出的矩形区，这是为了在编码/解码单元803中进行无限制矢量模式的编码处理。

根据以上结构，对于有效图像数据区获得矩形区域的图形，例如，有效图像数据区是QCIF图像时，成为99左右，而如果把其99左右的矩形区获取方法根据从有效图像数据区到扩展区的扩展图形进行区别，则成为由图9矩形区901～909所示的9个图形。另外，如上述那样，扩展图形成为9个这一点不依赖于有效图像数据区是否是QCIF图像，这是很明确的。把该9个扩展图形称为EXTPAT，以4比特表示该EXTPAT。即，对于某个矩形区，如果与有效图像数据区900的上下左右的各边的某一条重合，则EXTPAP对应于其边的数字取为1，不重合时取为0。而且，以有效图像数据区900的上下左右的各边的顺序表示其数字的4位的0和1的数字是EXTPAT。例如，对于图9的矩形区域901，EXTPAT成为1010。

图10用于说明内部存储器805的矩形区域(水平48像素×垂直48像素)的逻辑地址(二维)与物理地址(一维)的对应关系。在图10所示的矩形区域1000中，由水平以及垂直坐标以及虚线划分开的正方形的各个区域是宏块(水平16像素×垂直16像素)。逻辑地址由水平逻辑地址HP和垂直逻辑地址VP构成，像素数据1003的地址是(HP，VP)＝(0，0)，水平逻辑地址HP每次向右侧一个像素增加1，垂直逻辑地址VP每次向下侧移动一个像素增加1。从而，水平逻辑地址HP和垂直逻辑地址VP在矩形区域1000中，分别获得从-16到31的值。

另一方面，物理地址AA，矩形区域1000的左上角的像素数据1001的配置是0，每次向右侧移动一个像素增加1，如果到达矩形区域1000的右端，则接着向一个像素大小之下的矩形区域1000的左端，即，像素数据1004的位置移动。从而，像素数据1004的物理地址AA是48，另外，像素数据1002的物理地址AA是2303。以下，对于以上那样构成的本实施形态2的图像处理装置说明其动作。

首先，如果输入图像输入到图像输入输出单元800，则输入输出单元800把该输入图像分辨率变换为成为编码对象的图像尺寸以后，经过DMA总线801传送到外部存储器802。该分辨率变换后的编码对象图像尺寸例如使用水平176像素×垂直144像素(QCIF)或者水平352像素×垂直288像素(CIF)等。编码/解码单元803为了进行无限制矢量模式的编码处理，不仅使用有效图像数据区，还使用扩展区进行编码或者解码处理。为此，编码/解码单元803首先在有效图像数据区中添加了扩展区的逻辑扩展空间中决定作为希望读入的矩形区域的矩形访问区。

编码/解码单元803在希望读入的访问矩形区中，把包含在存储于内部存储器802的有效图像数据区的多个宏块，即有效访问矩形区的图像数据从外部存储器802读入到内部存储器805中。在内部存储器805中，作为存储器内的地址，访问矩形区如果是水平48像素×垂直48像素，则使用从0到2303的物理地址。编码/解码单元803把从外部存储器802读入的有效访问矩形区的图像数据存储在内部存储器805的对应地址上。

在从内部存储器805把编码对象图像或者解码对象图像传送到数据处理单元804时，首先，控制单元806决定传送到数据处理单元804的矩形访问区内的数据处理矩形区，设定用于使内部存储器控制单元807发生数据处理矩形区的访问地址的设定信息。作为其设定信息，是作为起始地址的物理地址AA，水平逻辑地址HP，垂直逻辑地址VP以及EXTPAT。

输入到内部存储器控制单元807的设定信息中，作为起始地址的物理地址AA，水平以及垂直逻辑地址HP、VP输入到二维地址发生单元，作为扩展图形的EXTPAT输入到地址变换单元809。二维地址发生单元808根据输入的起始地址，顺序地发生数据处理矩形区的地址，把其物理地址AA，水平以及垂直逻辑地址VP、VP输出到地址变换单元809。

例如，在数据处理矩形区的大小是水平16像素×垂直16像素的宏块，而且从控制单元806向二维地址发生单元808作为起始地址输入了图10所示的像素数据1005的地址时，在数据处理单元804中进行的编码或者解码处理的数据处理矩形区是宏块1006，二维地址发生单元808从像素数据1005的地址开始，每次向右侧移动一个像素发生地址，如果达到宏块1006的右端，则沿垂直坐标方向移动一个像素返回到宏块1006的左端，另外，边向右侧移动一个像素边发生地址，顺序地发生宏块1006的所有地址。而且，在地址变换单元809中，顺序地输入二维地址发生单元808发生的地址。地址变换单元809根据从二维地址发生单元808输入的物理地址AA，水平以及垂直逻辑地址HP、VP，从控制单元806输入的EXTPAT，输出变换后的物理地址AA’。

在其地址的变换中，地址变换单元809使用表来变换地址。即，由于EXTPAT有9个图形，因此通过保持9个水平48×垂直48像素的矩形区域的地址变换表，能够进行地址变换。

然而，如上述那样，如果保持9个水平48像素×垂直48像素的矩形区域的地址变换表，则其表数据的容量增大。从而，为了减少其表数据的容量，使用通过进行4比特的各比特判定，水平以及垂直逻辑地址HP、VP的判定，变换地址的地址变换表。

第11(a)图以及第11(b)图示出其地址变换表的一部分。

例如，在图9中，由于宏块910以及宏块911是向扩展区的扩展图形，而且宏块910，911分别是矩形区域902，903的左上方宏块，对于宏块的矩形区域的相对位置相同，因此通过使用第11(a)图的表，能够进行地址的变换。另外，图9所示的宏块912，913，914通过使用第11(b)图的表，能够进行地址的变换，可以得到与在有效图像数据区中添加了扩展区时相同的效果。对于其它的区域，通过使用同样的表，能够进行地址的变换。另外，在有效图像区域的地址的变换中，只把输入到地址变换单元809中的物理地址AA输出为变换后的物理地址AA’。

具体地讲，例如图10的矩形区域1000如果假设是图9中所示的矩形区域902，则在像素数据1005的地址成为(HP，VP)＝(-10，-10)，AA＝294时，由于EXTPAT＝1000，因此根据第11(a)图所示的表，成为AA’＝774，而且，地址变换单元809把该变换后的物理地址AA’＝774输出到内部存储器805中。

内部存储器805根据从内部存储器控制单元807输入的物理地址AA’，把其地址的像素数据输出到数据处理单元804。而且，按照宏块顺序地进行基于该二维地址发生单元808的地址发生，由地址变换单元809进行的地址变换，以及从内部存储器805向数据处理单元804的像素数据的传送。

如以上那样，如果依据本实施形态2的图像处理装置，则通过具备发生内部存储器805的访问地址的二维地址发生单元808，使用表把二维地址发生单元发生的地址进行变换的地址变换单元809，能够进行控制使得对有效图像数据区外的访问地址成为有效图像数据区边缘的像素数据的地址。即，在外部存储器802以及内部存储器805中仅保持有效图像数据，在从内部存储器805向数据处理单元804传送图像数据时，如果二维地址发生单元808发生的地址是有效图像数据区外，则通过由地址变换单元809进行变换使得成为有效图像数据区内的地址，能够防止外部存储器802以及内部存储器805所需容量的增加，而且，由于在事前不进行向有效图像数据区的扩展区的扩展，因此可以得到能够减轻用于其扩展处理的负担这样的效果。

进而，在由硬件实现地址的变换时，能够降低编码/解码单元803的软件中的处理负担。另外，在使用了表的地址的变换中由于不需要乘法运算处理，因此由于在硬件中不需要乘法器等，能够实现减小硬件规模。

另外，在本实施形态2中，作为编码/解码单元803的读入矩形区域，特别地说明了水平48像素×垂直48像素的情况，但这仅是一个例子，对于水平48像素×垂直48像素以外的矩形区域，也能够添加使用了EXTPAT和表的扩展区。

另外，在本实施形态2中，作为从编码/解码单元803的内部存储器805向数据处理单元804传送的矩形区域，说明了水平16像素×垂直16像素的宏块的情况，但这只是一个例子，也可以从内部存储器805向数据处理单元804传送水平16像素×垂直16像素的宏块以外的矩形区域的图像数据。

另外，本实施形态2中的编码/解码单元803既能够用基于程序控制的软件构成，也能够用硬件组成。

另外，本实施形态2的外部存储器802以及内部存储器805既可以用DRAM构成，也可以用SRAM构成。

另外，本实施形态2的编码/解码单元既可以进行编码以及解码两种处理，也可以仅进行某一种处理。

另外，在本实施形态2中，在编码/解码单元803的内部数据传送时添加使用了EXTPAT和表的像素数据扩展区，然而，也可以在与实施形态1同样地从外部存储器向处理器单元进行数据传送时，添加使用了与本实施形态2相同的EXTPAT和表的像素数据扩展区。

另外，在本实施形态2中，从外部存储器802向编码/解码单元803的内部存储器805的数据传送如图8所示那样，仅是简单地经过DMA总线801进行，然而，这仅是一个例子，也可以如图12所示那样，在外部存储器802与内部存储器805之间，设置进行外部存储器802与内部存储器805之间的数据传送的控制或者调度管理的处理器单元810，使图像处理装置具备其处理器单元810，可以得到能够进行更高度图像处理的效果。在图12中，811是对于内部存储器812，进行地址的发生或者传送时序控制的存储器控制单元。813是在内部存储器805，812之间的数据传送时经过的总线。另外，内部存储器805，812之间也可以具有数据传送专用总线。

产业上的可利用性

如以上那样，本发明的图像处理方法以及图像处理装置适用于进行基于无限制运动矢量模式的图像数据的编码或者解码的图像处理装置。

Claims (1)

1.一种图像处理装置，其特征在于包括：

进行图像数据的输入输出的图像输入输出单元；

存储图像数据以及代码数据的存储器；

处理器单元，用于输出为了发生希望对上述存储器进行访问的访问矩形区的地址的矩形访问地址所必需的设定信息，并且具有对存储在上述存储器中的图像数据进行编码或者解码处理的编码/解码单元；

地址发生单元，用于发生对上述存储器的矩形访问地址，而且在上述矩形访问地址的发生过程中，在结束水平方向的地址发生时发生水平结束信号，在结束垂直方向的地址发生时发生垂直结束信号；

设定信息保持单元，用于保持水平开始位置信息、水平位置变位信息、水平位置限制值信息、垂直开始位置信息、垂直位置变位信息以及垂直位置限制值信息，作为为了在上述地址发生单元中发生矩形访问地址所必需的来自上述处理器单元的设定信息；

地址控制单元，具有根据上述水平开始位置信息和水平位置变位信息管理水平方向的访问位置的水平位置管理单元，以及根据上述垂直开始位置信息和上述垂直位置变位信息管理垂直方向的访问位置的垂直位置管理单元，还具有根据来自上述水平位置管理单元的水平位置信息、来自上述垂直位置管理单元的垂直位置信息、来自上述设定信息保持单元的水平位置限制值信息以及垂直位置限制值信息以及来自上述地址发生单元的上述水平结束信号以及上述垂直结束信号而生成允许上述地址发生单元的动作的动作允许信号的动作允许信号生成单元，根据来自该动作允许信号生成单元的动作允许信号控制上述地址发生单元的动作以及停止；以及

存储器控制单元，根据由上述地址发生单元发生的矩形访问地址进行上述存储器的写入或读出的控制。

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