CN1632771A - 直接存储访问控制装置和图像处理系统以及传输方法 - Google Patents
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Abstract
本发明公开了一种直接存储访问控制装置。该装置包括：总线接口，用于从系统总线收发数据或信息；控制逻辑单元，用于接收请求处理单元送入的信息，并输出控制信号；请求处理单元，用于处理并响应外部设备发送的直接存储访问请求；数据、地址和控制寄存器单元，用于保存从总线接口获取的数据信息、地址信息和控制信息，并将所保存的信息发送到总线接口；以及宏块信息寄存器单元，用于保存从总线接口获取的宏块信息，并根据控制信号将所保存的宏块信息发送给控制逻辑单元。本发明还包括一种图像数据处理系统以及一种图像数据传输方法。采用本发明进行宏块传输能大大减少系统中断次数，减小系统运行负担，加快宏块的传输速率。
Description
技术领域
本发明涉及图像数据处理领域，尤指采用直接存储访问控制装置对以宏块为单位的图像数据进行传输的方法以及包括直接存储访问控制器的图像数据处理系统。
背景技术
直接存储访问控制装置(DMAC，Direct Memory Access Controller)以其数据传输速率高等优点，被广泛应用于图像数据处理系统等具有大量数据传输需求的领域，来提高整个系统的数据传输效率，保证图像处理的实时性。现有的DMAC结构如图1，包括：总线接口101、控制逻辑单元102、请求处理单元103以及数据、地址和控制寄存器单元104。在上述四个单元的配合工作下，DMAC控制数据从源地址传输到目的地址，但是DMAC每次只能传输具有连续地址的数据块。对于地址不连续的传输任务，DMAC按照地址的连续性分次进行数据传输。
在实际应用中，包含DMAC的图像数据处理系统多用于进行静态图形(image)或动态图像(video)处理。系统将采样获得的图像数据以帧为单位保存在存储器中。然后，系统通过DMAC的操作将图像数据从存储器传输到执行不同的图像处理操作的单元，所述图像处理操作包括：图像变换、图像的增强或复原、图像编码、图像分割等。在数字图像处理中，上述图像处理操作以宏块为基本单位，所以DMAC需要把保存在存储器中以帧为单位的图像转换成以宏块为单位保存到相应的图像处理单元。下面以图为例说明帧和宏块的关系，假设某帧图像有m×n个像素点，其中行大小(row size)为m，列大小(column size)为n，并且设该帧图像在存储器中的起始地址为1；待传输的宏块在帧图像中位于i行j列，且待传输的宏块大小为16×16，则宏块的行大小和列大小均为16，宏块在帧图像中位于图2(a)所示的灰色区域。图2(b)显示的是帧图像在存储器中的地址分布，该帧图像按行存储，其中灰色区保存的是宏块的相应行数据。从灰色区的空间分布可以直观地看出，宏块在存储器的地址不连续。由于图2(b)中的图像数据按行存储，宏块中每行数据保存在地址连续的区域，但行与行之间的地址不连续，所以DMAC每次只能传输一行宏块数据。上述图像数据也可以按列存储，则宏块中每列数据保存在地址连续的区域，DMAC每次可以传输一列宏块数据，此处对按列存储的情况不再赘述。
在图像处理操作中，系统需要分析相邻几帧图像之间的冗余信息，由于该操作计算量很大，由CPU执行该操作会占用系统资源、处理速度慢且功耗大，因此可以添加一个运动估计加速模块，由该硬件模块完成所需的冗余信息分析。在设计图像数据处理系统时，经常采用一个硬件模块代替CPU完成某特定功能。由于采用硬件进行数据处理的速度远大于CPU执行的速度，所以将这类硬件模块称为硬件加速器。硬件加速器以宏块为单位处理图像数据，则DMAC需要以宏块为单位将图像数据从存储器传输到硬件加速器，DMAC完成一个宏块的传输需要经过如下步骤：
1、DMAC收到硬件加速器发出的数据传输请求后，向CPU请求总线控制权；CPU收到DMAC的请求，配置DMAC传输宏块的第一行数据。
CPU对DMAC的配置包括：CPU发送控制信息给DMAC，启动DMAC的数据传输，并将宏块第一行数据的起始地址和数据长度通过系统总线发送到DMAC，同时CPU将总线控制权交予DMAC。
2、DMAC获得总线控制权后，根据宏块第一行数据的起始地址从存储器相应位置取数据，并将宏块第一行数据发送到硬件加速器。
在宏块的第一行数据传输过程中，CPU可以处理系统产生的其它程序。
3、宏块的第一行数据传输结束，DMAC通过控制逻辑单元产生中断请求，将总线控制权交还给CPU。
4、CPU响应DMAC的中断请求，配置DMAC传输宏块的第二行数据。则DMAC通过多次中断CPU的程序执行来获取每次数据传输的起始地址，分十六次完成一个宏块的数据传输。至此，DMAC控制该宏块的传输过程结束。
从上述宏块的传输过程可以看出，DMAC必须重复中断CPU对其它程序的执行，以获得宏块中具有连续地址的数据块地址，才能完成整个宏块的数据传输。然而，频繁地中断CPU的程序执行会给整个系统运行增加额外负担，造成系统内部的总线争用，从而降低数据传输的速率。
发明内容
有鉴于此，本发明的主要目的在于提供一种直接存储访问控制装置，加快宏块的传输速率，减小系统运行负担。
本发明的另一目的在于提供一种图像数据处理系统，提高系统的数据传输效率。
基于上述图像数据处理系统，本发明还提供一种图像数据传输方法，提高宏块的传输速率。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种直接存储访问控制装置，包括：
总线接口，用于从系统总线获取数据或信息，并将数据或信息发送到系统总线；
控制逻辑单元，用于接收请求处理单元送入的信息，并输出控制信号到总线接口，请求处理单元，数据、地址和控制寄存器单元；
请求处理单元，用于处理并响应外部设备发送的直接存储访问请求，并向控制逻辑单元发送请求；
数据、地址和控制寄存器单元，用于保存从总线接口获取的数据信息、地址信息和控制信息，并将所保存的信息发送到总线接口；
其特征在于，该装置还包括：
宏块信息寄存器单元，用于保存从总线接口获取的宏块信息，并根据控制信号将所保存的宏块信息发送给控制逻辑单元。
较佳地，所述宏块信息寄存器单元包括：
宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器、帧图像行大小寄存器和帧图像列大小寄存器，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的行大小和列大小。
较佳地，所述宏块信息寄存器单元包括：
宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器和帧图像行大小寄存器，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的行大小。
较佳地，所述宏块信息寄存器单元包括：
宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器和帧图像列大小寄存器，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的列大小。
一种图像数据处理系统，其特征在于，该系统包括：处理器、硬件加速器、存储器和直接存储访问控制模块，相互间通过系统总线收发数据；
所述直接存储访问控制模块包括：总线接口，控制逻辑单元，数据、地址和控制寄存器单元以及宏块信息寄存器单元；所述宏块信息寄存器单元保存从总线接口获取的宏块信息，并根据控制信号将所保存的宏块信息发送给控制逻辑单元；
处理器将宏块信息通过系统总线发送到直接存储访问控制模块，直接存储访问控制模块计算存储器中的宏块数据地址，并将所述数据地址对应的宏块传输到硬件加速器。
进一步地，所述宏块信息寄存器单元包括：宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器、帧图像行大小寄存器和帧图像列大小寄存器，分别用于保存处理器发送的宏块起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小。
进一步地，所述处理器、硬件加速器、存储器和直接存储访问控制模块集成于同一芯片上。
一种图像数据传输方法，其特征在于，该方法包括以下步骤：
a.处理器将宏块信息发送给直接存储访问控制模块，并将系统总线控制权交给直接存储访问控制模块；
b.直接存储访问控制模块根据宏块信息分次传输具有连续地址的数据，宏块数据传输结束，直接存储访问控制模块释放系统总线控制权。
较佳地，所述宏块数据在存储器中按行存储，则步骤b中直接存储访问控制模块按行分次传输宏块数据。
较佳地，所述宏块信息包括：宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小；则步骤b具体包括：直接存储访问控制模块根据宏块信息分别计算宏块第一行至最后一行数据地址，并根据计算所得的地址分次从存储器的相应位置取宏块数据发送到硬件加速器。
进一步地，所述宏块数据在存储器中按列存储，则步骤b中直接存储访问控制模块按列分次传输宏块数据。
进一步地，所述宏块信息包括：宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小；则步骤b具体包括：直接存储访问控制模块根据宏块信息分别计算宏块第一列至最后一列数据地址，并根据计算所得的地址分次从存储器的相应位置取宏块数据发送到硬件加速器。
由上述技术方案可见，本发明的这种直接存储访问控制装置增加了记录宏块信息的寄存器，使DMAC只需通过所记录的宏块信息计算宏块中具有连续地址的数据块地址，就能根据上述地址从存储器的相应位置取数据传输到硬件加速器。本发明这种DMAC在宏块传输过程中，大大减少系统中断次数，减小系统运行负担，加快宏块的传输速率。本发明还包括利用上述DMAC构成的图像数据处理系统以及基于该系统的图像数据传输方法，所述系统和方法都能在宏块传输过程中加快数据传输的速率。
附图说明
图1为现有技术中DMAC的结构示意图；
图2(a)为现有技术中宏块和帧的相对位置示意图；
图2(b)为现有技术中宏块和帧在存储器中的位置示意图；
图3为本发明一个较佳实施例中DMAC的结构示意图；
图4为本发明中包含DMAC的系统原理图；
图5为本发明中DMAC实现宏块传输的流程图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
如图3所示，本发明一个较佳实施例所提供的DMAC包括：总线接口301，控制逻辑单元302，请求处理单元303，数据、地址和控制寄存器单元304以及宏块信息寄存器单元305。
其中，总线接口301负责收发数据或信息到系统总线，并处理系统总线的时序逻辑。处理器发送给DMAC的数据、地址信息和控制信息都是通过总线接口301送入数据、地址和控制寄存器单元304，而数据、地址和控制寄存器单元304也通过总线接口301向系统总线发送数据和信息。
控制逻辑单元302从数据、地址和控制寄存器单元304中读入控制信息，且接收从请求处理单元303送入的DMA请求，并通过控制信号对总线接口301、请求处理单元303以及数据、地址和控制寄存器单元304执行控制操作，同时产生中断请求。
请求处理单元303负责处理外部设备，比如硬件加速器等，向DMAC发出的DMA请求，并做出DMA响应。
数据、地址和控制寄存器单元304包括：数据寄存器、地址寄存器和控制寄存器这三类寄存器。其中，数据寄存器用于暂时存储从源地址取回的数据，并等待将该数据写到目的地址；地址寄存器存储DMA数据传输的源地址和目的地址；控制寄存器存储控制数据和DMA状态信息。上述三类寄存器通过总线接口301实现与图4所示的硬件加速器402、存储器403以及CPU的数据交互。
在本实施例中，宏块信息寄存器单元305包括：宏块起始地址寄存器3051，宏块行大小寄存器3052，宏块列大小寄存器3053，帧图像行大小寄存器3054和帧图像列大小寄存器3055，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的行大小和列大小。本实施例中，将宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小这五个数据的一部分或全部称为宏块信息。进一步地，将表征宏块特征的数据称为宏块信息。
上述宏块信息寄存器单元305从总线接口301获取相应数据，并受控制逻辑单元302的信号控制，将所保存的宏块信息发送给控制逻辑单元302，用于计算宏块每行或每列数据的地址。
下面以图2(a)和图2(b)所示的帧图像和宏块为例，说明控制逻辑单元302计算具有连续地址的数据块地址的操作。如图2(a)所示，某帧图像有m×n个像素点，行大小为m，列大小为n，并且该帧图像在存储器中的起始地址为1；待传输的宏块在帧图像中位于i行j列，且待传输的宏块大小为16×16，所以宏块的起始地址为(i-1)n+j。由于本实施例中假设帧图像按行存储，所以宏块的每行数据在存储器中具有连续地址。
控制逻辑单元302从宏块起始地址寄存器305读取宏块第一行数据的起始地址，并根据宏块的列大小确定该行数据的长度，则宏块第一行数据的地址范围是[(i-1)n+j，(i-1)n+j+15]。
同样，控制逻辑单元302可以根据宏块信息计算出宏块第k行数据的地址范围，k为2，3，...，16。
在图像处理中，宏块大小可以为8×8或16×8等，计算宏块每行数据地址的方法与上述方法相同。
对于帧图像按列存储的情况，可采用类似的方法计算宏块每列数据的地址，此处不再赘述。
本领域技术人员根据上述说明想到的用于计算宏块每行或每列数据地址的方法，或者是对上述说明中的计算方法所做的任何修改、等同替换或改进都应该包括在本说明书内。
实际应用中，可以根据计算宏块中具有连续地址的数据块地址的需要减少上述宏块信息寄存器单元305中的一个或几个寄存器，或者根据需要增加其它表征宏块特征的寄存器。所设置的寄存器不限于图3所示的寄存器3051～3055，或者上述寄存器的组合。本领域技术人员根据本发明想到的通过设置表征宏块特征的寄存器传输宏块的方法均应包括在本说明书内。
基于图3所示的DMAC，本发明的图像数据处理系统如图4所示包括：处理器401、硬件加速器402、存储器403和直接存储访问控制器404，四个单元相互间通过系统总线收发数据。
该图像数据处理系统在进行宏块传输时，首先由处理器401将宏块信息通过系统总线发送到DMAC 404。
上述宏块信息包括宏块起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小，分别保存在DMAC的宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器、帧图像行大小寄存器和帧图像列大小寄存器中。
DMAC根据宏块信息计算出宏块每行或每列数据的地址，根据地址将存储器中的宏块数据传输到硬件加速器402。
本实施例中的图像数据处理系统可以采用集成工艺做成系统芯片，因为系统芯片内部的计算和通信远比外部设备之间的相应操作高效。
本发明还提供一个如图6所示的图像数据传输方法，可以但不限于应用在图4所示的图像数据处理系统中，该方法包括以下步骤：
步骤501：DMAC收到硬件加速器发出的数据传输请求后，向CPU请求总线控制权；CPU收到DMAC的请求，配置DMAC传输宏块数据，并通过系统总线向DMAC发送宏块信息。
其中，CPU配置DMAC传输宏块数据包括以下操作：CPU发送控制信息给DMAC，启动DMAC的数据传输；同时，CPU将总线控制权交予DMAC。
本实施例中，CPU发送给DMAC的宏块信息包括：宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小。
CPU可以根据计算具有连续地址的数据块地址的需要，仅将宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小数据中的一部分发送给DMAC。这样，系统中采用的DMAC可以仅为相应的数据设置寄存器。比如：CPU仅将宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小发送给DMAC，则DMAC上仅需设置宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器和帧图像行大小寄存器。再比如：DMAC上仅设置宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器和帧图像列大小寄存器。
步骤502：DMAC获得总线控制权，将待传输的宏块按照地址的连续性分块传输。在宏块数据传输过程中，CPU可以处理系统产生的其它程序。
根据图4所示的图像数据处理系统，假设宏块按行存储，则每行数据地址连续，上述宏块数据的传输过程如下：
首先、DMAC的控制逻辑单元从宏块起始地址寄存器获取宏块第一行数据的地址。
其次、DMAC根据宏块第一行数据的地址到存储器的相应位置取出宏块的第一行数据，并将数据传输到硬件加速器。
接着、DMAC计算宏块第k行数据的地址，并根据计算所得的地址到存储器取出宏块的相应行数据保存到硬件加速器，其中k为2，3，...，16。
DMAC可以根据公式(1)计算宏块第k行数据的地址范围，公式(1)也适用于k＝1的情况。
第k行数据的地址范围＝[(i+k-2)n+j，(i+k-2)n+j+15] (1)
DMAC重复上述取数据和存数据的过程，直至待传输的宏块数据全部保存到硬件加速器。
步骤503：DMAC产生中断请求并将总线控制权交还CPU。CPU响应DMAC的中断请求，停止执行其它程序，并通过DMAC的中断请求判定本次宏块数据传输过程结束。
由上述的实施例可见，本发明的这种直接存储访问控制装置增加了记录宏块信息的寄存器，使宏块传输过程中的系统中断次数大大减少，从而减小系统运行负担，加快宏块的传输速率。
Claims (12)
1、一种直接存储访问控制装置，包括：
总线接口，用于从系统总线获取数据或信息，并将数据或信息发送到系统总线；
控制逻辑单元，用于接收请求处理单元送入的信息，并输出控制信号到总线接口，请求处理单元，数据、地址和控制寄存器单元；
请求处理单元，用于处理并响应外部设备发送的直接存储访问请求，并向控制逻辑单元发送请求；
数据、地址和控制寄存器单元，用于保存从总线接口获取的数据信息、地址信息和控制信息，并将所保存的信息发送到总线接口；
其特征在于，该装置还包括：
宏块信息寄存器单元，用于保存从总线接口获取的宏块信息，并根据控制信号将所保存的宏块信息发送给控制逻辑单元。
2、根据权利要求1所述的装置，其特征在于，所述宏块信息寄存器单元包括：
宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器、帧图像行大小寄存器和帧图像列大小寄存器，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的行大小和列大小。
3、根据权利要求1所述的装置，其特征在于，所述宏块信息寄存器单元包括：
宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器和帧图像行大小寄存器，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的行大小。
4、根据权利要求1所述的装置，其特征在于，所述宏块信息寄存器单元包括：
宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器和帧图像列大小寄存器，分别用于保存待传输宏块的起始地址、宏块行大小、宏块列大小以及待传输宏块所在帧的列大小。
5、一种图像数据处理系统，其特征在于，该系统包括：处理器、硬件加速器、存储器和直接存储访问控制模块，相互间通过系统总线收发数据；
所述直接存储访问控制模块包括：总线接口，控制逻辑单元，数据、地址和控制寄存器单元以及宏块信息寄存器单元；所述宏块信息寄存器单元保存从总线接口获取的宏块信息，并根据控制信号将所保存的宏块信息发送给控制逻辑单元；
处理器将宏块信息通过系统总线发送到直接存储访问控制模块，直接存储访问控制模块计算存储器中的宏块数据地址，并将所述数据地址对应的宏块传输到硬件加速器。
6、根据权利要求5所述的系统，其特征在于，所述宏块信息寄存器单元包括：宏块起始地址寄存器、宏块行大小寄存器、宏块列大小寄存器、帧图像行大小寄存器和帧图像列大小寄存器，分别用于保存处理器发送的宏块起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小。
7、根据权利要求5或6所述的系统，其特征在于，所述处理器、硬件加速器、存储器和直接存储访问控制模块集成于同一芯片上。
8、一种图像数据传输方法，其特征在于，该方法包括以下步骤：
a.处理器将宏块信息发送给直接存储访问控制模块，并将系统总线控制权交给直接存储访问控制模块；
b.直接存储访问控制模块根据宏块信息分次传输具有连续地址的数据，宏块数据传输结束，直接存储访问控制模块释放系统总线控制权。
9、根据权利要求8所述的方法，其特征在于，所述宏块数据在存储器中按行存储，则步骤b中直接存储访问控制模块按行分次传输宏块数据。
10、根据权利要求9所述的方法，其特征在于，所述宏块信息包括：宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小；则步骤b具体包括：直接存储访问控制模块根据宏块信息分别计算宏块第一行至最后一行数据地址，并根据计算所得的地址分次从存储器的相应位置取宏块数据发送到硬件加速器。
11、根据权利要求8所述的方法，其特征在于，所述宏块数据在存储器中按列存储，则步骤b中直接存储访问控制模块按列分次传输宏块数据。
12、根据权利要求11所述的方法，其特征在于，所述宏块信息包括：宏块的起始地址、宏块的行大小、宏块的列大小、帧的行大小和帧的列大小；则步骤b具体包括：直接存储访问控制模块根据宏块信息分别计算宏块第一列至最后一列数据地址，并根据计算所得的地址分次从存储器的相应位置取宏块数据发送到硬件加速器。
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