JP2005051704A

JP2005051704A - 映像信号処理回路

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Publication number: JP2005051704A
Application number: JP2003284064A
Authority: JP
Inventors: Toshiki Tada; 俊樹多田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-07-31
Filing date: 2003-07-31
Publication date: 2005-02-24
Also published as: US20050024533A1; US7295246B2; CN1581963A; CN100358357C

Abstract

【課題】アナログビデオ規格に準じた映像信号データをディジタルビデオフォーマットに変換してディジタル値のプログレッシブデータを得る映像信号処理回路において、アナログプログレッシブ規格とディジタルプログレッシブ規格との両映像表示期間にずれがあっても、ディジタルプログレッシブ規格に準じた映像表示期間の全てに有効な映像データを出力する。
【解決手段】アナログビデオ規格に準じた映像信号データからディジタル値のプログレッシブデータを得る場合、ディジタルプログレッシブ規格の映像表示期間（active期間＝４８６ライン）（例えば第２フィールドの第４０〜第５２５ライン）のうち、アナログプログレッシブ規格の非映像表示期間（例えば第２フィールドの第４０〜第４２ライン）に相当するラインでは、アナログプログレッシブ規格の映像表示期間に入った直後のデータ（第４３ラインのデータ）と同じデータで補間する。
【選択図】図２

Description

本発明は、映像を出力するための画像補間処理が含まれる映像信号処理回路に関するものである。

従来、アナログビデオ規格に準じた映像信号データを用いて、ディジタル規格に準じたディジタルフォーマット変換を行って、ディジタル出力を行うようにした映像信号処理回路が例えば特許文献１に記載される。この映像信号処理回路の構成を図６に示す。

図６に示した映像信号処理回路は、ビデオバッファメモリ１０２と、ビデオバッファメモリ制御部１０３と、アナログ信号処理回路１０４及びディジタル信号処理回路１０５を有する映像信号処理部１０１とで構成される。前記ビデオバッファメモリ１０２は、デコード処理がなされてアナログプログレッシブデータに変換された後の画像データを保存する。また、ビデオバッファメモリ制御部１０３は、出力フォーマットとアナログデータ有効ライン信号とによって、前記ビデオバッファメモリ１０２内の保存データの出力制御を行う。更に、前記アナログ信号処理回路１０４は、前記ビデオバッファメモリ１０２から入力されたアナログビデオ規格に準じた映像信号データをアナログフォーマットに変換してアナログ出力の信号処理を行い、また前記ディジタル信号処理回路１０５は、前記ビデオバッファメモリ１０２から入力されたアナログビデオ規格に準じた映像信号データをディジタルフォーマットに変換してディジタル出力の信号処理を行う。このように、映像信号データをアナログ出力したり、デジタル出力する回路は、例えば特許文献１に開示されている。

特開２００２−３６９１９１号公報

しかしながら、前記従来の構成では、プログレッシブのアナログビデオ規格に準じた映像信号データからディジタルフォーマット変換を行ってディジタル出力としており、このため、プログレッシブのディジタルビデオ規格に定められている映像表示期間全てに映像データを出力することができず、その結果、映像信号表示期間であるにも拘わらず、映像信号データがなく、黒データを出力していた。この原因は、図７に示すアナログビデオ規格（参考：Ｒｅｃ．ＩＴＵ−ＲＢＴ１３５８ ”ＳＴＵＤＩＯＰＡＲＡＭＥＴＥＲＳＯＦ６２５ＡＮＤ５２５ＬＩＮＥＰＲＯＧＲＥＳＳＩＶＥＳＣＡＮＴＥＬＥＶＩＳＩＯＮＳＹＳＴＥＭＳ”）と、図８に示すディジタルビデオ規格（参考：Ｒｅｃ．ＩＴＵ−ＲＢＴ１３６２ ”ＩＮＴＥＲＦＡＣＥＳＦＯＲＤＩＧＩＴＡＬＣＯＭＰＯＮＥＮＴＶＩＤＥＯＳＩＧＮＡＬＳＩＮ５２５−ＡＮＤ６２５−ＬＩＮＥＰＲＯＧＲＥＳＳＩＶＥＳＣＡＮＴＥＬＥＶＩＳＩＯＮＳＹＳＴＥＭＳ”）との間で画像表示期間（アクティブ期間）が相違することによる。

すなわち、アナログビデオ規格のうち、図７（ａ）に示すＮＴＳＣ方式のプログレッシブ規格（アナログ５２５Ｐ規格）では、映像信号表示期間は全てのフィールドが第４３〜第５２５ラインで規格化されているが、ディジタルビデオ規格のうち同図（ｂ）に示すＮＴＳＣ方式のプログレッシブ規格（ディジタル５２５Ｐ規格）では、奇数フィールドが第３９〜次フィールドの第１ラインで規格化され、その偶数フィールドが第４０〜第５２５ラインで規格化されている。また、アナログビデオ規格のうちＰＡＬ方式のプログレッシブ規格（アナログ６２５Ｐ規格）では、図８（ａ）に示すように、映像信号表示期間は全てのフィールドが第４５〜第６２０ラインで規格化されているが、ディジタルビデオ規格のうちＰＡＬ方式のプログレッシブ規格（ディジタル６２５Ｐ規格）では、奇数フィールドが第４５〜第６２０ラインで規格化され、その偶数フィールドが第４６〜第６２１ラインで規格化されている。

そのため、従来のようにアナログビデオ規格に準じた映像データでは、ディジタルフォーマット変換を行う際に、ディジタル５２５Ｐ規格では、奇数フィールドにおいて第３９〜第４２ラインまで、及び最終の第１ラインの計５ライン分が、また偶数フィールドでは、第４０〜第４２ラインまでの計３ライン分の画像データが各々存在しない。その結果、これらの画像データが存在しない期間では、他のブランキング期間（非映像表示期間）と同じ黒データを出力していた。同様に、ディジタル６２５Ｐ規格では、奇数フィールドは一致しているものの、偶数フィールドにおいては第６２１ラインのデータが不足し、存在しないため、映像表示期間であるにも拘わらず黒データを出力している。

従って、従来では、ディジタルビデオ規格に準じたディジタル出力を行い得なかった。

本発明の目的は、アナログビデオ規格に準じた映像信号データからディジタル規格に準じたディジタルフォーマットに変換してディジタル出力する際に、アナログビデオ規格とディジタルビデオ規格との映像表示期間の差異を解決し、ディジタルビデオ規格に準じた映像表示期間中は、必ず、有効な映像信号を出力することにある。

前記の目的を達成するため、本発明では、ビデオバッファメモリからのアナログビデオ規格に準じた映像信号データの出力を、ディジタルビデオ規格の映像表示期間の概念を取り入れて制御することにより、ディジタル信号処理に供されるアナログビデオ規格に準じた映像信号データを適切に補間して、ディジタルビデオ規格に準じたディジタルプログレッシブ信号を得るようにする。

すなわち、請求項１記載の発明の映像信号処理回路は、アナログ映像信号規格に準じた映像信号データを保持するビデオバッファメモリと、前記ビデオバッファメモリから出力されたアナログ映像信号規格に準じた映像信号データをアナログビデオフォーマットに変換してアナログ値のプログレッシブデータを得るアナログ信号処理部とを備えると共に、前記ビデオバッファメモリから出力されたアナログ映像信号規格に準じた映像信号データをディジタルビデオフォーマットに変換してディジタル値のプログレッシブデータを得るディジタル信号処理部と、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力に際し、前記ディジタル信号処理部でのディジタルビデオフォーマットの種類に応じて、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データを補間するように、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御するビデオバッファメモリ制御部とを備えたことを特徴とする。

請求項２記載の発明は、請求項１記載の映像信号処理回路において、前記アナログ信号処理部はアナログ映像表示期間信号を生成し、前記ディジタル信号処理部はディジタル映像表示期間信号を生成し、前記ビデオバッファメモリ制御部は、前記アナログ信号処理部及びディジタル信号処理部からのアナログ映像表示期間信号及びディジタル映像表示期間信号に基づいて、ハードウェアにより、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御することを特徴とする。

請求項３記載の発明は、請求項１記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ディジタル信号処理部でのディジタル映像信号データの現在の処理ラインと、前記ディジタル信号処理部でのディジタルビデオフォーマット及び前記アナログ信号処理部でのアナログビデオフォーマットとに基づいて、ソフトウェアにより、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御することを特徴とする。

請求項４記載の発明は、請求項１記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリから出力されるアナログ映像信号規格に準じた映像信号データが、前記アナログ信号処理部のアナログビデオフォーマット上の非映像表示期間でのデータであるが、前記ディジタル信号処理部のディジタルビデオフォーマット上では映像表示期間中のデータである場合には、前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間することを特徴とする。

請求項５記載の発明は、請求項４記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の映像表示期間に入った直後のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間することを特徴とする。

請求項６記載の発明は、請求項４記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の非映像表示期間に入る直前のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間することを特徴とする。

請求項７記載の発明は、請求項４記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ディジタルビデオフォーマット上での映像表示期間が、前記アナログビデオフォーマット上の非映像表示期間と一致せず、アナログ映像信号規格に準じた映像信号データの上位側に偏ってる場合に、前記ビデオバッファメモリに保持されたアナログ映像信号規格に準じた映像信号データを所定数のライン分その上位側にシフトし、この上位側にシフトされたアナログ映像信号規格に準じた映像信号データを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータをその上位側と下位側とで均等に補間することを特徴とする。

請求項８記載の発明は、請求項７記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリにおいて上位側にシフトされたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の映像表示期間に入った直後のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間することを特徴とする。

請求項９記載の発明は、請求項４記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリにおいて上位側にシフトされたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の非映像表示期間に入る直前のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間することを特徴とする。

請求項１０記載の発明は、請求項１記載の映像信号処理回路において、前記アナログ信号処理部は、前記ビデオバッファメモリから出力され且つ前記ビデオバッファメモリ制御部により補間されたアナログ映像信号規格に準じた映像信号データを受け、前記受けたアナログ映像信号規格に準じた映像信号データのうち、前記アナログビデオフォーマット上での非映像表示期間内のデータをマスクする出力調整機能を有することを特徴とする。

請求項１１記載の発明は、請求項１記載の映像信号処理回路において、前記アナログ信号処理部は、前記ビデオバッファメモリから出力され且つ前記ビデオバッファメモリ制御部により補間されないアナログ映像信号規格に準じた映像信号データを受け、前記ディジタル信号処理部は、前記ビデオバッファメモリから出力され且つ前記ビデオバッファメモリ制御部により補間されたアナログ映像信号規格に準じた映像信号データを受けることを特徴とする。

請求項１２記載の発明は、請求項１記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記補間されたアナログ映像信号規格に準じた映像信号データを所定の複数ライン分同時に出力するように、前記ビデオバッファメモリからのデータ出力を制御するものであり、更に、伝達関数演算回路を備え、前記伝達関数演算回路は、前記ビデオバッファメモリからの複数ライン分のアナログ映像信号規格に準じた映像信号データを受け、この複数ライン分のアナログ映像信号規格に準じた映像信号データについて所定の補間演算を行い、この補間演算されたアナログ映像信号規格に準じた映像信号データが前記ディジタル信号処理部に出力されることを特徴とする。

請求項１３記載の発明は、請求項１２記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の映像表示期間に入った直後から所定の複数ライン分のアナログ映像信号規格に準じた映像信号データを同時に出力することを特徴とする。

請求項１４記載の発明は、請求項１２記載の映像信号処理回路において、前記ビデオバッファメモリ制御部は、前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の非映像表示期間に入る直前から所定の複数ライン分のアナログ映像信号規格に準じた映像信号データを同時に出力することを特徴とする。

以上により、請求項１〜１４記載の発明では、アナログ映像信号規格に準じた映像信号データをディジタル信号処理部においてディジタルビデオフォーマットに変換して、ディジタル値のプログレッシブデータを得るに際しては、ビデオバッファメモリ制御部がビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御して、前記信号処理部でのディジタルビデオフォーマットに良好に対応するように、ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データを補間する。従って、例えば、ディジタルビデオ規格のＮＴＳＣ方式のプログレッシブ規格では、１画面での表示ライン数が奇数フィールドで４８８ライン、偶数フィールドで４８６ラインであるところ、奇数フィールドでは従来の最大４８３ラインに５ラインを補間して、規格通りの４８８ライン分の映像表示が可能になり、偶数フィールドでは従来の最大４８３ラインに３ラインを補間して、規格通りの４８６ライン分の映像表示が可能になる。同様に、ディジタルビデオ規格のＰＡＬ方式のプログレッシブ規格では、１画面での表示ライン数が奇数及び偶数フィールド共に５７６ラインであるところ、偶数フィールドでは従来の５７５ラインに１ラインを補間して、規格通りの５７６ライン分の映像表示が可能になる。

以上説明したように、請求項１〜１４記載の発明の映像信号処理回路によれば、アナログ映像信号規格に準じた映像信号データをディジタルビデオフォーマットに変換してディジタル値のプログレッシブ信号を出力する際に、アナログプログレッシブ規格とディジタルプログレッシブ規格とで映像表示期間が異なっても、ディジタル値のプログレッシブ信号として規格通りの有効ライン数の映像信号を出力することができて、ディジタル規格に準拠した画像表示が可能になる。

以下、本発明の実施の形態を図面に基づいて説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態である映像信号処理回路の構成を示す。

図１において、２０１は映像信号処理部、２０２は、コンテンツから読み込んだ映像信号データをＡ／Ｄ変換して得られたデジタル値のアナログビデオ規格（アナログ映像信号規格）に準じた映像信号データ（以下、アナログビデオ規格に準じた映像信号データという）を保持するビデオバッファメモリ、２０３はビデオバッファメモリ制御部である。前記映像信号処理部２０１には、アナログ信号処理回路（アナログ信号処理部）２０４と、ディジタル信号処理回路（ディジタル信号処理部）２０５とが設けられる。

また、２０６は、前記ディジタル信号処理回路２０５から出力されるビデオバッファメモリ２０２制御用のビデオバッファメモリ制御信号である。このビデオバッファメモリ制御信号２０６は、本実施の形態では、ディジタル信号処理回路２０５の内部によって生成されるディジタルビデオ規格に準じたディジタルプログレッシブ映像表示期間信号（ディジタル映像表示期間信号）である。このディジタルプログレッシブ映像表示期間信号２０６は、ディジタルビデオフォーマットによって図７（ｂ）及び図８（ｂ）に示すような映像表示期間（active 期間）を示す信号である。図７（ｂ）に示した映像表示期間信号は、ＮＴＳＣ方式のプログレッシブ規格での映像表示期間信号であって、奇数フィールドでは第３９ラインから次フィールドの第１ラインまでの４８８ライン、偶数フィールドでは第４０ラインから第５２５ラインまでの４８６ラインである。また、図８（ｂ）に示した映像表示期間信号は、ＰＡＬ方式のプログレッシブ規格での映像表示期間信号であって、奇数フィールドでは第４５ラインから第６２０ラインまでの５７６ライン、偶数フィールドでは第４６ラインから第６２１ラインまでの５７６ラインである。

図１において、ビデオバッファメモリ２０２からは、デコード処理の終了したプログレッシブ画像データがアナログビデオ規格に準じた映像信号データ２０７として出力され、このアナログビデオ規格に準じた映像信号データ２０７は、映像信号処理部２０１のアナログ信号処理回路２０４とディジタル信号処理回路２０５に入力される。

図１におけるビデオバッファメモリ制御部２０３は、前記ディジタル信号処理回路２０５からのビデオバッファメモリ制御信号（ディジタルプログレッシブ映像表示期間信号）２０６を受けて、前記ビデオバッファメモリ２０２がアナログビデオ規格に準じた映像信号データを出力する際に、ディジタル信号処理回路２０５でのディジタルビデオフォーマットが前記ＮＴＳＣ方式のプログレッシブ規格かＰＡＬ方式のプログレッシブ規格かの種類に応じて、有効データとしてアナログビデオ規格に準じた映像信号データを補間するように、ビデオバッファメモリ２０２からのアナログビデオ規格に準じた映像信号データ２０７の出力を制御する。

以下、このアナログビデオ規格に準じた映像信号データの補間について、具体例を挙げて説明する。ビデオバッファメモリ２０２からのアナログビデオ規格に準じた映像信号データ２０７は、図２（ａ）に示すように、ディジタル信号処理回路２０５のディジタルビデオフォーマットがＮＴＳＣ方式のディジタルプログレッシブ規格（ディジタル５２５Ｐ規格）の場合には、ディジタル信号処理部回路２０５に入力される映像信号データ２０７としては、第１フィールドでは第３９〜第４２ラインまでのデータがactive期間内にあるが、図７（ａ）から判るようにＮＴＳＣ方式のアナログプログレッシブ規格（アナログ５２５Ｐ規格）では非active期間（非映像表示期間）である関係上、この第３９〜第４２ラインまでのデータを第４３ラインのデータ（即ち、図７に示したようにアナログ５２５Ｐ規格でのactive期間に入った直後のアナログビデオ規格に準じた映像信号データ２０７と同じデータ）で補間して出力する。更に、次フィールドの第１ラインでも、アナログ５２５Ｐ規格では非active期間である関係上、この第１ラインのデータを第５２５ラインのデータ（（即ち、ディジタル５２５Ｐ規格での非active期間に入る直前のアナログビデオ規格に準じた映像信号データ２０７と同じデータ）で補間したデータを出力する。ここで、括弧で記載したライン番号は実際のライン番号であり、その前の番号が補間されて実際のディジタル出力用のデータとなるライン番号を示している。例えば、５２５Ｐ（４８０Ｐ）規格での第１フィールドの４３（３９）となっている部分は、ディジタル５２５Ｐ規格としては第３９ラインであるが、本実施の形態での補間処理によって第４３ラインの画像データが出力されていることを示す。また、第２フィールドでは第４０〜第４２ラインまでのデータを第４３ラインのデータと同一のデータで補間して出力する。

同様に、ＰＡＬ方式のディジタルプログレッシブ規格（ディジタル６２５Ｐ規格）の場合には、ディジタル信号処理回路２０５に入力するデータを、第１フレームでは第４５〜第６２０ラインまでの有効データとするが、第２フィールドでは、第６２１ラインのデータがＰＡＬ方式のアナログプログレッシブ規格（アナログ６２５Ｐ規格）では非active期間にある関係上、第６２０ラインのデータ（アナログ６２５Ｐ規格での非active期間に入る直前のデータと同一のデータ）で補間したデータを出力する。

このような補間処理によって、ビデオバッファメモリ２０２から出力されるアナログビデオ規格に準じた映像信号データ２０７に対して、ディジタルプログレッシブ規格に示されるactive期間の全てに有効な映像信号データを多重することができる。

以上のビデオバッファメモリ制御部２０３での補間制御、即ち、ビデオバッファメモリ２０２からのアナログビデオ規格に準じた映像信号データ２０７の出力制御は、アナログ信号処理回路２０４がそのアナログビデオフォーマットに応じて生成するアナログ映像表示期間信号（active期間信号）と、前記ディジタル信号処理回路２０５からのディジタル映像表示期間信号２０６に基づいて、ハードウェアにより行われる。

このように、ビデオバッファメモリ２０２からのアナログビデオ規格に準じた映像信号データが補間制御される状況において、前記アナログ信号処理回路２０４では、ビデオバッファメモリ２０２からの補間された映像信号データ２０７を受け、その映像信号データ２０７のうち、自己のアナログビデオフォーマットに基づく非映像表示期間信号（非active期間信号）内に受けた映像信号データをマスクする出力調整機能を有する。一方、ディジタル信号処理回路２０５では、前記補間された映像信号データ２０７を受けてディジタルビデオフォーマットに変換して、ディジタル値のプログレッシブデータを得る。尚、アナログ信号処理回路２０４のみが動作する際には、ビデオバッファメモリ２０２からは補間されないアナログビデオ規格に準じた映像信号データをアナログ信号処理回路２０４に入力するようにすれば、アナログ信号処理回路２０４の構成を簡易にできる。

（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。

図３は本発明の第２の実施の形態を示し、映像信号処理回路の構成は図１と同様であるので、その説明を省略する。

前記第１の実施の形態では、図２（ａ）に示したように、例えばディジタル５２５Ｐ規格における第３９〜第４２ラインのデータを、アナログ５２５Ｐ規格でのactive期間に入った直後のデータ（第４３ライン）で補間したが、本実施の形態では、アナログ５２５Ｐ規格の映像信号データを所定数（例えば１）ライン分だけ上位側にシフトして、図３（ａ）に示すように、第３９〜第４１ラインのデータを、アナログ５２５Ｐ規格のactive期間に入った直後のデータ（第４３ライン）で補間し、第４２〜第５２３ラインのデータをアナログ５２５Ｐ規格での第４４〜第５２５ラインのデータで補間し、第５２４、第５２５ライン及び次フィールドの第１ラインのデータをアナログ５２５Ｐ規格での第５２５ラインのデータで補間して、上位側の第３９〜第４１ライン及び下位側の第５２４〜１ラインの２通りのデータを、アナログ５２５Ｐ規格のactive期間に入った直後のデータ（第４３ライン）とactive期間を出る直前のデータ（第５２５ライン）とで各々３ラインづつ均等に補間したものである。

従って、本実施の形態では、より一層良好な画像が作成できるディジタルプログレッシブデータを得ることが可能である。

（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。

図４は本発明の第３の実施の形態の映像信号処理回路を示す。同図の映像信号処理回路では、ビデオバッファメモリ制御部２０３の機能を一部変更すると共に、伝達関数演算回路３０３が追加される。

すなわち、図４において、ディジタル信号処理回路２０５はディジタルラインカウンタ信号３０４を出力し、ビデオバッファメモリ制御部２０３はこのラインカウンタ信号３０４を受信する。このラインカウンタ信号３０４は、ディジタル信号処理回路２０５が内蔵する垂直ラインカウンタ（図示せず）での現在の処理ラインを示す信号である。

ビデオバッファメモリ制御部２０３は、前記ラインカウンタ信号３０４に基づいて、有効画像データが多重されていないライン、即ち、ディジタル規格では映像表示期間であるがアナログ規格ではブランキング期間（非映像表示期間）であるライン、具体的には、例えば図５（ａ）に示すように、ディジタル５２５Ｐ規格での第１フィールドの第３９〜第４２ライン及び次フィールドの第１ライン、第２フィールドの第４０〜第４２ライン、並びに同図（ｂ）の第２フィールドの第６２１ラインでは、アナログ規格上でactive期間に入った直後の所定数（例えば２）ラインのデータ（即ち、第４３及び第４４ラインのデータ）、又はアナログ規格上でactive期間を出る直前の所定数（例えば２）ラインのデータ（即ち、第５２４及び第５２５ラインのデータ）を多重化して出力するように、前記ディジタル信号処理回路２０５での映像信号データの処理ラインとディジタルビデオフォーマット及びアナログビデオフォーマットとに基づいて、ソフトウエアによってフレキシブルに、前記ビデオバッファメモリ２０２からのアナログビデオ規格に準じた映像信号データ３０１の出力を制御する。

一方、伝達関数演算回路３０３は、前記ビデオバッファメモリ２０２からの映像信号データ３０１を受け、前記所定数（例えば２）ラインのデータが多重化されている場合、例えば、図５（ａ）の第１フィールドの第４２ラインを例に挙げて説明すると、ディジタルラインカウンタ信号３０４が第４２ラインを示している場合には、この第４２ライン目のデータとして、ビデオバッファメモリ２０２から第４３ライン目と第４４ライン目の画像データを多重したデータが伝達関数演算回路３０３に入力された場合には、この伝達関数演算回路３０３は、多重された第４３ライン目のデータと第４４ライン目のデータとを分離し、これらの画像データを使用して所定の補間演算（伝達関数演算）を行って、補間データを生成し、第４２ライン目のディジタル映像信号データ３０２として出力する。

従って、本実施の形態では、ラインの離れた画像データをより精度を増して生成しながら、ディジタルプログレッシブ規格に準じた映像出力を行うことができる。この画像データの精度は、多重化するライン数を増やすことにより一層高くなる。

以上説明したように、本発明は、アナログ映像信号規格に準じた映像信号データをディジタルビデオフォーマットに変換してディジタル値のプログレッシブ信号を出力する際に、ディジタル値のプログレッシブ信号として規格通りの有効ライン数の信号を出力することができて、ディジタル規格に準拠した画像表示が可能になるので、ディジタルプログレッシブ規格の映像信号を処理する映像信号処理回路として有用である。

本発明の第１の実施の形態の映像信号処理回路の構成を示すブロック図である。（ａ）は同映像信号処理回路において、補間されたアナログビデオ規格に準じた映像信号データに基づいてデジタル値に変換されたＮＴＳＣ方式のプログレッシブデータを示す図、（ｂ）は同映像信号処理回路において補間されたアナログビデオ規格に準じた映像信号データに基づいてデジタル値に変換されたＰＡＬ方式のプログレッシブデータを示す図である。本発明の第２の実施の形態の映像信号処理回路において、補間されたアナログビデオ規格に準じた映像信号データに基づいてデジタル値に変換されたＮＴＳＣ方式のプログレッシブデータを示す図、（ｂ）は同映像信号処理回路において補間されたアナログビデオ規格に準じた映像信号データに基づいてデジタル値に変換されたＰＡＬ方式のプログレッシブデータを示す図である。本発明の第３の実施の形態の映像信号処理回路の構成を示すブロック図である。（ａ）は同映像信号処理回路において、補間されたアナログビデオ規格に準じた映像信号データに基づいてデジタル値に変換されたＮＴＳＣ方式のプログレッシブデータを示す図、（ｂ）は同映像信号処理回路において補間されたアナログビデオ規格に準じた映像信号データに基づいてデジタル値に変換されたＰＡＬ方式のプログレッシブデータを示す図である。従来の映像信号処理回路の構成を示す図である。５２５Ｐ（４８０Ｐ）のアナログビデオ規格ＩＴＵ−ＲＢＴ１３５８及びディジタルビデオ規格ＩＴＵ−ＲＢＴ１３６２の映像表示ラインを示す図である。６２５Ｐ（５７６Ｐ）のアナログビデオ規格ＩＴＵ−ＲＢＴ１３５８及びディジタルビデオ規格ＩＴＵ−ＲＢＴ１３６２の映像表示ラインを示す図である。

符号の説明

２０１映像信号処理部
２０２ビデオバッファメモリ
２０３ビデオバッファメモリ制御部
２０４アナログ信号処理回路（アナログ信号処理部）
２０５ディジタル信号処理回路（ディジタル信号処理部）
２０６ディジタルプログレッシブ映像表示期間信号
２０７、３０１アナログビデオ規格に準じた映像信号データ
３０２ディジタル映像信号データ
３０３伝達関数演算回路
３０４ディジタルラインカウンタ信号

Claims

アナログ映像信号規格に準じた映像信号データを保持するビデオバッファメモリと、
前記ビデオバッファメモリから出力されたアナログ映像信号規格に準じた映像信号データをアナログビデオフォーマットに変換してアナログ値のプログレッシブデータを得るアナログ信号処理部とを備えると共に、
前記ビデオバッファメモリから出力されたアナログ映像信号規格に準じた映像信号データをディジタルビデオフォーマットに変換してディジタル値のプログレッシブデータを得るディジタル信号処理部と、
前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力に際し、前記ディジタル信号処理部でのディジタルビデオフォーマットの種類に応じて、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データを補間するように、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御するビデオバッファメモリ制御部とを備えた
ことを特徴とする映像信号処理回路。
請求項１記載の映像信号処理回路において、
前記アナログ信号処理部はアナログ映像表示期間信号を生成し、前記ディジタル信号処理部はディジタル映像表示期間信号を生成し、
前記ビデオバッファメモリ制御部は、前記アナログ信号処理部及びディジタル信号処理部からのアナログ映像表示期間信号及びディジタル映像表示期間信号に基づいて、ハードウェアにより、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御する
ことを特徴とする映像信号処理回路。
請求項１記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ディジタル信号処理部でのディジタル映像信号データの現在の処理ラインと、前記ディジタル信号処理部でのディジタルビデオフォーマット及び前記アナログ信号処理部でのアナログビデオフォーマットとに基づいて、ソフトウェアにより、前記ビデオバッファメモリからのアナログ映像信号規格に準じた映像信号データの出力を制御する
ことを特徴とする映像信号処理回路。
請求項１記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリから出力されるアナログ映像信号規格に準じた映像信号データが、前記アナログ信号処理部のアナログビデオフォーマット上の非映像表示期間でのデータであるが、前記ディジタル信号処理部のディジタルビデオフォーマット上では映像表示期間中のデータである場合には、
前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間する
ことを特徴とする映像信号処理回路。
請求項４記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の映像表示期間に入った直後のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間する
ことを特徴とする映像信号処理回路。
請求項４記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の非映像表示期間に入る直前のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間する
ことを特徴とする映像信号処理回路。
請求項４記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ディジタルビデオフォーマット上での映像表示期間が、前記アナログビデオフォーマット上の非映像表示期間と一致せず、アナログ映像信号規格に準じた映像信号データの上位側に偏ってる場合に、
前記ビデオバッファメモリに保持されたアナログ映像信号規格に準じた映像信号データを所定数のライン分その上位側にシフトし、この上位側にシフトされたアナログ映像信号規格に準じた映像信号データを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータをその上位側と下位側とで均等に補間する
ことを特徴とする映像信号処理回路。
請求項７記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリにおいて上位側にシフトされたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の映像表示期間に入った直後のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間する
ことを特徴とする映像信号処理回路。
請求項４記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリにおいて上位側にシフトされたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の非映像表示期間に入る直前のアナログ映像信号規格に準じた映像信号データと同じデータを用いて、前記ディジタルビデオフォーマット上での映像表示期間中のデータを補間する
ことを特徴とする映像信号処理回路。
請求項１記載の映像信号処理回路において、
前記アナログ信号処理部は、
前記ビデオバッファメモリから出力され且つ前記ビデオバッファメモリ制御部により補間されたアナログ映像信号規格に準じた映像信号データを受け、
前記受けたアナログ映像信号規格に準じた映像信号データのうち、前記アナログビデオフォーマット上での非映像表示期間内のデータをマスクする出力調整機能を有する
ことを特徴とする映像信号処理回路。
請求項１記載の映像信号処理回路において、
前記アナログ信号処理部は、
前記ビデオバッファメモリから出力され且つ前記ビデオバッファメモリ制御部により補間されないアナログ映像信号規格に準じた映像信号データを受け、
前記ディジタル信号処理部は、
前記ビデオバッファメモリから出力され且つ前記ビデオバッファメモリ制御部により補間されたアナログ映像信号規格に準じた映像信号データを受ける
ことを特徴とする映像信号処理回路。
請求項１記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、前記補間されたアナログ映像信号規格に準じた映像信号データを所定の複数ライン分同時に出力するように、前記ビデオバッファメモリからのデータ出力を制御するものであり、
更に、伝達関数演算回路を備え、
前記伝達関数演算回路は、前記ビデオバッファメモリからの複数ライン分のアナログ映像信号規格に準じた映像信号データを受け、この複数ライン分のアナログ映像信号規格に準じた映像信号データについて所定の補間演算を行い、この補間演算されたアナログ映像信号規格に準じた映像信号データが前記ディジタル信号処理部に出力される
ことを特徴とする映像信号処理回路。
請求項１２記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の映像表示期間に入った直後から所定の複数ライン分のアナログ映像信号規格に準じた映像信号データを同時に出力する
ことを特徴とする映像信号処理回路。
請求項１２記載の映像信号処理回路において、
前記ビデオバッファメモリ制御部は、
前記ビデオバッファメモリに蓄えられたアナログ映像信号規格に準じた映像信号データのうち、アナログビデオフォーマット上の非映像表示期間に入る直前から所定の複数ライン分のアナログ映像信号規格に準じた映像信号データを同時に出力する
ことを特徴とする映像信号処理回路。