CN1138211C - 数据传输控制装置及电子设备 - Google Patents

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Abstract

目的在于提供一种减轻处理操作，用小规模的硬件就能实现高速的数据传输的数据传输控制装置和电子设备。在IEEE 1394的数据输中，信息包结合电路(280)从RAM(80)的首部、数据区读出信息包的首部、数据并使之结合。利用首部CRC的生成期间取得数据指示字。判断是否用tcode读出首部、数据的任一个，递增首部指示字或数据指示字。在对数据区的数据取入期间生成首部。在发送信息包期间从分离发送信息包区的一个信道取入对其它信道的数据。使用连结指示字连续读出其它信道的信息包。将来自传输端口ACK码回写到发送源的信道。改写基本首部，依次生成首部，连续传输信息包直到反复次数为0。

Description

数据传输控制装置及电子设备
技术领域
本发明涉及数据传输控制装置及包含该装置的电子设备
背景技术
近年来，一种被称作IEEE 1394接口标准日益引人注目。该IEEE1394，是将即使对下一代多媒体也能适应的高速串行总线接口规范化后制定的标准。按照该IEEE 1394，即使是动图象等要求实时性的数据也能处理。此外，在IEEE 1394的总线上，不仅可以连接打印机、扫描器、CD-R驱动器、硬盘驱动器等计算机的外围设备，而且还能连接电视摄像机、VTR、TV等家电产品。因此，期望能够飞跃地促进电子设备的数字化。
在例如“IEEE 1394高性能串行总线概要”(Interface Apr.1996的1-10页)、“PC外围设备用总线系列标准总览”(Interface Jam.1997的106～116页)、“IEEE 1394-1995(Fire Wire)的实时传输模式与多媒体对应协议”(Interface Jan.1997的136～140页)中，公开了上述IEEE 1394概要。此外，作为遵循IEEE 1394的数据传输控制装置，已知有得克萨斯仪器公司生产的TSB 12LV31等。
但是，遵循该IEEE 1394数据传输控制装置，已判明存在如下课题。
即，按照当前的IEEE 1394标准，可以实现的最大传输速度为400Mbps。但是，在实现中，由于处理开销的存在，将使整个系统的实际传输速度远低于上述可实现的传输速度。就是说，在CPU上运行的固件或应用软件，在准备发送数据或取入接收数据等的处理上需要花费很多时间，因此，即使加快了总线上的传输速度，但结果仍是不能实现高速的数据传输。
特别是，组装外围设备中的CPU与组装整个人计算机等主机系统内的CPU相比，处理能力低。因此，固件或应用软件的处理开销问题就更为严重。所以希望有能够有效地解决上述开销问题的技术。
发明内容
本发明是鉴于上述技术课题而开发的，其目的在于，提供一种可以减少固件或应用软件等的处理开销并能以小规模硬件实现高速数据传输的数据传输控制装置及采用该装置的电子设备。
为解决上述课题，本发明的一种用以在与总线连接的多个节点之间传输数据的数据传输控制装置，其特征在于它包括：信息包结合装置，在可随机存取的存储装置被分离为用上层写入控制信息的控制信息区和用上层写入数据的数据区的情况下，从上述存储装置的上述控制信息区读出信息包的控制信息，从上述存储装置的上述数据区读出与该控制信息成对的信息包的数据，将由上述控制信息和上述数据构成的帧的发送信息包结合；链路装置，提供用以将所读出而结合的上述发送信息包传输到各节点的服务。
按照本发明，能随机存取的存储装置分离为控制信息区和数据区。而且，在控制信息区，借助例如固件等的上层写入控制信息，在数据区，借助例如应用软件或固件等的上层写入(取入)数据。在本发明中，信息包结合装置从控制信息区读出控制信息，同时从数据区读出与该控制信息成对的数据并进行结合。然后，由控制信息和数据构成帧的信息包通过链路装置传输给各节点。
按照本发明，上层将控制信息和数据写入存储装置，而与发送信息包的顺序无关。上层能将应发送的信息包的数据连续地写入数据区。对于使控制信息区的控制信息与数据区的数据结合构成信息包的处理，不必与上层有关。由上述可知，如按照本发明，能大大减轻上层的处理负担。
本发明的特征在于，上述信息包结合装置由从上述控制信息区读出的控制信息取得用以指示从上述数据区读出的数据地址的数据指示字，并利用所取得的数据指示字从上述数据区读出数据。如果这样进行，能在从数据区适当地读出与控制信息成对的数据的同时，可望简化使控制信息与数据结合构成信息包的处理。
本发明的特征在于，上述信息包结合装置利用上述链路装置生成信息包控制信息的差错检测信息的期间，从控制信息取得数据指示字。按照这样的处理，能防止在处理时间上产生浪费，可达到处理的高速化。
本发明的特征在于，上述信息包结合装置，在读出信息包的控制信息后，根据信息包控制信息中包括的信息包格式识别信息进行判断时，更新用以指示从上述控制信息区读出的控制信息的地址的控制信息指示字，在读出信息包的数据后根据上述信息包格式识别信息进行判断时，更新用以指示从上述数据区读出的数据地址的数据指示字。如这样进行处理，则能利用信息包格式识别信息切换控制信息指示字的更新处理和数据指示字的更新处理，并使信息包的控制信息与数据结合。因此，能简化控制信息与数据的结合处理。
本发明的特征在于包括：在对上述数据区进行数据取入处理期间生成控制信息并将该控制信息写入上述控制信息区的控制信息生成装置，以及以数据的取入和控制信息的写入处理两者都完成为条件，命令开始发送信息包的发送开始装置。如这样进行处理，可使数据的取入处理和控制信息的生成及写入处理同时进行，能谋求处理的高效率。
本发明是用以在与总线连接的多个节点间进行数据传输的数据传输控制装置，其特征在于包括：在将可随机存取的存储装置的发送信息包区域分离为多个信道的情况下，在存储在上述多个信道中的信息包中，命令数据的取入处理和信息的写入处理两者都完成的信息包开始发送的发送开始装置、将已命令开始发送的信息包从发送信息包区域的对应的信道读出的读出装置、提供用以将已读出的信息包传输给各节点的服务的链路装置。
按照本发明，存储装置的发送信息包区域被分离为多个信道。而且，一旦信息包的准备(数据的取入处理及控制信息的生成和写入处理)完成，发送开始装置命令开始发送时，从对应的信道读出并发送信息包。因此，按照本发明，在命令来自一个信道的信息包开始发送后，不等待该发送结束就能准备其它信道的信息包。其结果能不浪费处理时间，提高处理效率。
本发明的特征在于还包括在从上述多个信道中的一个信息发送信息包的期间指示对其它信道的信息包的数据取入的装置。如这样进行处理，能将一个信道中的信息包的发送处理与其它信道中的数据的取入处理同时进行。其结果，在连续发送多个信息包时，能大幅度地提高处理效率。
本发明的特征在于包括：以清除数据取入中的标志为条件，在指示数据的写入的同时设置该数据取入中标志，以数据取入结束为条件，清除该数据取入中的标志的装置、和以清除发信中标志为条件，在命令开始发送信息包的同时设置该发送中标志，以信息包发送结束为条件，清除该发送中标志的装置。通过像这样使用数据取入中标志和数据发送中标志，能防止在进行一个信道的数据取入处理期间进行其它信道的数据取入处理，和在进行一个信道的发送处理期间进行其它信道的发送处理的情况。而且，能使用一个程序像多任务那样执行来自多信道的信息包的发送处理。
本发明的特征在于，存储在各信道中的各信息包包括用以使上述信息包相互连结的连结指示字，在用上述发送开始装置命令1个信道的信息包开始发送时，上述读出装置使用上述连结指示字，依次连续读出其它信道的信息包。如这样进行处理，由于只命令一个信道的信息包开始发送，其它信道的信息包连续依次读出后发送，所以能大大减轻固件等的上层的处理负担。
本发明的特征在于还包括将从信息包传输端返回的确认信息写回发送信息包区域的多个信道中该信息包发送单元的信道中的写回装置。如这样处理，能使发送信息包与从该传输端返回的确认信息一一对应。因此，固件等的上层能容易地识别哪个确认信息与哪个信息包对应。
本发明是用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置，其特征在于包括：读出在存储装置写入的信息包的读出装置、提供用以将所读出的信息包传输到各节点的服务的链路装置、只存储能连续传输从信息包的传输端返回的确认信息的信息包数以上的个数而无须确已返回的确认信息的装置。如这样处理，则固件等的上层无须确认返回的确认信息，就能顺次地命令开始发送信息包。其结果能提高处理效率。
本发明是用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置，其特征在于包括：设定反复发送次数信息的装置、生成基本控制信息的控制信息生成装置、命令开始发送信息包的发送开始装置、在命令开始发送信息包时，通过改写上述基本控制信息，依次生成与连续传输的信息包的数据成对的控制信息的控制信息改写装置、连续传输由数据和依次生成的控制信息构成帧的信息包、直到反复发送次数信息达到所规定的值为止的装置。
按照本发明，一旦设定反复发送次数信息同时生成基本控制信息并命令开始发送时，就自动地从基本控制信息生成控制信息，连续传输信息包直到反复发送次数信息成为规定值(例如0)为止。因此，不增加固件的处理负担，就能连续传输多个信息包并将所要求的尺寸数据传输到其它节点。
在本发明中，上述基本控制信息包括：上述反复发送次数信息、用以指示从可随机存取的存储装置的数据区读出的数据地址的数据指示字、事务处理识别信息，上述控制信息改写装置改写上述反复发送次数信息、上述数据指示字、和上述事务处理识别信息，这是所希望的。
本发明的特征在于包括：与后级的应用连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电连接的第3总线、与上述存储装置电连接的第4总线、在上述第1、第2、第3总线中任一个与第4总线之间进行用以确立数据路径的协调的协调装置。
按照本发明，设置彼此分离的第1、第2、第3总线。然后通过协调装置的协调，在上述第1、第2、第3总线的任一条与能随机存取的存储装置的第4总线之间确立数据路径。通过这样的处理，能将从其它节点经物理层设备接收的信息包用所希望的配置存储到存储装置。信息包控制信息的读出和写入用第2总线进行，信息包数据的读出和写入可用第1总线进行。因此，能减轻事务处理层和应用层等上层的处理负担。采用低速总线作为第1、第2总线，采用低速廉价的设备作为控制数据传输控制装置的设备。其结果，能谋求数据传输控制装置的小规模化和低成本化。
第1、第2、第3、第4总线可以至少与用以控制各应用装置、数据传输控制装置的设备、物理层设备、RAM电连接，在这些总线上也可以插有其它设备。
在本发明中希望进行依据IEEE 1394标准的数据传输。
本发明的电子设备的特征在于包括：上述任一种数据传输控制装置、通过上述数据传输控制装置和总线，对从其它节点接收的数据进行规定的处理的装置、用以输出和存储进行了处理的数据的装置。本发明的电子设备还包括：上述任一种数据传输控制装置、对通过上述数据传输控制装置和总线向其它节点发送的数据进行规定处理的装置、用以取入进行了处理的数据的装置。
按照本发明，能使在电子设备中输出并存储从其它节点传输来的数据的处理、在电子设备中将取入的数据传输给其它节点的处理高速化。此外，按照本发明，由于在使数据传输控制装置小规模化的同时，能减轻用以控制数据传输的固件等的处理负担，从而能谋求电子设备的低成本化、小规模化等。
附图说明
图1A、图1B、图1C是用以说明非同步传输和同步传输的图。
图2A、图2B是用以说明树识别的图。
图3是用以说明自识别的图。
图4A、图4B、图4C、图4D是表示自ID信息包等的物理层的信息包的格式的图。
图5是表示IEEE 1394的协议结构的图。
图6是表示本实施形态的数据传输控制装置的结构例的图。
图7是用以说明首部(控制信息)区与数据区分离的图。
图8是表示本实施形态的比较例的结构例的图。
图9是用以说明图8的结构的数据传输方法的图。
图10是用以说明数据传输方法的其它例的图。
图11是用以说明本实施例的数据传输方法的图。
图12是用以说明使存储在首部区的首部与存储在数据区的数据相结合建立发送信息包的方法的图。
图13是用以说明从由RAM读出的首部取得数据指示字，使用所取得的数据指示字，将信息包的首部与数据结合的方法的图。
图14是用以说明在存储在首部区的首部中包括数据指示字的方法的图。
图15A、图15B是说明在数据的取入处理期间进行首部的生成和写入处理的方法的图。
图16A、图16B是说明图15A图15B情况下的固件处理的流程图。
图17是说明可变地控制RAM各区的尺寸的方法的图。
图18A、图18B是说明将发送信息包区域分离为多个信道的方法的图。
图19是说明将发送信息包区域分离为多个信道时的固件处理的图。
图20A、图20B是说明将发送信息包区域分离为多个信道时的固件处理的流程图。
图21A、图21B也是说明将发送信息包区域分离为多个信道时的固件处理的流程图。
图22A、图22B、图22C、图22D是说明使用连结指示字的方法的图。
图23A、图23B、图23C是说明将ACK码写回信息包发送单元的信道的方法的图。
图24A、图24B是说明改写基本首部并连续传输信息包的方法的图。
图25A、图25B是说明改写基本首部并连续传输信息包的方法的优点的图。
图26是说明改写基本首部并连续传输信息包时的固件处理的流程图。
图27是表示发送侧的结构一例的图。
图28是说明发送侧的工作的定时波形图。
图29A是IEEE 1394标准的非同步信息包的格式、图29B是存储在RAM的首部区域的非同步发送信息包的首部部分的格式。
图30A、图30B是说明首部指示字与数据指示字的更新的图。
图31A、图31B、图31C是各种电子设备的内部框图的例子。
图32A、图32B、图32C是各种电子设备的外观图。
具体实施方式
下面用附图详细说明本发明的最佳实施形态。1.IEEE 1394
首先对IEEE 1394的概要进行简单说明。1.1.数据传输速度，连接拓扑结构
在IEEE 1394(IEEE 1394-1995、P1394.a)中能进行100～400MbPs的高速数据传输(在P1394.b中是800～3200MbPs)。此外也允许将传输速度不同的节点与总线连接。
各节点连接成树形，在一个总线上最多可连接63个接点。如利用总线桥，则连接64000个节点也是可能的。
当接通电源或带电插拨设备时将发生总线复位，并将与连接拓扑结构有关的信息全部删除。并且在总线复位后进行树识别(决定根节点)、自识别。然后，决定同步资源管理器、循环主控装置、总线管理器等管理节点。而且开始通常的信息包传输。1.2传输方式
在IEEE 1394中作为信息包的传输方式，准备适于要求可靠性的数据传输的非同步传输及适用要求实时性的动图象和声音等数据传输的同步传输。
在图1A中，示出非同步子动作的例，一个子动作，由协调、信息包传输、确认构成，即在传输数据之前，首先进行与总线使用权有关的协调处理。然后，从源(传输源)节点向目标(传输目标)节点传输信息包。在该信息包的首部中，包括源ID及目标ID。目标节点通过读该目标ID，判断是否是向自身节点传输的信息包。目标接点，在接收信息包后，向源节点返送一个确认(ACK)信息包。
在信息包传输与ACK之间存在着确认间隔。此外，在一个子动作与下一个子动作之间存在着子动作间隔。并且，如尚未经过与子动作间隔相当的一定的总线空闲时间，则不能开始下一个子动作的协调处理。因此，可以避免子动作的相互冲突。
在图1B中，示出同步子动作的例。由于同步传输在广播(对连接于总线的所有节点传输)中执行，所以在接收信息包时不必返送ACK。此外，在同步传输中，不是使用节点ID而是信道编号进行信息包传输。在子动作之间存在着同步间隔。
在图1C中，示出传输数据时的总线状态。同步传输，通过由循环主控装置按一定周期生成周期起始信息包开始。因此，每一个信道至少可以在每125μS内传输一个信息包。其结果是，可以进行动图象和声音等要求实时性的数据传输。
非同步传输，在同步传输的间隔中进行，即，同步传输的优先级高于非同步传输。如图1C所示，其实现方式为，使同步间隔的时间比非同步传输的子动作间隔的时间短。1.3树识别
树识别在总线复位后进行。通过树识别决定节点间的母子关系及根节点。
首先，叶节点(只与一个节点连接的节点)，将母代通知发送到邻接的节点。例如，如图2A所示，当连接着节点A、B、C、D、E时，从节点A向节点B、从节点D和E向节点C发送母代通知(PN)。
收到母代通知的节点，将发送源的节点认作自己的子节点。然后，其子节点发送子代通知。例如，在图2A中，从节点B向节点A、从节点C向节点D和E发送子代通知(CN)，按这种方式，决定节点B、A之间、节点C、D之间、节点C、E之间的母子关系。
节点B、C之间的母子关系，由哪一个先发送母代通知决定。例如，如图2B所示，节点C一方先发送母代通知，所以，节点B为母节点，而节点C为子节点。
端口连接目标的所有节点都是自己的子节点的节点，是根节点。在图2B中，节点B为根。在IEEE 1394中，所有节点都有可能成为根。1.4自识别
在树识别后，进行自识别。在自识别中，在连接拓扑结构上从离根节点远的节点起按顺序传输自ID信息包。
更具体地说，例如，如图3所示，首先，由连接于根节点B的端口1(编号小的端口)的节点A向所有节点播送自ID信息包(自识别信息包)。
然后，选择与节点B的端口2(编号大的端口)连接的节点C，并由连接于该节点C的端口1(编号小的端口)的节点D播送自ID信息包。接着，由连接于该节点C的端口2(编号大的端口)的节点E播送自ID信息包，在这之后，由节点C进行播送。最后，由作为根的节点B播送自ID信息包，并完成自识别。
在自ID信息包内包含着各节点的ID。在进行广播的时刻从其他节点接收的自ID信息包的个数，用作该各节点的ID。例如，在图3中，在节点A进行广播的时刻，哪一个节点都没有发出自ID信息包，所以节点A的ID为0。节点A，在自ID信息包内包含该ID＝0而进行播送。在节点D进行广播的时刻，只有节点A发出自ID信息包。因此，节点D的ID为1.同样，节点E、C、B的ID，分别为2、3、4。
在图4A中，示出自ID信息包的格式。如该图所示，在自ID信息包内包含各节点的基本信息。具体地说，包含着与各节点的ID(PHY_ID)、链路层是否变为激活状态(L)、间隔计数(gap_cnt)、传输速度(sp)、是否具有成为同步资源管理器的能力(C)、电力状态(pwr)、端口状态(p0、p1、p2)等有关的信息。
在图4B中，示出当节点的端口数为4个以上时使用的自ID信息包#1、#2、#3的格式。当端口数为4～11个时，可使用自ID信息包#0(图4A)和#1，1 2～19个时可使用自ID信息包#0、#1、#2，20-27个时可使用自ID信息包#0、#1、#2和#3。
另外，在图4C、图4D中，与自ID信息包一样，示出作为物理层信息包(PHY信息包)的链路接通信息包、PHY结构信息包的格式。1.5同步资源管理器
同步资源管理器(IRM)具有以下的功能。
第1，提供同步传输所需要的各种资源。例如，提供信道编号寄存器或带宽寄存器。第2，提供指示总线管理器的ID的寄存器。第3，当没有总线管理器时，具有用作简易的总线管理器的作用。
在具有成为IRM的能力(具有管理同步资源的能力)、且进入动作状态(链路层变为激活状态)的节点中(在具有成为IRM的资格的节点中)，使最靠近根的(ID最大的)节点成为IRM。更具体地说，在图4A的自ID信息包中，在指示是否具有成为IRMR能力的C(CONTENDER)位及指示链路层是否激活的L(LINK_ACTIVE)位都是1的节点中，使最靠近根的节点(PHY_ID最大的节点)成为IRM。例如，当根节点的自ID信息包的C位及L位为1时，根节点成为IRM。1.6循环主控装置、总线管理器
循环主控装置，具有发送图1C中示出的周期起始信息包的作用，并使根节点为循环主控装置。
总线管理器，进行拓扑图(各节点的连接状态)的生成、速度图的生成、总线的电力管理、循环主控装置的决定、间隔计数的最佳化等工作。1.7协议结构
用图5说明IEEE 1394的协议结构(层结构)。
IEEE 1394的协议，由物理层、链路层、事务处理层构成。另外，串行总线管理，对物理层、链路层、事务处理层进行监视或控制，并提供用于节点控制和总线资源管理的各种功能。
物理层、定义将由链路层使用的逻辑符号变换为电信号或进行总线协调的总线物理接口。
链路层，提供寻址、数据检验、数据成帧、循环控制等。
事务处理层，定义用于进行读、写、锁定等事务处理的协议。
物理层和链路层，通常由数据传输控制装置(接口芯片)等硬件实现。而事务处理层，则由在CPU上运行的固件或硬件实现。2.总体结构
以下，用图6说明本实施形态的总体结构。
在图6中，PHY接口10，是与实现物理层协议的PHY芯片进行接口的电路。
链路核心20(链接装置)，是实现链路层协议及事务处理层协议的一部分的电路，提供用于各节点间的信息包传输的各种服务。寄存器22，是用于控制实现这些协议的链路核心20的寄存器。
FIFO(ATF)30、FIFO(ITF)32、FIFO(RF)34，分别为非同步发送用、同步发送用、接收用的FIFO，例如，由寄存器或半导体存储器等硬件构成。在本实施形态中，这些FIFO30、32、34的级数非常少。例如，一个FIFO的级数，最好为3级以下，而2级以下更为理想。
DMAC40、42、44，分别为ATF、ITF、RF用的DMA控制器。通过使用这些DMAC40、42、44，可以在RAM80与链路核心20之间进行数据传输，而无需使CPU66介入。寄存器46，是控制DMAC40、42、44等的寄存器。
端口接口50，是与应用层设备(例如进行打印机的打印处理的设备)进行接口的电路。在本实施形态中，通过使用该端口接口50，可以进行例如8位的数据传输。
FIFO(RF)52，是用于进行与应用层设备之间的数据传输的FIFO，DMAC 54，是RF用的DMA控制器。寄存器56，是控制端口接口50及DMAC54的寄存器。
CPU接口60，是与控制数据传输控制装置的CPU66进行接口的电路。CPU接口60，包括地址译码器62、数据同步化电路63、中断控制器64。时钟控制电路68，用于控制本实施形态中使用的时钟，输入从PHY芯片发送来的SCLK及作为主时钟的HCLK。
缓冲管理器70，是管理与RAM 80的接口的电路。缓冲管理器70，包括用于控制缓冲管理器的寄存器72、协调与RAM80的总线连接的协调电路74、生成各种控制信号的定序器76。
RAM80，具有作为可随机存取的存储装置的功能，其功能例如由SRAM、DRAM等实现。而且，在本实施形态中，如图7所示，该RAM80被分离为首部区域(广义地说，为控制信息区域)及数据区域。因此，可将信息包的首部(广义地说，为控制信息)存储在图7的首部区域内，并将信息包的数据存储在数据区域内。
另外，RAM80，如安装在本实施形态的数据传输控制装置内，则尤为理想，但也可以将其一部分或全部安装在外部。
总线90(或总线92、94)，是与应用系统连接的总线(第1总线)。而总线96(或总线98)，用于控制数据传输控制装置，是与控制数据传输控制装置的设备(例如CPU)电气连接的总线(第2总线)；此外，总线100(或总线102、104、105、106、107、108、109)，是与物理层设备(例如PHY芯片)电气连接的总线(第3总线)。另外，总线110，是与作为可随机存取的存储装置的RAM电气连接的总线(第4总线)。
缓冲管理器70的协调电路74，用于对来自DMAC 40、DMAC42、DMAC44、CPU接口60、DMAC54的总线访问请求进行协调。然后，根据其协调结果，分别在总线105、107、109、98、94中的任何一个与RAM180的总线110之间确立数据路径(在第1、第2、第3总线的任一条与第4总线之间确立数据路径)。
本实施形态的一个特征在于，设有存储信息包的可随机存取的RAM80，同时设有彼此分离的总线90、96、100及用于将这些总线与RAM80的总线110连接的协调电路74。
例如，如图8中示出结构与本实施形态不同的数据传输控制装置的例。在该数据传输控制装置中，链路核心902，通过PHY接口900、总线922与PHY芯片连接。此外，链路核心902，还通过FIFO904、906、908、CPU接口910、总线920与CPU912连接。而CPU912，则通过总线924与作为CPU内的本机存储器的RAM914连接。
FIFO904、906、908，与图6的FIFO30、32、34不同，其级数非常多(例如一个FIFO为16级左右)。
用图9说明采用结构如图8所示的数据传输控制装置时的数据传输方法。从其他节点通过PHY芯片930传送到的接收信息包，由CPU912通过总线922、数据传输控制装置932、总线920接收。接着，CPU912，将所收到的接受信息包通过总线924写入RAM914。然后，CPU912，对接收信息包进行加工，以便使应用层可以使用，并通过总线926传输到应用层的设备934。
另一方面，当传输来自应用层设备934的数据时，CPU912，将该数据写入RAM914。接着，通过将首部附加于RAM914的数据而生成遵循了IEEE 1394的信息包。然后，将所生成的信息包通过数据传输控制装置932、PHY芯片930等发送到其他节点。
但是，如按照这种数据传方法，则CPU912的处理负荷将非常繁重。因此，即使提高在节点间进行连接的串行总线的传输速度，也将由于CPU912的处理开销等而使整个系统的实际传输速度降低，其结果是不能实现高速的数据传输。
作为解决上述问题的一种方法，如图10所示，也可以考虑利用硬件DMA实现数据传输控制装置932与RAM914之间的数据传输、及RAM914与应用层设备934之间的数据传输的方法。
但是，在这种方法中，在数据传输控制装置932与RAM914之间的数据传输、RAM914与CPU912之间的数据传输、RAM914与应用层设备934之间的数据传输中都要使用CPU总线928。因此，假如要实现整个系统的数据传输的高速化，那么，作为CPU总线928就必须使用像PCI总线那样的高速总线，因此这将导致使用数据传输控制装置的电子设备的成本提高。
与此不同，在本实施形态中，如图11所示，使数据传输控制装置120与应用层设备124之间的总线90、CPU总线96、数据传输控制装置120与RAM80之间的总线110彼此分离。因此，可以将CPU总线96只使用于数据传输的控制。此外，可以通过占有总线90在数据传输控制装置120与应用层设备124之间进行数据传输。例如，当装有数据传输控制装置120的电子设备是打印机时，可以占有总线90而传输打印数据，其结果是，可以减轻CPU66的处理负荷，并能提高整个系统的实际传输速度，另外，作为CPU66可以采用廉价的型式，同时，作为CPU总线96也没有必要使用高速的总线。因此，可以降低电子设备的成本，并能实现小型化。3.发送信息包格式3.1本实施形态的特征
在本实施形态中，如图7所示，将RAM80的存储区域分离为存储信息包首部(广义地说，为控制信息)的首部区域(广义地说，为控制信息区域)及存储信息包数据的数据区域。
例如在图8的比较例中，CPU12必须按发送的顺序向FIFO904、906输入发送信息包。例如当发送信息包1(首部1，数据1)、信息包2(首部2、数据2)、信息包3(首部3、数据3)时，必须按首部1、数据1、首部2、数据2、首部3、数据3这样的顺序将发送信息包输入到FIFO904、906。因此，必须由CPU912进行重新排列处理，所以CPU的处理负荷变得非常重。其结果导致系统总体的实际传输速度降低的情况。
与此不同，在图6的本实施形态中，RAM80的存储区被分离为首部区和数据区。更具体地说，如图12所示，用硬件使存储在首部区的首部和存储在数据区的数据结合，建立应向各节点传输的发送信息包。因而与图8相比CPU66的处理负荷变得非常轻，提高了系统总体的实际传输速度。此外，由于采用廉价的CPU66，同时与CPU66连接的总线也能用低速的，从而可谋求数据传输控制装置和电子设备的小规模化，降低成本。
另外，按照本实施形态，将首部集中地存储在首部区域内，并将数据也集中地存储在数据区域内。因此，可以简化首部或数据的读出处理或写入处理，因而能减少处理开销。例如，当以图11的方法进行数据传输时，CPU66，只需通过CPU总线96访问首部区域并读出或写入首部，即可控制数据传输。此外，应用层设备124，可以通过总线90连续地读出数据区域的数据或将数据连续地写入数据区域。
而本实施形态的信息包的首部与数据的结合处理，更具体地说，例如按如下方式实现。
即，如图13所示，在本实施形态中，DMAC40(广义上是读出装置)内的信息包结合电路80指定读出地址RADR。而且，从可随机存取的RAM80的首部区(广义上是控制信息区)读出信息包的首部(广义上是控制信息)，并从RAM80的数据区读出与该首部成对的数据。这样以来，使首部与数据结合建立发送信息包。而且，该发送信息包通过FIFO30、提供用以传输信息包的各种服务的链路核心、和PHY芯片传输到各节点。
这里，首部的生成及向首部区的写入由CPU60的首部生成部300进行。而对数据区的数据取入例如由应用层设备按照来自数据取入指示部302的指示进行。信息包的发送开始命令由发送开始部304发布。图13的首部生成部300、数据取入指示部302、发送开始部304、反复次数设定部306的功能由CPU66的硬件和固件来实现。
如图14所示，指示来自数据区的数据的读出地址的数据指示字，用首部生成部300附加到首部区的各首部上。如图13所示，信息包结合电路380从首部区由作为RDATA读出的首部取得该数据指示字，使用所取得的数据指示字从数据区读出数据。通过这样处理，能简化信息包结合电路280的读出处理。
在图8的结构中，必须按发送的顺序即首部、数据的顺序将发送信息包输入到FIFO。因而，如图15A所示，只按首先固件进行首部的生成和写入。然后取入来自应用层设备的数据，最后命令开始发送这样的结构发送信息包。因此不能实现处理的高速化。
另一方面，在本实施形态中，如图15B所示，在将来自应用层设备的数据取入数据区的期间，固件(首部生成部300)能进行首部的生成处理和向首部区的写入处理。然后固件(发送开始部304)在数据取入处理和首部写入处理两者都结束的条件下，发布信息包开始发送的命令。像这样按照本实施形态，能大大减轻固件的处理负担，同时能实现处理的高速化。
图16A示出比较例中的固件处理的流程图的例子，图16B示出本实施形态中的固件处理的流程图的例子。
在图16A中，固件在进行首部的生成及写入后(步骤S1)，指示数据取入(步骤S2)，最后发布开始发送命令(步骤S3)。
另一方面，在图16B中，固件首先只进行数据的取入指示(步骤S11)，然后，进行首部的生成及写入(步骤S12)。而且，判断数据的取入是否结束(步骤S13)，如结束时发布开始发送命令(步骤14)。这样处理后，能并列进行数据的取入处理和首部的生成与写入处理。
在本实施例中如图17所示，希望将RAM80的首部区分离为接收用区域和发送用区域。还将数据区分离为接收用和发送用区域，还可以分离成同步传输用和非同步传输用区域。此外，除首部区和数据区外，希望设置与这些区域分离的CPU66的工作区。
进而在RAM80的存储区被分离为多个区的情况下，希望可变地控制各区的大小。更具体地说，如图17所示，可变地控制指示各区边界地址的指示字P1～P6。如果这样处理，则能实现与应用对应的最佳区域分割。这时，RAM80的各区的大小，希望在接通电源后，定时地进行可变控制。如果这样处理，能在接收处理时扩大接收用区域，在发送处理时扩大发送用区域，从而能有效地利用有限的资源。
在图18A中，设置在RAM中的发送信息包区只有一个信道。因而在图18A中，首先将信息包1写入该一个信道(首部的生成及写入、数据的取入)，写入完成后，命令信息包1的发送开始。然后在相同信道写入信息包2，写入完成后，命令信息包2的发送开始。
与此不同，在图18B中，RAM的发送信息包区域分离成多个信道。因而在图18B中，首先在信道CH1写入信息包1，写入结束后，命令信息包1的发送开始。然后在从CH1发送信息包1的期间，在信道CH2写入信息包2，写入结束后命令信息包2的发送开始。同样，在从CH2发送信息包2期间，在CH3写入信息包3，在从CH3发送信息包期间，在CH4写入信息包4。
在图18A中，由于按时序进行信息包的写入处理与发信处理，在处理时间上产生浪费，与此不同，在图18B中，并列进行来自一个信道的信息包的发送处理(读出处理)和来自另一信道的信息包的写入处理。因而能节省处理时间上的浪费并能使处理高速化。
下面用图19、图20A、图20B、图21A、图21B对使用多信道的信息包发送进行详细说明。
图19所示的SUB1、SUB2、SUB3、SUB4分别表示图20A、图20B、图21A、图21B所示的子程序1，2，3，4。而且这些SUB1～SUB4都是从一个主程序分出来的。
首先，如图19的E1所示，在信道CH1中进行SUB1的处理，在SUB1的处理中，如图20A所示，判断是否设置了数据取入中标志(步骤T11)，未设置时检查数据区是否存在填充位(步骤T12)。存在填充位时，指示数据取入(步骤T13)。因此，数据从应用层设备取入到RAM。指示数据取入后，设置数据取入中标志(步骤T14)。
在SUB2的处理中，如图20B所示，首先判断是否设置取入中标志(步骤21)。然后在图19的E2中，在E1的SUB1的步骤T14(图20A)设置数据取入中标志。因而转移到下一步骤，判断数据取入是否结束(步骤T22)。在图19的E2中，由于数据取入结束，转移到下一步骤，设置信道CH1可发送的标志(步骤T23)。此可发送标志与上述的数据取入中标志和下述的发送中标志不同，设置在每个信道。设置了可发送标志后，清除数据取入中标志(步骤T24)。
在SUB3的处理中，如图21A所示，首先判断是否设置了发送中标志(步骤31)，如未设置时，判断是否设置了可发送标志(步骤T32)。然后在图19的E3中，在E2的SUB2的步骤T23(图20B)设置可发送标志。因而转移到下一步骤，命令开始发送(步骤T33)。在开始发送的命令之后，设置发送中标志(步骤T34)。
在SUB4的处理中，如图21B所示，首先判断是否设置了发送中标志(步骤T41)。然后在图19的E4中，在E3的SUB3的步骤T34(图21A)设置发送中标志。然后转移到下一步骤，判断发送是否结束(步骤T42)。而且在图19的E4中，由于发送已经结束，所以转移到下一步骤，清除可发送标志和发送中标志(步骤T43、T44)。
在图19的E2的SUB2中，如图20B的步骤T22、T23所示，以数据取入结束为条件，建立该信道可发送标志。然后在E3的SUB3中，如图21A的步骤T32、T33所示，以已建立了可发送标志为条件，开始从该信道的发送。也就是说，通过在每个信道设置这样的可发送标志，以该信道的数据取入已结束为条件，能开始该信道的发送。
图1 9的E2的SUB2如图20B的步骤T22、T24所示，以数据取入已结束为条件，清除数据取入中标志。然后，像这样一旦清除数据取入中标志(一旦未被设置)，则E5的SUB1就指示数据取入(图20A的步骤T11、T13)。即，通过使用这样的数据取入中标志，能防止在进行1个信道的数据取入处理期间进行其它信道的数据取入处理这样的事态的发生。
此外，图19的E6的SUB4如图21的步骤T42、T44所示，以发送结束为条件，清除发送中标志。而在像这样清除1发送中标志后(未设置)、E7的SUB3命令开始发送(图21A的步骤T31、T33)。亦即，通过使用这样的发送中标志，能防止在进行1个信道的发送处理期间进行其它信道的发送处理这样的事态的发生。
通过以上处理，使用由主程序和子程序SUB1～SUB4构成的1个程序(固件)、像多任务那样执行来自多信道的信息包的发送处理。
在使用多信道的信息包传输中，希望各信息包有用以使信息包之间连结的连结指示字。例如，在图22A中，用连结指示字1、2、3分别连结信息包1与3、2与4、3与2。而且命令开始发送信息包1后，借助连结指示字1读出信息包3，如图22B所示，发送信息包3。而在发送信息包3后，借助连结指示字3读出信息包2并且如图22C所示，发送信息包2。发送信息包2后，借助连结指示字2读出信息包4，并且如图22D所示，发送信息包4。
如果这样处理，固件只命令1个信道的信息包开始发送，其它信道的信息包连续地依次读出并发送。因此，固件不必命令其它信道的信息包开始发送。结果，能大大地减轻固件的处理负担。
在IEEE 1394中，如在图1A中说明的那样，源节点传输信息包后，目标节点使ACK码返回源节点。这时，希望将该ACK码的内容存储到任意存储装置，使源节点的固件能确认。而且，在图23A中，将对信息包1的发送而能返回的4位的ACK码存储到4位寄存器940中。在ACK码对信息包2的发送返回的情况下，将该信息包2的ACK码写到寄存器940上。即，寄存器940的ACK码经常更新为最新的。
然而在图23A的方法中，当连续发送多个信息包时，不知道哪个信息包的ACK码存储在寄存器940中。在寄存器940中只存储1个ACK码。
作为避免此问题的一种方法，考虑到有在固件从寄存器940读出并确认相对于信息包1的发送而能返回的ACK码后，命令信息包2开始发送的方法。然而在该方法中，固件必须等待信息包2开始发送命令的发布，直到信息包1的ACK码返回为止。因此，妨碍处理的高速化。特别是，如图18B所示，在使用多信道发送信息包时，不能有效地利用具有多信道的优点。
因此，在图23B中，将从信息包传输端(目标节点)返回的ACK码(确认信息)写回到发送信息包区的多个信道中的该信息包的发送方的信道中。即，如图23B所示，对信道CH1的信息包1的发送能返回的ACK码写回CH1，对信道CH2的信息包的发送能返回的ACK码退回CH2。
这样以来，各信息包与能返回的ACK码一一对应，固件能简单而可靠地确认哪个ACK码对哪个信息包是否返回。
此外，如图23C所示，固件命令信息包2开始发送，无须确认对信息包1的发送而返回的ACK码，然后确认返回的ACK码。即，在发送准备(首部的生成及写入、数据的取入)完成的阶段立即命令开始发送，估计空的时间，然后确认ACK码。通过这样处理，能谋求更新的处理高速化。
如图23B、图23C所示，从简化硬件、减轻固件的处理负担、使处理高速化的观点来看，特别希望采用将信息包的ACK码写回发送方的信道的方法。但本实施例不限于图23B、图23C的方法。即，也可以有只存储连续传输的信息包数以上个数的从信息包的传输端返回的ACK码而不必确认返回的ACK码的装置。例如，在不确认ACK码连续传输的信息包数为4个时，准备4个以上的存储ACK码的寄存器(16位以上的寄存器)。而且最好确认ACK码按哪种顺序返回。如果这样处理，即使在连续传输信息包时，也能维持信息包与ACK码的对应关系。
在图24A中，将信息包1(首部1、数据1)写入RAM，命令该发送开始，写入信息包2(首部2、数据2)，命令该开始发送，写入信息包3(首部3，数据3)，命令该发送开始，这样来发送信息包1、2、3。
但是，在信息包1、2、3是同种信息包，首部1、2、3是相同的首部的情况(例如将大尺寸的数据分割为多个有效负载并发送时)下，用图24A的方法，固件首部的生成处理是无效的、同时RAM的存储区也对使用是无效的。为了发头信息包1、2、3，固件必须发布三次发送开始命令。因而在图24A中，固件的处理负担加重，同时不能有效地利用有限的资源。
与此不同，在图24B中，图13的首部生成部300(固件)生成一个作为基本的首部。该基本首部如图24B所示，包括数据指示字、RPN、t1等。
在这里数据指示字是指示从数据区读出的数据地址。而RPN是用图13的反复次数设定部306设定的发送反复次数信息。而t1(处理标号)作为用以识别来自各节点的事务处理的信息是按IEEE 1394标准化后的信息。应答侧在应答侧的信息包中包括与在来自请求侧的信息包中包括的处理标号相同的标号，并要返回请求侧。因此，t1的改写处理对各事务处理就成为必要的。
图13的发送开始部304命令开始发送后，首部改写电路310像图24B所示那样依次改写基本首部。即，一边减少或增加(广义上为更新)基本首部的RPN，一边改写基本首部的数据指示字和t1。此种改写一直进行到例如RPN为0(提供的值)为止。通过这样改写基本首部，每次发送信息包时，都依次生成与连续传输的信息包的数据成对的首部。通过样处理，与图24A相比，能大大减轻固件的处理负担，同时也能减少首部占有的存储区的大小。
在图24A的方法中，例如，如图25A所示，每次发送信息包，固件都必须进行首部的生成和写入以及命令开始发送。与此不同，在图24B的方法中，如图25B、图26所示，固件首先进行RPN的设定(步骤U1)和基本首部的生成与写入(步骤U2)，如命令开始发送(步骤U3)则其后，自动地改写基本首部，反复进行数据的取入、发送。因此，与图25A相比，能减轻固件的处理负担。
在基本首部中不包括反复发送次数信息RPN，可以存储在所提供的寄存器等中。3.2结构
下面对发送侧的结构进行说明。图27示出FIFO30、DMAC40的详细结构的一侧。
有相位调整用的缓冲器功能的FIFO30包括FIFO状态判断电路31。FIFO状态判断电路31、在FIFO成为腾空时激活EMPTY，在FIFO充满时激活FULL。
DMAC40包括：信息包结合电路280、存储请求执行电路290、存取请求发生电路292、ACK写入请求发生电路294、ACK写入数据和地址发生电路296。
信息包结合电路280是从RAM80的首部区读出首部，从数据区读出数据，建立由这些首部和数据构成帧的发送信息包的电路(参照图12)。信息包结合电路280包括指示字更新电路284和地址发生电路288。
指示字更新电路284是用以从RAM80读出首部和数据的并用以更新首部指示字(广义上是控制信息指示字)和数据指示字的电路，包括数据指示字取得电路285。数据字取得电路285是从由RAM80读出的RDATA取得数据指示字的电路，包括tcode判断电路286。Tcode判断电路286是判别tcode(交易码。广义上是信息包格式识别信息)的电路，通过判断该tcode，能判断是否读出了信息包的首部和数据的任何一个。
存取请求执行电路290在来自FIFO状态判断电路31的EMPTY成为激活时，使FIFOIN激活。链路核心20以未激活FIFOIN为条件，使作为TD(TxData)的选通信号的TDS激活。
TFAIL是链路核心20用以使存取请求执行电路290得知发送失败的信号。
存取请求发生电路292接收来自缓冲管理器70的作为读出确认的RACK和来自FIFO状态判断电路31的FULL，将作为读出请求的RREQ输出到缓冲管理器70。
ACK写入请求发生电路294接收来自链路核心20的TCMP和来自缓冲管理器70的WACK，将WREQ输出到缓冲管理器70。ACK写入数据和地址发生电路296接收来自链路核心20的TACK，将写回发送信息包的信道的ACK码作为WDATA输出，将回写ACK的地址作为WADR输出。3.3发送侧的工作
下面使用图28的定时波形图对发送侧的工作进行详细说明。
首先说明链路核心20的工作。
已知使发送开始的TSTART激活后，则如图28的B1所示，链路核心20使用作为选通信号的TDS从FIFO30取入TD。这时在链路核心20按首部(H0～H3)、数据(D0～Dn)的顺序取入TD。
图29A示出在串行总线上传输的非同步信息包的格式(IEEE 1394标准)。另一方面，图29B示出存储在RAM80的首部区的非同步发送信息包的首部部分的格式。如该图所示，首部的第4字段成为数据指示字。
链路核心20在图28的B2所示的位置上不使TDS激活。因而如图3B所示，作为首部的第4字段的H4未被链路20取入。如图29B所示，第4字段的H4是数据指示字，链路核心20无须该数据指示字。在B3所示的期间，链路核心20生成首部CRC(参照图29A)并进行附加到首部的处理。
一个信息包的发送处理结束后，如B4所示，链路核心20使TCMP激活。而且，将从发送的目标节点通过PHY芯片返回的ACK码(参照图1A、图23B、图23C)，如B6所示，输出到DMAC40作为TACK。此ACK码，借助ACK写入请求发生电路294、ACK写入数据和地址发生电路296，写回到RAM80的首部区的首部(图29B的第7字段)。
下面说明FIFO30的动作。
FIFO30接收来自缓冲管理器70的RDATA，作为TD输出到链路核心20。
FIFO30内的FIFO状态判断电路31用内装的计数器对FIFO30的数据数(FIFO计数)进行计数。而且在FIFO30成为腾空(数据数＝0)的情况时，如图28的B6所示，使EMPTY激活。而在FIFO30成为充满(数据数＝2)时，如B7所示，使FULL激活(H电平)。FIFO30成为腾空，就是借助EMPT、FIFOIN被传输到DMAC40内的存取请求执行电路290、链路核心20。而FIFO30成为充满，借助FULL被传输到DMAC40中的存取请求发生电路292。
下面说明DMAC40的工作。
存取请求发生电路292，如B8所示，以FULL为非激活(L电平)(FIFO30未充满)为条件使RREQ激活。而且，从缓冲管理器70接收RACK后，使RREQ非激活。
在本实施形态中，在发送时总线协调中，使来自DMAC40(或DMAC42)的存取请求的优先顺序最高。因此，在来自DMAC40的RREQ和来自CPU接口60或通路用的DMAC54的存取请求(另一个RREQ)进行竞争时，RREQ方优先。另一方面，当在RREQ更前面有来自CPU接口60或通路用的DMAC54的存取请求时，如B9所示，只在赋予的期间等待DMAC40的存取请求。因而来自缓冲管理器70的RDATA与到链路核心20的TD不同步。基于该理由，在本实施例中设置用以调整RDATA和TD的相位的FIFO30。这时，FIFO30可以配备相位调整所必须的最低限度级数(3级以下较好，最好是2级以下)。
发送开始后，指示字更新电路284如图30A所示进行首部指示字HP的增加(在广义上是更新)。而且，地址发生电路288，如图28的B10所示，产生与增加的首部指示字对对应的RADR。似这样，RDATA首部部分依次从RAM80读出。
读出H4作为RDATA后，在信息包结合电路280中包括的数据指示字取得电路285取得该H4作为数据指示字DP。更具体地说，读出H0作为RDATA后，数据指示字取得电路285内的tcode判断电路286判断在H0中包含的tcode(参照图29B)。而且，在根据tcode(广义上是信息包格式识别信息)判断为在首部的例如第4字段上存在数据指示字的情况下，在读出H4作为RDATA时，数据指示字取得电路285取得该H4。即，如图28的B11所示，取得RDATA的H4作为数据指示字，并作为RADR输出。
在本实施形态中，如B3、B11所示，利用链路核心20生成首部CRC期间，从RDATA取得作为数据指示字的H4。即，在本实施形态中，首部CRC的生成由链路核心20进行，DMAC40与其无关。另一方面，数据指示字的取得由DMAC40进行，链路核心20与其无关。在本实施形态中，着眼于此，在图29A中在配置首部CRC的第4字段上，如图29B所示，配置着数据指示字。而且，利用生成首部CRC的期间从RDATA取得作为数据指示字的H4。通过这样处理，在处理期间能防止产生浪费。
取得数据字后，指示字更新电路284如图30B所示，进行作为所取得的数据指示字的H4的增加。而且，地址发生电路288，如图28的B12所示，产生与增加的数据指示字对应的RADR。这样以来，能从RAM80依次读出RDATA的数据部分。
1个信息包的发送处理结束，如B4所示，使TCMP激活后，ACK写入请求发生电路294如B13所示，使WREQ激活。而且，使用TACK从链路核心20对ACK写入数据及地址发生电路296发送的ACK码，如B14所示，作为WDATA输出。这时，输出ACK码的写入地址即HP+7，作为WADR。通过这样处理，如在图23B，图23C中所述，可以对信息包的发送源的信道写回来自目标节点的ACK码。
如图29B所示，WADR变为HP+7，ACK码写回到首部的第7字段。
如上述那样，能使来自首部区的首部如来自数据区的数据结合建立发送信息包。
特别是，在本实施形态中，首部与数据的结合由DMAC40进行，而链路核心20与其无关。因而能简化链路核心20的结构和处理。
在本实施形态中，数据指示字取得电路285从RDATA取得数据指示字(H4)，根据所取得的该数据指示字产生RADR并读出数据。通过这样处理，能使首部和与该首部对应的数据适当地结合。能简化首部与数据的结处理所需的电路结构。
首部区与数据区的边境等的，分离RAM80的区域的边界(图17的P1～P6)的设定可以这样来实现，即；CPU66(固件等)通过CPU接口60，对图6的寄存器46中包含的指示字设定寄存器，设定指示边界地址的指示字。4、电子设备
以下，说明包含本实施形态的数据传输控制装置的电子设备的例子。
例如，在图31A中示出作为电子设备之一的打印机的内部框图。在图32A中示出其外观图。CPU(微型计算机)510，进行系统的总体控制等。操作部511，用于由用户操作打印机：在ROM516内存储着控制程序、字形等，RAM518，具有作为CPU510的工作区的功能，显示板519，用于使用户观察打印机的动作状态。
通过PHY芯片502、数据传输控制装置500从个人计算机等其他节点传送到的打印数据，通过总线504直接传送到打印处理部512。然后，打印数据，由打印处理部512进行所赋予的处理，并由包括打印头等的打印部(用于输出数据的装置)514在纸上进行打印并输出。
在图31B中示出作为电子设备之一的扫描器的内部框图。在图32B中示出其外观图。CPU520，进行系统的总体控制等。操作部521，用于由用户操作扫描器。在ROM526内存储着控制程序等，RAM528，具有作为CPU520的工作区的功能。
利用由光源、光电变换器等构成的图象读取部(用于取入数据的装置)522读取原稿的图象，并由图象处理部524对所读取的图象数据进行处理。然后，通过总线505将处理后的图象数据直接传送到数据传输控制装置500。数据传输控制装置500，通过将首部等附加于该图象数据而生成信息包，并通过PHY芯片502发送到个人计算机等其他节点。
在图31C中示出作为电子设备之一的CD-R驱动器的内部框图。在图32C中示出其外观图。CPU530，进行系统的总体控制等。操作部530，用于由用户操作CD-R。在ROM536内存储着控制程序等，RAM538具有作为CPU530的工作区的功能。
利用由激光器、电动机、光学系统等构成的读取和写入部(用于取入数据的装置或用于存储数据的装置)533从CD-R532读取的数据，输入到信号处理部534，进行纠错处理等所赋予的信号处理。然后，通过总线506将进行了信号处理的数据直接传送到数据传输控制装置500。数据传输控制装置500，通过将首部等附加于该图象数据而生成信息包，并通过PHY芯片502发送到个人计算机等其他节点。
另一方面，通过PHY芯片502、数据传输控制装置500从其他节点传送到的数据，通过总线506直接传送到信号处理部534。然后，由信号处理部534对该数据进行所赋予的信号处理，并由读取和写入部533存储在CD-R532内。
另外，在图31A、图31B、图31C中，除PCU510、520、530外，也可以另外设置用于进行数据传输控制装置500中的数据传输控制的CPU。
通过将本实施形态的数据传输控制装置应用于电子设备，可以进行高速的数据传输。因此，当用户由个人计算机等进行了打印输出指示时，将以很小的延时完成打印。此外，在对扫描器发出取入图象数据的指示后，用户可以看到以很小的延时读取图象。另外，能以高速进行从CD-R的数据读取或对CD-R的数据写入。进一步，也可以很容易地将多个电子设备与一个主系统连接使用，或将多个电子设备与多个主系统连接使用。
另外，通过将本实施形态的数据传输控制装置应用于电子设备，可以减轻在CPU上运行的固件的处理负荷，并能采用廉价的CPU和低速的总线。进一步，由于能够降低数据传输控制装置的成本和实现小型化，所以也能降低电子设备的成本并实现小型化。
作为可以应用本实施形态的数据传输控制装置的电子设备，除上述以外，例如也可以考虑各种光盘驱动器(CDROM、DVD)、磁性光盘驱动器(MO)、硬盘驱动器、TV、VTR、电视摄像机、音响设备、电话机、投影机、个人计算机、电子记事薄、字处理器等各种设备。
本发明不限于本实施形态，在本发明的主旨范围内可以实现各种变形。
例如，本发明的数据传输控制装置的结构，以图6的结构最为理想，但并不限定于此。例如，在将发送信息包区域分离为多个信道的发明中，也可以不将存储装置分离为控制信息区和首部区。此外，在无须确认信息而只存储能连续传输的信息包数以上个数的确认信息的发明中，不但采用固6的结构，而且采用图8等各种结构。
另外，本发明，最好是应用于按IEEE 1394标准进行的数据传输，但并不限定于此。例如，本发明也可以应用于与IEEE 1394基于同一思路的标准或对IEEE1394有所发展的标准的数据传输。

Claims (34)

1.一种用以在与总线连接的多个节点之间传输数据的数据传输控制装置，其特征在于它包括：
信息包结合装置，在可随机存取的存储装置被分离为用上层写入控制信息的控制信息区和用上层写入数据的数据区的情况下，从上述存储装置的上述控制信息区读出信息包的控制信息，从上述存储装置的上述数据区读出与该控制信息成对的信息包的数据，将由上述控制信息和上述数据构成的帧的发送信息包结合；
链路装置，提供用以将所读出而结合的上述发送信息包传输到各节点的服务。
2.如权利要求1所述的数据传输控制装置，其特征在于，上述信息包结合装置从由上述控制信息区读出的控制信息取得用以指示由上述数据区读出的数据的地址的数据指示字，用所取得的数据指示字从上述数据区读出数据。
3.如权利要求2所述的数据传输控制装置，其特征在于，上述信息包结合装置利用上述链路装置生成信息包的控制信息的差错检测信息的期间，从控制信息取得数据指示字。
4.如权利要求1的数据传输控制装置，其特征在于，上述信息包结合装置，在读出信息包的控制信息后，根据信息包控制信息中包含的信息包格式识别信息进行判断时，更新用以指示从上述控制信息区读出的控制信息的地址的控制信息指示字，读出信息包的数据后，根据上述信息包格式识别信息进行判断时，更新用以指示从上述数据区读出的数据地址的数据指示字。
5.如权利要求2的数据传输控制装置，其特征在于，上述信息包结合装置在读出信息包控制信息后，根据信息包控制信息中所包含的信息包格式识别信息进行判断时，更新用以指示从上述控制信息区读出的控制信息的地址的控制信息指示字，在读出信息包的数据后，根据上述信息包的格式识别信息进行判断时，更新用以指示从上述数据区读出的数据的地址的数据指示字。
6.如权利要求3的数据传输控制装置，其特征在于，上述信息包结合装置在读出信息包控制信息后，根据信息包控制信息中包含的信息包格式识别信息进行判断时，更新用以指示从上述控制信息区读出的控制信息的地址的控制信息指示字，在读出信息包的数据后，根据上述信息包格式识别信息进行判断时，更新用以指示从上述数据区读出的数据的地址的数据指示字。
7.如权利要求1的数据传输控制装置，其特征在于包括：
控制信息生成装置，在对上述数据区进行数据取入处理期间，生成控制信息，并将该控制信息写入上述控制信息区；
发送开始装置，以数据的取入处理和控制信息的写入处理这两者都完成为条件，命令信息包的发送开始。
8.如权利要求2的数据传输控制装置，其特征在于包括：
控制信息生成装置，在对上述数据区进行数据取入处理期间，生成控制信息，并将该控制信息写入上述控制信息区；
发送开始装置，以数据的取入处理和控制信息的写入处理这两者都完成为条件，命令信息包的发送开始。
9.如权利要求3的数据传输控制装置，其特征在于包括：
控制信息生成装置，在对上述数据区进行数据取入处理期间，生成控制信息，并将该控制信息写入上述控制信息区；
发送开始装置，以数据的取入处理和控制信息的写入处理这两者都完成为条件，命令信息包的发送开始。
10.如权利要求4的数据传输控制装置，其特征在于包括：
控制信息生成装置，在对上述数据区进行数据取入处理期间，生成控制信息，并将该控制信息写入上述控制信息区；
发送开始装置，以数据的取入处理和控制信息的写入处理这两者都完成为条件，命令信息包的发送开始。
11.一种用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置，其特征在于包括：
发送开始装置，在可随机存取的存储装置的发送信息包区域被分离为多个信道的情况下，在存储在上述多个信道中的信息包中，命令数据取入处理和控制信息的写入处理两者都已完成的信息包的发送开始；
读出装置，从发送信息包区的对应的信道读出已命令发送开始的信息包；
链路装置，提供用以将读出的信息包传输到各节点的服务。
12.如权利要求11的数据传输控制装置，其特征在于包括在从上述多个信道中的一个信道发送信息包的期间用以指示对其它信道的信息包的数据取入的装置。
13.如权利要求11的数据传输控制装置，其特征在于包括：
以清除数据取入中标志为条件，指示数据的取入同时设置该数据取入中标志，以数据的取入结束为条件，清除该数据取入中标志的装置；和
以清除发送中标志为条件，在命令信息包的发送开始的同时，设置该发送中标志，以信息包的发送结束为条件，清除该发送中标志的装置。
14.如权利要求12的数据传输控制装置，其特征在于包括：
以清除数据取入中标志为条件，在指示数据的取入的同时设置该数据取入中标志，以数据的取入结束为条件，清除该数据取入中标志的装置；和
以清除发送中标志为条件，在命令数据包的发送开始的同时设置该发送中标志，以信息包的发送结束为条件，清除发送中标志的装置。
15.如权利要求11的数据传输控制装置，其特征在于，存储在各信道中的各信息包包括用以使信息包之间连结的连结指示字，上述读出装置在由上述发送开始装置命令一个信道的信息包的发送开始时，使用上述连结指示字，依次连续读出其它信道的信息包。
16.如权利要求12的数据传输控制装置，其特征在于：存储在各信道中的各信息包包括用以使信息包相互连结的连结指示字，上述读出装置在由上述发送开始装置命令一个信道的信息包的发送开始时，使用上述连结指示字依次连续读出其它信道的信息包。
17.如权利要求13的数据传输控制装置，其特征在于，存储在各信道中的各信息包包括用以使信息包互相连结的连结指示字，上述读出装置在由上述发送开始装置命令一个信道的信息包的发送开始时，使用上述连结指示字，依次连续读出其它信道的信息包。
18.如权利要求11的数据传输控制装置，其特征在于包括将从信息包传输端返送回的确认信息写回到发送信息包区的多个信道中的该信息包发送源的信道的写回装置。
19.如权利要求12的数据传输控制装置，其特征在于包括将从信息包传输端返送回的确认信息写回到发送信息包区的多个信道中的该信息包的发送源的信道的写回装置。
20.如权利要求13的数据传输控制装置，其特征在于包括将从信息包传输端返送回的确认信息写回到发送信息包区的多个信道中的该信息包的发送源的信道的写回装置。
21.如权利要求15的数据传输控制装置，其特征在于包括将从信息包传输端返送回的确认信息写回到发送信息包区的多个信道中的该信息包的发送源的信道的写回装置。
22.一种用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置，其特征在于包括：
读出在存储装置中写入的信息包的读出装置；提供用以将读出的信息包传输到各节点的服务的链路装置；只存储能连续传输的信息包数以上的个数的从信息包传输端返送回来的确认信息而无须确认已被返送回的确认信息的装置。
23.一种用以在与总线连接的多个节点之间进行数据传输的数据传输控制装置，其特征在于包括：
设定反复发送次数信息的装置；生成基本控制信息的控制信息生成装置；命令信息包的发送开始的发送开始装置；在命令信息包开始发送时，通过回写上述基本控制信息，依次生成与连续传输的信息包的数据成对的控制信息的控制信息改写装置；连续传输由数据和依次生成的控制信息构成帧的信息包直到反复发送次数信息成为规定的值为止的装置。
24.如权利要求23的数据传输控制装置，其特征在于，上述基本控制信息包括上述反复发送次数信息、用以指示从可随机存取的存储装置的数据区读出的数据的地址的数据指示字、事务识别信息；上述控制信息改写装置改写上述反复发送次数信息、上述数据指示字以及上述事务识别信息。
25.如权利要求1的数据传输控制装置，其特征在于包括：与后级的应用连接的第1总线；控制该数据传输控制装置的第2总线；与物理层设备电连接的第3总线；与上述存储装置电连接的第4总线；进行用以在上述第1、第2、第3总线的任一个与上述第4总线之间确立数据路径的协调的协调装置。
26.如权利要求11的数据传输控制装置，其特征在于包括：与后级的应用连接的第1总线；控制该数据传输控制装置的第2总线；与物理层设备电连接的第3总线；与上述存储装置电连接的第4总线；进行用以在上述第1、第2、第3总线的任一个与上述第4总线之间确立数据路轻的协调的协调装置。
27.如权利要求22的数据传输控制装置，其特征在于包括：与后级的应用连接的第1总线；控制该数据传输控制装置的第2总线；与物理层设备电连接的第3总线；与上述存储装置电连接的第4总线；进行用以在上述第1、第2、第3总线的任一个与上述第4总线之间确立数据路径的协调的协调装置。
28.如权利要求23的数据传输控制装置，其特征在于包括：与后级的应用连接的第1总线；控制该数据传输控制装置的第2总线；与物理层设备电连接的第3总线；与上述存储装置电连接的第4总线；进行用以在上述第1、第2、第3总线的任一个与上述第4总线之间确立数据路径的协调的协调装置。
29.如权利要求1的数据传输控制装置，其特征在于，进行按照IEEE 1394标准的数据传输。
30.如权利要求11的数据传输控制装置，其特征在于，进行按照IEEE 1394标准的数据传输。
31.如权利要求22的数据传输控制装置，其特征在于，进行按照IEEE 1394标准的数据传输。
32.如权利要求23的数据传输控制装置，其特征在于，进行按照IEEE 1394标准的数据传输。
33.一种电子设备，其特征在于包括：权利要求1-32中任一项的数据传输控制装置；通过上述数据传输控制装置及总线，对从其它节点接收的数据进行规定处理的装置；用以输出或存储进行了处理的数据的装置。
34.一种电子设备，其特征在于包括：权利要求1～32中任一项的数据传输控制装置；通过上述数据传输控制装置及总线，对向其它节点发送的数据进行规定处理的装置；用以取入进行了处理的数据的装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608441B2 (ja) * 1999-07-15 2005-01-12 セイコーエプソン株式会社 データ転送制御装置及び電子機器
JP4591736B2 (ja) * 2001-02-21 2010-12-01 ソニー株式会社 情報処理装置および方法、記録媒体、並びにプログラム
JP3870717B2 (ja) * 2001-05-14 2007-01-24 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US7586914B2 (en) * 2001-09-27 2009-09-08 Broadcom Corporation Apparatus and method for hardware creation of a DOCSIS header
US8185943B1 (en) 2001-12-20 2012-05-22 Mcafee, Inc. Network adapter firewall system and method
US7761605B1 (en) 2001-12-20 2010-07-20 Mcafee, Inc. Embedded anti-virus scanner for a network adapter
JP3671925B2 (ja) 2002-03-20 2005-07-13 セイコーエプソン株式会社 データ転送制御装置、電子機器及びデータ転送制御方法
KR100964657B1 (ko) * 2002-12-07 2010-06-21 엘지전자 주식회사 홈 네트워크 시스템의 데이터 다운로드 방법
FR2850508B1 (fr) 2003-01-23 2005-11-11 Canon Europa Nv Procede d'insertion et de traitement d'informations pour le controle par un noeud de la diffusion d'un flux de donnees traversant un reseau de base d'un reseau heterogene, et noeuds correspondants
EP1553738A1 (en) * 2004-01-12 2005-07-13 Thomson Licensing S.A. Method and apparatus for generating data packets
KR20080066988A (ko) * 2005-11-09 2008-07-17 노키아 코포레이션 직접 메모리 액세스 콘트롤러에 의한 데이터 직렬화를제공하는 장치, 방법 및 컴퓨터 프로그램 생성물
EP1903437A3 (en) 2006-07-31 2008-10-22 Seiko Epson Corporation Update data transmission method, firmware writing system, and update data transmission program
US20080071770A1 (en) * 2006-09-18 2008-03-20 Nokia Corporation Method, Apparatus and Computer Program Product for Viewing a Virtual Database Using Portable Devices
JP5459470B2 (ja) * 2009-06-10 2014-04-02 富士ゼロックス株式会社 情報処理装置およびプログラム
EP2597832B1 (en) * 2011-11-02 2016-12-28 Renesas Electronics Europe Limited Message buffer controller
US9555186B2 (en) 2012-06-05 2017-01-31 Tandem Diabetes Care, Inc. Infusion pump system with disposable cartridge having pressure venting and pressure feedback
JP2015119255A (ja) * 2013-12-17 2015-06-25 Ｎｅｃエンジニアリング株式会社 送信装置、及び、送信方法
JP7270387B2 (ja) * 2019-01-15 2023-05-10 キヤノン株式会社 画像処理装置、画像処理装置の制御方法、およびプログラム
CN114765494B (zh) * 2021-01-14 2024-10-15 瑞昱半导体股份有限公司 具有数据重用机制的数据传输方法及装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0574140A1 (en) 1992-05-29 1993-12-15 Hewlett-Packard Company Network adapter which places a network header and data in separate memory buffers
JP3093543B2 (ja) 1993-12-20 2000-10-03 富士通株式会社 フレーム通信装置
JPH0879310A (ja) 1994-08-31 1996-03-22 Kawasaki Steel Corp 送信用バッファデータ格納方法及び送信用バッファデータ格納装置
GB9516777D0 (en) 1995-08-16 1995-10-18 Int Computers Ltd Network coupler
EP0804008B1 (en) 1996-04-26 2006-11-15 Texas Instruments Incorporated Apparatus for data packet transfer control
EP0803821A3 (en) * 1996-04-26 1998-01-28 Texas Instruments Incorporated DMA channel assignment in a data packet transfer device
JPH1040211A (ja) 1996-04-30 1998-02-13 Texas Instr Inc <Ti> パケット化されたデータ通信インタフェース機器内での直接メモリアクセス優先順位を割り当てるための方法ならびにｄｍａチャンネル回路
JPH1023101A (ja) 1996-07-02 1998-01-23 Fujitsu Ltd データ転送インタフェース回路及びデータ転送方法
JP3525734B2 (ja) 1997-04-25 2004-05-10 ソニー株式会社 情報記録装置及び方法、情報再生装置及び方法
JP3733699B2 (ja) 1997-06-20 2006-01-11 ソニー株式会社 シリアルインタフェース回路
US6324178B1 (en) * 1998-05-26 2001-11-27 3Com Corporation Method for efficient data transfers between domains of differing data formats

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