JP2000148716A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000148716A JP2000148716A JP10324776A JP32477698A JP2000148716A JP 2000148716 A JP2000148716 A JP 2000148716A JP 10324776 A JP10324776 A JP 10324776A JP 32477698 A JP32477698 A JP 32477698A JP 2000148716 A JP2000148716 A JP 2000148716A
- Authority
- JP
- Japan
- Prior art keywords
- system function
- function modules
- modules
- connection
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来、大規模集積回路の開発において既存機
能モジュール間の接続は、大規模になればなるほど信号
接続ライン数が増え、その接続回路も複雑になり、開発
期間の長期化、接続回路の高コスト化という問題があっ
た。 【解決手段】 上述の問題を解決するために、機能モジ
ュール(101-106)間の接続を少ないライン数で実現でき
る接続手段を設け、該機能モジュール(101-106)毎に共
通の接続インタフェース(113)にして、そのインタフェ
ースに専用プロセッサを内蔵させることにより、各機能
モジュール間のデータ転送を共通プロトコル化した構成
にした。
能モジュール間の接続は、大規模になればなるほど信号
接続ライン数が増え、その接続回路も複雑になり、開発
期間の長期化、接続回路の高コスト化という問題があっ
た。 【解決手段】 上述の問題を解決するために、機能モジ
ュール(101-106)間の接続を少ないライン数で実現でき
る接続手段を設け、該機能モジュール(101-106)毎に共
通の接続インタフェース(113)にして、そのインタフェ
ースに専用プロセッサを内蔵させることにより、各機能
モジュール間のデータ転送を共通プロトコル化した構成
にした。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のシステム機
能モジュールなどを集積する半導体集積回路において、
その複数のシステム化された大規模機能モジュール（I
P;Intellectual Property）間を少ない配線数で接続で
き、しかも同一層内で接続できる手段を備えた低コスト
の大規模半導体集積回路の構成に関する。
能モジュールなどを集積する半導体集積回路において、
その複数のシステム化された大規模機能モジュール（I
P;Intellectual Property）間を少ない配線数で接続で
き、しかも同一層内で接続できる手段を備えた低コスト
の大規模半導体集積回路の構成に関する。
【０００２】
【従来の技術】従来、半導体集積回路内の複数の機能モ
ジュール間の接続は、８ビットを１単位とするバイトの
整数倍を基本とするバスで構成され、機能モジュール間
のデータの授受を行っていた。
ジュール間の接続は、８ビットを１単位とするバイトの
整数倍を基本とするバスで構成され、機能モジュール間
のデータの授受を行っていた。
【０００３】また、この場合、バスのビット数が増えれ
ば増えるほど配線層は、通常、複数層にまたがり、プロ
セスを複雑にし、高コストになっていた。
ば増えるほど配線層は、通常、複数層にまたがり、プロ
セスを複雑にし、高コストになっていた。
【０００４】機能モジュールの接続の低コスト化を狙っ
た関連する公知例として、特願平９―２０９９（特開平
９―１９８３４１）、特願平８―２９１９７２（特開平
１０―１３５３４１）などがある。
た関連する公知例として、特願平９―２０９９（特開平
９―１９８３４１）、特願平８―２９１９７２（特開平
１０―１３５３４１）などがある。
【０００５】
【発明が解決しようとする課題】上述したビット幅の多
いバス構成では、機能モジュールが多くなればなる程、
機能モジュール間の接続配線の引き回しが多くなりレイ
アウトを複雑にしていた。また、機能モジュール自体が
システム化されて大規模集積化される程、接続プロトコ
ルが複雑になってくる課題もある。
いバス構成では、機能モジュールが多くなればなる程、
機能モジュール間の接続配線の引き回しが多くなりレイ
アウトを複雑にしていた。また、機能モジュール自体が
システム化されて大規模集積化される程、接続プロトコ
ルが複雑になってくる課題もある。
【０００６】本発明の目的は、機能モジュール自体が大
規模化し、システム化した場合にも、容易にモジュール
間の接続が出来、接続のための配線層も少なく出来、既
存のシステム機能モジュール間の接続開発期間も短ＴＡ
Ｔ（Turn Around Time）化出来る低コストな機能モジュ
ール(IP)接続手段を提供することにある。
規模化し、システム化した場合にも、容易にモジュール
間の接続が出来、接続のための配線層も少なく出来、既
存のシステム機能モジュール間の接続開発期間も短ＴＡ
Ｔ（Turn Around Time）化出来る低コストな機能モジュ
ール(IP)接続手段を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、独立した複数のシステム機能モジュールを一つの半
導体チップ上にレイアウトしてなる半導体集積回路にお
いて、システム機能モジュール間の信号接続は６本以下
の配線ラインだけで接続することにより、全ての配線ラ
インは同一層に配置でき、システム機能モジュール毎に
共通構成の接続インタフェースの中に、システム機能モ
ジュール間のデータ授受プロトコル制御だけを専用に行
うプロセッサを内蔵させ、本プロセッサのプロトコル制
御により、システム機能モジュール間のデータの授受を
接続配線ラインを通じてのみで行える手段を設けた。
に、独立した複数のシステム機能モジュールを一つの半
導体チップ上にレイアウトしてなる半導体集積回路にお
いて、システム機能モジュール間の信号接続は６本以下
の配線ラインだけで接続することにより、全ての配線ラ
インは同一層に配置でき、システム機能モジュール毎に
共通構成の接続インタフェースの中に、システム機能モ
ジュール間のデータ授受プロトコル制御だけを専用に行
うプロセッサを内蔵させ、本プロセッサのプロトコル制
御により、システム機能モジュール間のデータの授受を
接続配線ラインを通じてのみで行える手段を設けた。
【０００８】また、各システム機能モジュール毎に共通
構成の接続インタフェースに内蔵させたシステム機能モ
ジュール間のデータ授受プロトコル制御だけを行う専用
プロセッサの内、どれか一つのシステム機能モジュール
の中のプロセッサだけが各システム機能モジュール間の
接続プロトコルを統括制御できる手段を有し、他のプロ
セッサは、統括制御プロセッサに上記プロトコル制御
上、従属する手段を設けた。この場合、どのシステム機
能モジュールの接続インタフェースのプロセッサでも上
記統括制御プロセッサに成り得る手段も設けた。
構成の接続インタフェースに内蔵させたシステム機能モ
ジュール間のデータ授受プロトコル制御だけを行う専用
プロセッサの内、どれか一つのシステム機能モジュール
の中のプロセッサだけが各システム機能モジュール間の
接続プロトコルを統括制御できる手段を有し、他のプロ
セッサは、統括制御プロセッサに上記プロトコル制御
上、従属する手段を設けた。この場合、どのシステム機
能モジュールの接続インタフェースのプロセッサでも上
記統括制御プロセッサに成り得る手段も設けた。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図１、図
２、図３、図４、図５、図６、図７を使って説明する。
２、図３、図４、図５、図６、図７を使って説明する。
【００１０】図１は、各機能モジュール１０１〜１０６
をディジーチェーンで接続した本発明の構成例を示す。
をディジーチェーンで接続した本発明の構成例を示す。
【００１１】図２は、各機能モジュール１０１〜１０６
を放射状に接続した本発明の構成例を示す。
を放射状に接続した本発明の構成例を示す。
【００１２】以下、動作説明する。
【００１３】まず、システム機能モジュール間は、１本
ないし、６本以下の信号接続ラインだけで、図１に示す
ように、ディジーチェーン１１３で接続されるか、図２
に示すように放射状にスターチェーン２０１で、接続さ
れる。各機能モジュール毎に共通化した接続インタフェ
ース部分１４０には、接続プロトコルを制御する専用プ
ロセッサが内蔵されている。このとき、機能モジュール
と専用プロセッサが内蔵された接続インタフェース部分
１４０との各機能モジュール固有の接続回路１５０は、
各機能モジュール毎に大幅に異なるが、接続インタフェ
ース部分１４０は、各機能モジュール毎にその基本構成
は共通である。さらに、ＩＣパッケージ外部への接続
は、各機能モジュール毎に接続されるピンインタフェー
ス回路部分１０７〜１１２から必要本数分ＩＣパッケー
ジピン１３０に接続される。
ないし、６本以下の信号接続ラインだけで、図１に示す
ように、ディジーチェーン１１３で接続されるか、図２
に示すように放射状にスターチェーン２０１で、接続さ
れる。各機能モジュール毎に共通化した接続インタフェ
ース部分１４０には、接続プロトコルを制御する専用プ
ロセッサが内蔵されている。このとき、機能モジュール
と専用プロセッサが内蔵された接続インタフェース部分
１４０との各機能モジュール固有の接続回路１５０は、
各機能モジュール毎に大幅に異なるが、接続インタフェ
ース部分１４０は、各機能モジュール毎にその基本構成
は共通である。さらに、ＩＣパッケージ外部への接続
は、各機能モジュール毎に接続されるピンインタフェー
ス回路部分１０７〜１１２から必要本数分ＩＣパッケー
ジピン１３０に接続される。
【００１４】図３は、図１の実施構成例のより具体化し
た例を示す。ここでは、７つの機能モジュールを接続す
る例を示した。マイコンコア機能モジュール３０１、Ｄ
ＲＡＭ機能モジュール３０７、ＵＳＢ（Universal Seri
al Bus）機能モジュール３０６、ＩｒＤＡ機能モジュー
ル３０４、及びＰＣＩ機能モジュール３０３は、１本か
ら６本の接続ライン３３３で結合される。一方、マイコ
ンとの密結合が必須なＣａｓｈｅＳＲＡＭ機能モジュー
ル３０２だけは、専用バス３２０で、マイコン機能モジ
ュール３０１と接続される。
た例を示す。ここでは、７つの機能モジュールを接続す
る例を示した。マイコンコア機能モジュール３０１、Ｄ
ＲＡＭ機能モジュール３０７、ＵＳＢ（Universal Seri
al Bus）機能モジュール３０６、ＩｒＤＡ機能モジュー
ル３０４、及びＰＣＩ機能モジュール３０３は、１本か
ら６本の接続ライン３３３で結合される。一方、マイコ
ンとの密結合が必須なＣａｓｈｅＳＲＡＭ機能モジュー
ル３０２だけは、専用バス３２０で、マイコン機能モジ
ュール３０１と接続される。
【００１５】図３の中で、各機能モジュールに共通な接
続インタフェース部分１４０のより具体的な構成例を図
４に示した。図４では、機能モジュール間の信号接続ラ
イン３３３を１本にした場合を示している。接続インタ
フェース１４０のプロトコル制御は、接続インタフェー
スに内蔵する専用プロセッサ４０３が行う。本プロセッ
サは、信号接続ライン３３３で接続された機能モジュー
ル間をプロトコル制御するバスマスターになったり、バ
スマスターに従属して制御されるバススレーブになった
りする。接続インタフェース部分１４０は、当該機能モ
ジュールの核となる部分と他の機能モジュールとの接続
制御を行う部分であり、核機能モジュール毎に共通回路
構成である。各機能モジュール内の固有接続回路部分１
５０は、各機能モジュール毎に回路構成が異なり、機能
モジュールの核４０４と共通接続インタフェース１４０
をつなぐ部分として位置づけられる。
続インタフェース部分１４０のより具体的な構成例を図
４に示した。図４では、機能モジュール間の信号接続ラ
イン３３３を１本にした場合を示している。接続インタ
フェース１４０のプロトコル制御は、接続インタフェー
スに内蔵する専用プロセッサ４０３が行う。本プロセッ
サは、信号接続ライン３３３で接続された機能モジュー
ル間をプロトコル制御するバスマスターになったり、バ
スマスターに従属して制御されるバススレーブになった
りする。接続インタフェース部分１４０は、当該機能モ
ジュールの核となる部分と他の機能モジュールとの接続
制御を行う部分であり、核機能モジュール毎に共通回路
構成である。各機能モジュール内の固有接続回路部分１
５０は、各機能モジュール毎に回路構成が異なり、機能
モジュールの核４０４と共通接続インタフェース１４０
をつなぐ部分として位置づけられる。
【００１６】まず、他の機能モジュールから受信された
データは、トランシーバ回路４１０を介して、さらにパ
ラシリ／シリパラ変換回路４１１を介して、に分離され
送信制御回路４１２と受信制御回路４１３を介して、受
信ポート４１５により、機能モジュール固有インタフェ
ース１５０と接続される。本制御は、専用プロセッサ４
０３が全て行っている。
データは、トランシーバ回路４１０を介して、さらにパ
ラシリ／シリパラ変換回路４１１を介して、に分離され
送信制御回路４１２と受信制御回路４１３を介して、受
信ポート４１５により、機能モジュール固有インタフェ
ース１５０と接続される。本制御は、専用プロセッサ４
０３が全て行っている。
【００１７】次に、図５、図６を使って、専用プロセッ
サ４０３の制御内容を説明する。
サ４０３の制御内容を説明する。
【００１８】図５は、統括制御する専用プロセッサを内
蔵するマスター機能モジュールから従属制御される専用
プロセッサを内蔵したスレーブ機能モジュールへのデー
タ転送を行う場合の制御手順フローを示す。本発明で
は、どの機能モジュールに内蔵する専用プロセッサもマ
スターとなり得るが、パケットデータの送信は、かなら
ず、統括制御プロセッサを有するマスター側からスレー
ブ側に行うことを前提とする。図６は、この時、その従
属制御プロセッサから統括制御プロセッサになる手順、
すなわち、バスマスターアービトレーションの制御手順
フローを示す。
蔵するマスター機能モジュールから従属制御される専用
プロセッサを内蔵したスレーブ機能モジュールへのデー
タ転送を行う場合の制御手順フローを示す。本発明で
は、どの機能モジュールに内蔵する専用プロセッサもマ
スターとなり得るが、パケットデータの送信は、かなら
ず、統括制御プロセッサを有するマスター側からスレー
ブ側に行うことを前提とする。図６は、この時、その従
属制御プロセッサから統括制御プロセッサになる手順、
すなわち、バスマスターアービトレーションの制御手順
フローを示す。
【００１９】以下、図５と図６を使って、各機能モジュ
ール間のパケットデータ転送制御を説明する。
ール間のパケットデータ転送制御を説明する。
【００２０】まず、電源入力後、専用プロセッサ、及び
接続インタフェース部分のシステムリセットが行われる
５０１・５５１。一実施例として、ここでは、マイコン
機能モジュールがバスマスターとなり、その他は、バス
スレーブ化される。
接続インタフェース部分のシステムリセットが行われる
５０１・５５１。一実施例として、ここでは、マイコン
機能モジュールがバスマスターとなり、その他は、バス
スレーブ化される。
【００２１】バスマスターからバススレーブへのデータ
転送は次のように行われる。送信モードを持つバスマス
ターは、バスＢｕｓｙフラグリセットし５０２、バス権
所有の意志表示を行い、バススレーブは、バスＢｕｓｙ
フラグを立て５５２、バス放棄の意志表示を行う。次
に、マスターから全スレーブに、送信先を示すスレーブ
ナンバー、送信コマンド等を送り５０５、スレーブ側
は、それを受け取ることにより、データ受信体制５５５
に入る。バスマスター側は、転送とスレーブ側からのそ
のアクノレッジを交互に繰り返しながら、データ転送を
繰り返す。
転送は次のように行われる。送信モードを持つバスマス
ターは、バスＢｕｓｙフラグリセットし５０２、バス権
所有の意志表示を行い、バススレーブは、バスＢｕｓｙ
フラグを立て５５２、バス放棄の意志表示を行う。次
に、マスターから全スレーブに、送信先を示すスレーブ
ナンバー、送信コマンド等を送り５０５、スレーブ側
は、それを受け取ることにより、データ受信体制５５５
に入る。バスマスター側は、転送とスレーブ側からのそ
のアクノレッジを交互に繰り返しながら、データ転送を
繰り返す。
【００２２】データ転送終了後は、図６に示すバスマス
タアービトレーションモードに突入する。現バスマスタ
ーは、スレーブモジュールが転送を要求しているかどう
かを確認するためのスレーブ側からの割り込みのステイ
タスリードポーリング６０１を行う。
タアービトレーションモードに突入する。現バスマスタ
ーは、スレーブモジュールが転送を要求しているかどう
かを確認するためのスレーブ側からの割り込みのステイ
タスリードポーリング６０１を行う。
【００２３】ここで、バスマスターが割り込みフラグを
検知した場合６０２、バスマスター権をバスマスタから
バススレーブに引き渡し、バスマスタが入れ替わる。以
降は、新たなバスマスターが前述した転送手順動作を繰
り返して、パケットデータ転送する。
検知した場合６０２、バスマスター権をバスマスタから
バススレーブに引き渡し、バスマスタが入れ替わる。以
降は、新たなバスマスターが前述した転送手順動作を繰
り返して、パケットデータ転送する。
【００２４】なお、各機能モジュール毎に転送一巡優先
順位がつけられており、同時にバスマスタ要求が来た場
合、その一巡優先順でマスタ順が決まっている。
順位がつけられており、同時にバスマスタ要求が来た場
合、その一巡優先順でマスタ順が決まっている。
【００２５】また、図７に、図５におけるデータ転送処
理５０７、データ受信処理５５５の内容のより詳しいフ
ローを示す。基本的な考え方は、１データ転送毎に受け
取り確認を行いながら先に進むアクノレッジ確認方式を
とっている。
理５０７、データ受信処理５５５の内容のより詳しいフ
ローを示す。基本的な考え方は、１データ転送毎に受け
取り確認を行いながら先に進むアクノレッジ確認方式を
とっている。
【００２６】
【発明の効果】本発明によれば、以下の効果がある。
【００２７】（１）システム機能モジュール間の接続ラ
イン数が、少なく、それにより、同一層内に接続ライン
を全て配線することができるので、システムＬＳＩ内の
機能モジュール（ＩＰ）自体が、大規模かつ、システム
化した場合でも容易に対応できる。
イン数が、少なく、それにより、同一層内に接続ライン
を全て配線することができるので、システムＬＳＩ内の
機能モジュール（ＩＰ）自体が、大規模かつ、システム
化した場合でも容易に対応できる。
【００２８】（２）機能モジュール接続インタフェース
が共通化できるので、従来既存の機能モジュールの接続
のためには、機能モジュールコア部分と共通化された接
続インタフェース部分をつなぐ、機能モジュール固有イ
ンタフェースだけを設計すれば良く、開発期間の短縮
（短ＴＡＴ）が見込める。
が共通化できるので、従来既存の機能モジュールの接続
のためには、機能モジュールコア部分と共通化された接
続インタフェース部分をつなぐ、機能モジュール固有イ
ンタフェースだけを設計すれば良く、開発期間の短縮
（短ＴＡＴ）が見込める。
【００２９】（３）上記、（１）、（２）により、複雑
な設計工程、チッププロセス工程を踏む必要が無く、低
コスト化ができる。
な設計工程、チッププロセス工程を踏む必要が無く、低
コスト化ができる。
【図１】本発明の一実施例として、機能モジュール間を
ディジーチェーン接続した場合を示すブロック図。
ディジーチェーン接続した場合を示すブロック図。
【図２】本発明の一実施例として、機能モジュール間を
放射状接続した場合を示すブロック図。
放射状接続した場合を示すブロック図。
【図３】本発明の一実施例として、具体的な機能モジュ
ール間をディジーチェーン接続した場合を示すブロック
図 。
ール間をディジーチェーン接続した場合を示すブロック
図 。
【図４】各機能モジュール共通の接続インタフェースの
回路構成例を示すブロック図。
回路構成例を示すブロック図。
【図５】接続インタフェースの機能モジュール間のパケ
ットデータ転送のプロトコル例を示す流れ図。
ットデータ転送のプロトコル例を示す流れ図。
【図６】接続インタフェースの機能モジュール間のパケ
ットデータ転送のプロトコル例において、バスマスタ権
の獲得例を示す流れ図。
ットデータ転送のプロトコル例において、バスマスタ権
の獲得例を示す流れ図。
【図７】図５、図６等におけるパケットデータ転送のよ
り詳しい転送手順例を示す流れ図。
り詳しい転送手順例を示す流れ図。
１００…システムＬＳＩ、１０１〜１０６…システム機
能モジュール、１０７〜１１２…外部接続部分、１１３
…機能モジュール間ディジー接続ライン、１３０…ＩＣ
パッケージピン、１４０…接続インタフェース、１５０
…各機能モジュール毎ニ異なる固有バス、２０１…機能
モジュール間スター接続ライン、３００…システムＬＳ
Ｉ、３０１…マイコンコア機能モジュール、３０２…キ
ャッシュＳＲＡＭ、３０３…ＰＣＩ機能モジュール、３
０４…ＩｒＤＡ機能モジュール、３０５…ＩＥＥＥ１３
９４機能モジュール、３０６…ＵＳＢ機能モジュール、
３０７…ＤＲＡＭ機能モジュール、３２０…専用バス、
３３３…機能モジュール間接続ライン、３６０…機能モ
ジュールと外部接続部分との接続ライン、３７１〜３７
４…外部接続部分、４０１…各機能モジュール（１０１
〜１０６）、４０３…プロトコル専用プロセッサ、４１
０…トランシーバ、４１１…パラシリインタフェース、
４１２…送信制御回路、４１３…受信制御回路、４１４
…送信用ポート、４１５…受信用ポート、５０１〜５０
９…接続インタフェース内蔵の専用プロセッサバスマス
タ動作フロー、５５１〜５５７…接続インタフェース内
蔵の専用プロセッサバススレーブ動作フロー、６０１〜
６０５…バスマスタのバスアービトレーションフロー、
６５１〜６５３…バススレーブのバスアービトレーショ
ンフロー。
能モジュール、１０７〜１１２…外部接続部分、１１３
…機能モジュール間ディジー接続ライン、１３０…ＩＣ
パッケージピン、１４０…接続インタフェース、１５０
…各機能モジュール毎ニ異なる固有バス、２０１…機能
モジュール間スター接続ライン、３００…システムＬＳ
Ｉ、３０１…マイコンコア機能モジュール、３０２…キ
ャッシュＳＲＡＭ、３０３…ＰＣＩ機能モジュール、３
０４…ＩｒＤＡ機能モジュール、３０５…ＩＥＥＥ１３
９４機能モジュール、３０６…ＵＳＢ機能モジュール、
３０７…ＤＲＡＭ機能モジュール、３２０…専用バス、
３３３…機能モジュール間接続ライン、３６０…機能モ
ジュールと外部接続部分との接続ライン、３７１〜３７
４…外部接続部分、４０１…各機能モジュール（１０１
〜１０６）、４０３…プロトコル専用プロセッサ、４１
０…トランシーバ、４１１…パラシリインタフェース、
４１２…送信制御回路、４１３…受信制御回路、４１４
…送信用ポート、４１５…受信用ポート、５０１〜５０
９…接続インタフェース内蔵の専用プロセッサバスマス
タ動作フロー、５５１〜５５７…接続インタフェース内
蔵の専用プロセッサバススレーブ動作フロー、６０１〜
６０５…バスマスタのバスアービトレーションフロー、
６５１〜６５３…バススレーブのバスアービトレーショ
ンフロー。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 5B061 FF04 SS01 5B062 AA02 AA10 BB06 DD10 FF05 5B077 HH03 NN07 5F038 CA03 CA10 CD07 DF04 DF05 DF07 DF14 EZ20 5F064 AA01 BB01 BB09 BB13 BB14 DD32
Claims (7)
- 【請求項１】独立した複数のシステム機能モジュールを
一つの半導体チップ上にレイアウトしてなる半導体集積
回路において、該システム機能モジュール間の信号接続
は１本の配線ラインだけで接続され、該全ての配線ライ
ンは同一層に配置され、該システム機能モジュール全て
に共通構成の接続インタフェースの中に、該システム機
能モジュール間のデータ授受プロトコル制御だけを専用
に行うプロセッサを各機能システムモジュール毎に内蔵
させ、該システム機能モジュール間のデータの授受を該
接続配線ラインを通じてのみで行える手段を設けたこと
を特徴とする半導体集積回路。 - 【請求項２】独立した複数のシステム機能モジュールを
一つの半導体チップ上にレイアウトしてなる半導体集積
回路において、該システム機能モジュール間の信号接続
は２本の配線ラインだけで接続され、該全ての配線ライ
ンは同一層に配置され、該システム機能モジュール全て
に共通構成の接続インタフェースの中に、該システム機
能モジュール間のデータ授受プロトコル制御だけを専用
に行うプロセッサを各機能システムモジュール毎に内蔵
させ、該システム機能モジュール間のデータの授受を該
接続配線ラインを通じてのみで行える手段を設けたこと
を特徴とする半導体集積回路。 - 【請求項３】独立した複数のシステム機能モジュールを
一つの半導体チップ上にレイアウトしてなる半導体集積
回路において、該システム機能モジュール間の信号接続
は３本の配線ラインだけで接続され、該全ての配線ライ
ンは同一層に配置され、該システム機能モジュール全て
に共通構成の接続インタフェースの中に、該システム機
能モジュール間のデータ授受プロトコル制御だけを専用
に行うプロセッサを各機能システムモジュール毎に内蔵
させ、該システム機能モジュール間のデータの授受を該
接続配線ラインを通じてのみで行える手段を設けたこと
を特徴とする半導体集積回路。 - 【請求項４】独立した複数のシステム機能モジュールを
一つの半導体チップ上にレイアウトしてなる半導体集積
回路において、該システム機能モジュール間の信号接続
は４本の配線ラインだけで接続され、該全ての配線ライ
ンは同一層に配置され、該システム機能モジュール全て
に共通構成の接続インタフェースの中に、該システム機
能モジュール間のデータ授受プロトコル制御だけを専用
に行うプロセッサを各機能システムモジュール毎に内蔵
させ、該システム機能モジュール間のデータの授受を該
接続配線ラインを通じてのみで行える手段を設けたこと
を特徴とする半導体集積回路。 - 【請求項５】独立した複数のシステム機能モジュールを
一つの半導体チップ上にレイアウトしてなる半導体集積
回路において、該システム機能モジュール間の信号接続
は５本の配線ラインだけで接続され、該全ての配線ライ
ンは同一層に配置され、該システム機能モジュール全て
に共通構成の接続インタフェースの中に、該システム機
能モジュール間のデータ授受プロトコル制御だけを専用
に行うプロセッサを各機能システムモジュール毎に内蔵
させ、該システム機能モジュール間のデータの授受を該
接続配線ラインを通じてのみで行える手段を設けたこと
を特徴とする半導体集積回路。 - 【請求項６】独立した複数のシステム機能モジュールを
一つの半導体チップ上にレイアウトしてなる半導体集積
回路において、該システム機能モジュール間の信号接続
は６本以下の配線ラインだけで接続され、該全ての配線
ラインは同一層に配置され、該システム機能モジュール
全てに共通構成の接続インタフェースの中に、該システ
ム機能モジュール間のデータ授受プロトコル制御だけを
専用に行うプロセッサを各機能システムモジュール毎に
内蔵させ、該システム機能モジュール間のデータの授受
を該接続配線ラインを通じてのみで行える手段を設けた
ことを特徴とする半導体集積回路。 - 【請求項７】請求項６記載の半導体集積回路において、
各システム機能モジュール毎に共通構成の接続インタフ
ェースに内蔵させたシステム機能モジュール間のデータ
授受プロトコル制御だけを行う専用プロセッサの内、ど
れか一つのシステム機能モジュールの中のプロセッサだ
けが各システム機能モジュール間の接続プロトコルを統
括制御できる手段を有し、他のプロセッサは該統括制御
プロセッサに上記プロトコル制御上、従属する手段を有
し、どのシステム機能モジュールの接続インタフェース
のプロセッサでも該統括制御プロセッサに成り得る手段
を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324776A JP2000148716A (ja) | 1998-11-16 | 1998-11-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324776A JP2000148716A (ja) | 1998-11-16 | 1998-11-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000148716A true JP2000148716A (ja) | 2000-05-30 |
Family
ID=18169556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10324776A Pending JP2000148716A (ja) | 1998-11-16 | 1998-11-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000148716A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065550A1 (fr) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur |
| JP2004006987A (ja) * | 2003-08-21 | 2004-01-08 | Seiko Epson Corp | 集積回路装置 |
| US6707314B2 (en) | 2001-05-11 | 2004-03-16 | Seiko Epson Corporation | Integrated circuit device, electronic equipment, and method of placement of an integrated circuit device |
| US7360192B2 (en) | 2003-12-17 | 2008-04-15 | Seiko Epson Corporation | Macrocell, integrated circuit device, and electronic instrument |
| JP2008102681A (ja) * | 2006-10-18 | 2008-05-01 | Tokyo Denki Univ | Ｉｐコア及び複合ｉｐコア |
| WO2012131523A1 (en) * | 2011-03-31 | 2012-10-04 | International Business Machines Corporation | A method of submitting co-processor commands over an interconnect link |
| CN109446677A (zh) * | 2018-11-02 | 2019-03-08 | 南京贝伦思网络科技股份有限公司 | 基于网络芯片的通用平台及其搭建方法 |
-
1998
- 1998-11-16 JP JP10324776A patent/JP2000148716A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065550A1 (fr) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur |
| US7711012B2 (en) | 2001-02-16 | 2010-05-04 | Sharp Kabushiki Kaisha | Semiconductor device |
| US6707314B2 (en) | 2001-05-11 | 2004-03-16 | Seiko Epson Corporation | Integrated circuit device, electronic equipment, and method of placement of an integrated circuit device |
| JP2004006987A (ja) * | 2003-08-21 | 2004-01-08 | Seiko Epson Corp | 集積回路装置 |
| US7360192B2 (en) | 2003-12-17 | 2008-04-15 | Seiko Epson Corporation | Macrocell, integrated circuit device, and electronic instrument |
| US7627845B2 (en) | 2003-12-17 | 2009-12-01 | Seiko Epson Corporation | Macrocell, integrated circuit device, and electronic instrument |
| JP2008102681A (ja) * | 2006-10-18 | 2008-05-01 | Tokyo Denki Univ | Ｉｐコア及び複合ｉｐコア |
| WO2012131523A1 (en) * | 2011-03-31 | 2012-10-04 | International Business Machines Corporation | A method of submitting co-processor commands over an interconnect link |
| US9405550B2 (en) | 2011-03-31 | 2016-08-02 | International Business Machines Corporation | Methods for the transmission of accelerator commands and corresponding command structure to remote hardware accelerator engines over an interconnect link |
| US10175991B2 (en) | 2011-03-31 | 2019-01-08 | International Business Machines Corporation | Methods for the submission of accelerator commands and corresponding command structures to remote hardware accelerator engines over an interconnect link |
| CN109446677A (zh) * | 2018-11-02 | 2019-03-08 | 南京贝伦思网络科技股份有限公司 | 基于网络芯片的通用平台及其搭建方法 |
| CN109446677B (zh) * | 2018-11-02 | 2023-07-14 | 南京贝伦思网络科技股份有限公司 | 基于网络芯片的通用平台及其搭建方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100543712C (zh) | 总线系统及其方法 | |
| US7606959B2 (en) | Multiprocessor system using stacked processor modules and board to board connectors | |
| JP2558393B2 (ja) | 多重クラスタ信号プロセッサ | |
| JPH10503041A (ja) | バス結合遅延時の調停方式 | |
| EP0205801B1 (en) | Interrupt mechanism for multi-microprocessing system having multiple busses | |
| KR20130129388A (ko) | 프로세서 모듈들 사이에서 데이터를 송신하는 방법 및 회로 배열 | |
| US7581049B2 (en) | Bus controller | |
| US5566345A (en) | SCSI bus capacity expansion controller using gating circuits to arbitrate DMA requests from a plurality of disk drives | |
| JP2007034910A (ja) | マルチｃｐｕシステム及びスケジューラ | |
| JP2000148716A (ja) | 半導体集積回路 | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| JPH10161973A (ja) | バス制御装置およびバスユニット | |
| EP1161727B1 (en) | Bus bridge | |
| EP0577431B1 (en) | Method of resetting coupled modules and a system using the method | |
| KR100298567B1 (ko) | 연산처리기능부가 패킷형 메모리 시스템 및 그의 제어 방법 | |
| JP3156670B2 (ja) | 演算処理機能付パケット型メモリシステムおよびその制御方法 | |
| JP2969744B2 (ja) | 計算機システムのデータ伝送方式 | |
| JP5028817B2 (ja) | バスシステム | |
| CN100361111C (zh) | 总线整合系统 | |
| JP2632049B2 (ja) | マルチプロセッサシステム | |
| JPH1115779A (ja) | バス制御システム | |
| JPH01133169A (ja) | マルチプロセッサシステムの情報伝送方式 | |
| JPS63289664A (ja) | マルチｃｐｕ装置 | |
| JPH04106651A (ja) | システムバスの制御装置 | |
| JP2003022247A (ja) | 半導体装置 |