JP3156670B2 - 演算処理機能付パケット型メモリシステムおよびその制御方法 - Google Patents
演算処理機能付パケット型メモリシステムおよびその制御方法Info
- Publication number
- JP3156670B2 JP3156670B2 JP18033798A JP18033798A JP3156670B2 JP 3156670 B2 JP3156670 B2 JP 3156670B2 JP 18033798 A JP18033798 A JP 18033798A JP 18033798 A JP18033798 A JP 18033798A JP 3156670 B2 JP3156670 B2 JP 3156670B2
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- packet
- arithmetic processing
- memory
- type memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、大容量のメモリＬ
ＳＩに用いて好適なパケット型メモリバス・インタフェ
ースを有するパケット型メモリＬＳＩに関し、特に、パ
ケット型メモリＬＳＩに演算処理機能を付加した演算処
理機能付パケット型メモリＬＳＩのメモリシステム及び
その制御方法に関する。
ＳＩに用いて好適なパケット型メモリバス・インタフェ
ースを有するパケット型メモリＬＳＩに関し、特に、パ
ケット型メモリＬＳＩに演算処理機能を付加した演算処
理機能付パケット型メモリＬＳＩのメモリシステム及び
その制御方法に関する。
【０００２】
【従来の技術】メモリＬＳＩと演算処理機能付メモリＬ
ＳＩを用いて演算処理機能付メモリシステムを構成する
技術として、例えば特開平１０−０４９４２８号公報
（特願平０８−２０４６６８号）の記載が参照される。
ＳＩを用いて演算処理機能付メモリシステムを構成する
技術として、例えば特開平１０−０４９４２８号公報
（特願平０８−２０４６６８号）の記載が参照される。
【０００３】また、この技術に関連して、特にパケット
型メモリＬＳＩと演算処理機能付パケット型メモリＬＳ
Ｉを用いて同様の演算処理機能付メモリシステムを構成
する技術が、本願に先行して出願され本願出願時未公開
の特願平０９−０９７５８７号に記載されている。
型メモリＬＳＩと演算処理機能付パケット型メモリＬＳ
Ｉを用いて同様の演算処理機能付メモリシステムを構成
する技術が、本願に先行して出願され本願出願時未公開
の特願平０９−０９７５８７号に記載されている。
【０００４】ここで、パケット型メモリＬＳＩとは、例
えば、Direct Rambus DRAM（ダイレクト・ランバス・ダ
イナミックランダムアクセスメモリ、「DRDRAM」とい
う）やSynchronous−Link DRAM（シンクロナス・リンク
・ダイナミックランダムアクセスメモリ、「SLDRAM」と
いう）のような、パケットを用いてメモリアクセスを行
うことを特徴とするメモリＬＳＩのことであり、その解
説は、「IEEE Micro」誌のNov／Dec，1997号、“Direct
Rambus Technology：The Next Main Memory Standar
d”，pp18−28、及び、同誌同号の“SLDRAM：High−Per
formance，Open−Standard Memory”，pp29−39に、詳
しい解説がある。
えば、Direct Rambus DRAM（ダイレクト・ランバス・ダ
イナミックランダムアクセスメモリ、「DRDRAM」とい
う）やSynchronous−Link DRAM（シンクロナス・リンク
・ダイナミックランダムアクセスメモリ、「SLDRAM」と
いう）のような、パケットを用いてメモリアクセスを行
うことを特徴とするメモリＬＳＩのことであり、その解
説は、「IEEE Micro」誌のNov／Dec，1997号、“Direct
Rambus Technology：The Next Main Memory Standar
d”，pp18−28、及び、同誌同号の“SLDRAM：High−Per
formance，Open−Standard Memory”，pp29−39に、詳
しい解説がある。
【０００５】また、コプロセッサ内蔵パケット型メモリ
ＬＳＩとは、パケット型メモリＬＳＩのＬＳＩ内部にコ
プロセッサを搭載したものであり、本明細書では、コプ
ロセッサ以外の演算処理機能を搭載したＬＳＩをも含め
て「演算処理機能付パケット型メモリＬＳＩ」という。
ＬＳＩとは、パケット型メモリＬＳＩのＬＳＩ内部にコ
プロセッサを搭載したものであり、本明細書では、コプ
ロセッサ以外の演算処理機能を搭載したＬＳＩをも含め
て「演算処理機能付パケット型メモリＬＳＩ」という。
【０００６】一般に、メモリシステムはメモリＬＳＩを
複数個並べて構成されているものであり、演算に使用す
るデータを格納する機能しか有していない。これに対し
て、特開平１０−０４９４２８号公報に記載される演算
処理機能付メモリシステムは、メモリＬＳＩと演算処理
機能付メモリＬＳＩとを用いて構成されているものであ
り、演算処理機能付メモリシステム内の演算処理機能付
メモリＬＳＩで演算処理を行うことを可能としたるもの
である。
複数個並べて構成されているものであり、演算に使用す
るデータを格納する機能しか有していない。これに対し
て、特開平１０−０４９４２８号公報に記載される演算
処理機能付メモリシステムは、メモリＬＳＩと演算処理
機能付メモリＬＳＩとを用いて構成されているものであ
り、演算処理機能付メモリシステム内の演算処理機能付
メモリＬＳＩで演算処理を行うことを可能としたるもの
である。
【０００７】また、上記特願平０９−０９７５８７号に
記載される演算処理機能付きパケット型メモリシステム
は、パケット型メモリＬＳＩと演算処理機能付パケット
型メモリＬＳＩとを用いて構成されているものであり、
パケット型メモリＬＳＩに対してパケットを用いてメモ
リアクセスを行うという前述の機構を拡張し、パケット
を用いて、演算処理機能付きパケット型メモリＬＳＩに
おける演算処理の実行を制御する構成としたものであ
る。
記載される演算処理機能付きパケット型メモリシステム
は、パケット型メモリＬＳＩと演算処理機能付パケット
型メモリＬＳＩとを用いて構成されているものであり、
パケット型メモリＬＳＩに対してパケットを用いてメモ
リアクセスを行うという前述の機構を拡張し、パケット
を用いて、演算処理機能付きパケット型メモリＬＳＩに
おける演算処理の実行を制御する構成としたものであ
る。
【０００８】
【発明が解決しようとする課題】上記した先行出願等に
記載されるメモリシステムでは、従来のメモリバス、特
にパケット型メモリバスのバス構成をそのまま用いてい
て演算処理機能付メモリシステム、特に演算処理機能付
きパケット型メモリシステムを構成している。これは、
以下に述べるような理由による。
記載されるメモリシステムでは、従来のメモリバス、特
にパケット型メモリバスのバス構成をそのまま用いてい
て演算処理機能付メモリシステム、特に演算処理機能付
きパケット型メモリシステムを構成している。これは、
以下に述べるような理由による。
【０００９】一般に、メモリバスにおいては、バス上に
コマンドを発行することを許されているバスマスタはメ
モリコントローラＬＳＩだけである為、メモリバスの占
有権の調停は必要ない。また、メモリバス上で行われる
通信は、リードやライトなどのメモリアクセスだけであ
るため、通信フォーマットの数も少なく、その通信プロ
トコルは比較的単純である。
コマンドを発行することを許されているバスマスタはメ
モリコントローラＬＳＩだけである為、メモリバスの占
有権の調停は必要ない。また、メモリバス上で行われる
通信は、リードやライトなどのメモリアクセスだけであ
るため、通信フォーマットの数も少なく、その通信プロ
トコルは比較的単純である。
【００１０】このように、プロトコルが簡単であるた
め、従来のメモリバスを用いた演算処理機能付メモリシ
ステムは、メモリバスを介した相互交信を短時間で実行
できるという特徴を有している。
め、従来のメモリバスを用いた演算処理機能付メモリシ
ステムは、メモリバスを介した相互交信を短時間で実行
できるという特徴を有している。
【００１１】演算処理機能付メモリシステムは、従来の
メモリシステムとしての機能をも包含するシステムでも
あるため、メモリアクセス時の遅延時間を如何に削減す
るかという点は、データバンド幅の向上と並んで大きな
課題である。
メモリシステムとしての機能をも包含するシステムでも
あるため、メモリアクセス時の遅延時間を如何に削減す
るかという点は、データバンド幅の向上と並んで大きな
課題である。
【００１２】このため、上記した特徴は、演算処理機能
付メモリシステムのバスとして非常によく適合したもの
である、ということが出来る。
付メモリシステムのバスとして非常によく適合したもの
である、ということが出来る。
【００１３】しかしながら、メモリコントローラＬＳＩ
のみがバスマスタになることができるということは、演
算処理機能付メモリＬＳＩからメモリコントローラＬＳ
Ｉへの割り込み動作を行って、演算処理機能付メモリＬ
ＳＩがバスマスタになることが出来ない、ということを
意味する。
のみがバスマスタになることができるということは、演
算処理機能付メモリＬＳＩからメモリコントローラＬＳ
Ｉへの割り込み動作を行って、演算処理機能付メモリＬ
ＳＩがバスマスタになることが出来ない、ということを
意味する。
【００１４】そして、複雑な演算処理を演算処理機能付
メモリＬＳＩに実行させるためには、このような割り込
み動作を可能とし、メモリコントローラＬＳＩだけでな
く、演算処理機能付メモリＬＳＩもバスマスタとなるこ
とができるようにする必要がある。
メモリＬＳＩに実行させるためには、このような割り込
み動作を可能とし、メモリコントローラＬＳＩだけでな
く、演算処理機能付メモリＬＳＩもバスマスタとなるこ
とができるようにする必要がある。
【００１５】一方、複数のバスマスタが存在するシステ
ムとして、複数のプロセッサが１本のプロセッサバスに
接続されて並列動作を行うバス接続型並列処理システム
が存在する。バス接続型並列処理システムにおけるプロ
セッサバスの通信プロトコルは、メモリバスの通信プロ
トコルよりも大幅に煩雑である。これは、幾つかの原因
に起因する。
ムとして、複数のプロセッサが１本のプロセッサバスに
接続されて並列動作を行うバス接続型並列処理システム
が存在する。バス接続型並列処理システムにおけるプロ
セッサバスの通信プロトコルは、メモリバスの通信プロ
トコルよりも大幅に煩雑である。これは、幾つかの原因
に起因する。
【００１６】まず第１の原因は、プロセッサバスは複数
のバスマスタが存在することを前提にしたバスである、
ということである。このため、複数のバスマスタが同時
にプロセッサバスに対して要求を発行する可能性が生
じ、どのバスマスタが要求を出せるかを決めるプロセッ
サバスの占有権制御を行なわなければならない。
のバスマスタが存在することを前提にしたバスである、
ということである。このため、複数のバスマスタが同時
にプロセッサバスに対して要求を発行する可能性が生
じ、どのバスマスタが要求を出せるかを決めるプロセッ
サバスの占有権制御を行なわなければならない。
【００１７】更には、デッドロックやライブロックを避
けるために、プロセッサバス上でのフロー制御も必要と
なる。
けるために、プロセッサバス上でのフロー制御も必要と
なる。
【００１８】また、並列処理・分散処理の効率化のため
に、多数の種類のバス上の通信フォーマットやあるいは
多数の種類のバス上の交信パターンをサポートしなけれ
ばならない。
に、多数の種類のバス上の通信フォーマットやあるいは
多数の種類のバス上の交信パターンをサポートしなけれ
ばならない。
【００１９】さらに、キャッシュコヒーレンシなどのよ
うに、複数のプロセッサ間のデータの無矛盾性を保証す
る機構を、プロトコルに組み入れなければならないこと
もある。
うに、複数のプロセッサ間のデータの無矛盾性を保証す
る機構を、プロトコルに組み入れなければならないこと
もある。
【００２０】このように、通信プロトコルが煩雑である
ため、これらのシステムでは、複数のバスマスタを許容
できるものの、プロセッサバスを介した相互交信に時間
がかかる、という問題が生じる。
ため、これらのシステムでは、複数のバスマスタを許容
できるものの、プロセッサバスを介した相互交信に時間
がかかる、という問題が生じる。
【００２１】したがって、本発明は、上記した技術的課
題の認識に基づきなされたものであって、その主たる目
的は、演算処理機能付パケット型メモリＬＳＩ及び演算
処理機能付パケット型メモリシステムをベースとしなが
ら、演算処理機能付パケット型メモリＬＳＩがバスマス
タとなることを可能にする、より柔軟であり高機能な演
算処理機能付メモリシステム及びその制御方法を提供す
ることにある。
題の認識に基づきなされたものであって、その主たる目
的は、演算処理機能付パケット型メモリＬＳＩ及び演算
処理機能付パケット型メモリシステムをベースとしなが
ら、演算処理機能付パケット型メモリＬＳＩがバスマス
タとなることを可能にする、より柔軟であり高機能な演
算処理機能付メモリシステム及びその制御方法を提供す
ることにある。
【００２２】また本発明の他の目的は、上記の新たなパ
ケット型メモリバス技術により、パケット型メモリに、
信号線数本分を加えた外部入出力端子を備えた演算処理
機能付きパケット型メモリＬＳＩを実現し、この演算処
理機能付きパケット型メモリＬＳＩと、従来のパケット
型メモリＬＳＩとを、同一のパケット型メモリバスに接
続して用いることを可能とする演算処理機能付メモリシ
ステム及びその制御方法を提供することにある。
ケット型メモリバス技術により、パケット型メモリに、
信号線数本分を加えた外部入出力端子を備えた演算処理
機能付きパケット型メモリＬＳＩを実現し、この演算処
理機能付きパケット型メモリＬＳＩと、従来のパケット
型メモリＬＳＩとを、同一のパケット型メモリバスに接
続して用いることを可能とする演算処理機能付メモリシ
ステム及びその制御方法を提供することにある。
【００２３】本発明のさらに別の目的は、上記のパケッ
ト型メモリバスに接続されたパケット型メモリＬＳＩ及
び演算処理機能付パケット型メモリＬＳＩ双方に対する
メモリアクセスを、演算処理機能を付加したことによる
時間的なオーバーヘッドなしに実現する演算処理機能付
メモリシステム及びその制御方法を提供することにあ
る。
ト型メモリバスに接続されたパケット型メモリＬＳＩ及
び演算処理機能付パケット型メモリＬＳＩ双方に対する
メモリアクセスを、演算処理機能を付加したことによる
時間的なオーバーヘッドなしに実現する演算処理機能付
メモリシステム及びその制御方法を提供することにあ
る。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のパケット型メモリＬＳＩと、複数
の演算処理機能付パケット型メモリＬＳＩと、一つのメ
モリコントローラＬＳＩと、を少なくとも含む演算処理
機能付パケット型メモリシステムであって、前記メモリ
コントローラＬＳＩと、複数の前記パケット型メモリＬ
ＳＩと、複数の前記演算処理機能付パケット型メモリＬ
ＳＩとが、双方向のデータバスとコマンドバスとにより
接続され、更に、前記メモリコントローラＬＳＩと、複
数の前記演算処理機能付パケット型メモリＬＳＩとが、
前記メモリコントローラＬＳＩへ向かう一方向信号線で
あるレディ信号線と、双方向信号線であるバス調停信号
線とにより接続されている。本発明において、複数のメ
モリモジュールから構成される前記演算処理機能付パケ
ット型メモリシステムであって、前記演算処理機能付パ
ケット型メモリＬＳＩは、前記コマンドバスを用いてコ
マンドを送ることが出来る範囲を、前記演算処理機能付
パケット型メモリＬＳＩが属する前記メモリモジュール
内としてもよい。
め、本発明は、複数のパケット型メモリＬＳＩと、複数
の演算処理機能付パケット型メモリＬＳＩと、一つのメ
モリコントローラＬＳＩと、を少なくとも含む演算処理
機能付パケット型メモリシステムであって、前記メモリ
コントローラＬＳＩと、複数の前記パケット型メモリＬ
ＳＩと、複数の前記演算処理機能付パケット型メモリＬ
ＳＩとが、双方向のデータバスとコマンドバスとにより
接続され、更に、前記メモリコントローラＬＳＩと、複
数の前記演算処理機能付パケット型メモリＬＳＩとが、
前記メモリコントローラＬＳＩへ向かう一方向信号線で
あるレディ信号線と、双方向信号線であるバス調停信号
線とにより接続されている。本発明において、複数のメ
モリモジュールから構成される前記演算処理機能付パケ
ット型メモリシステムであって、前記演算処理機能付パ
ケット型メモリＬＳＩは、前記コマンドバスを用いてコ
マンドを送ることが出来る範囲を、前記演算処理機能付
パケット型メモリＬＳＩが属する前記メモリモジュール
内としてもよい。
【００２５】また本発明は、複数のパケット型メモリＬ
ＳＩと、複数の演算処理機能付パケット型メモリＬＳＩ
と、一つのメモリコントローラＬＳＩと、を少なくとも
含む演算処理機能付パケット型メモリシステムであっ
て、前記メモリコントローラＬＳＩと、複数の前記パケ
ット型メモリＬＳＩと、複数の前記演算処理機能付パケ
ット型メモリＬＳＩとが、双方向のデータバスとコマン
ドバスとにより接続され、更に、前記メモリコントロー
ラＬＳＩと、前記複数の前記演算処理機能付パケット型
メモリＬＳＩとが、前記メモリコントローラＬＳＩへ向
かう一方向信号線であるレディ信号線、及び、メモリコ
ントローラ割り込み信号線と、前記メモリコントローラ
ＬＳＩからの一方向信号線である演算処理機能付パケッ
ト型メモリ割り込み信号線と、により接続されている、
ことを特徴とする。
ＳＩと、複数の演算処理機能付パケット型メモリＬＳＩ
と、一つのメモリコントローラＬＳＩと、を少なくとも
含む演算処理機能付パケット型メモリシステムであっ
て、前記メモリコントローラＬＳＩと、複数の前記パケ
ット型メモリＬＳＩと、複数の前記演算処理機能付パケ
ット型メモリＬＳＩとが、双方向のデータバスとコマン
ドバスとにより接続され、更に、前記メモリコントロー
ラＬＳＩと、前記複数の前記演算処理機能付パケット型
メモリＬＳＩとが、前記メモリコントローラＬＳＩへ向
かう一方向信号線であるレディ信号線、及び、メモリコ
ントローラ割り込み信号線と、前記メモリコントローラ
ＬＳＩからの一方向信号線である演算処理機能付パケッ
ト型メモリ割り込み信号線と、により接続されている、
ことを特徴とする。
【００２６】本発明の演算処理機能付パケット型メモリ
システムの制御方法は、前記バス調停信号線を用いて、
前記メモリコントローラＬＳＩと複数の前記演算処理機
能付パケット型メモリＬＳＩの間で、現在前記コマンド
バスの占有権を有する、前記メモリコントローラＬＳＩ
もしくは複数の前記演算処理機能付パケット型メモリＬ
ＳＩのうちのいずれかに対して、前記コマンドバスの占
有権の譲渡を要求する。
システムの制御方法は、前記バス調停信号線を用いて、
前記メモリコントローラＬＳＩと複数の前記演算処理機
能付パケット型メモリＬＳＩの間で、現在前記コマンド
バスの占有権を有する、前記メモリコントローラＬＳＩ
もしくは複数の前記演算処理機能付パケット型メモリＬ
ＳＩのうちのいずれかに対して、前記コマンドバスの占
有権の譲渡を要求する。
【００２７】本発明の演算処理機能付パケット型メモリ
システムの制御方法は、メモリコントローラ割り込み信
号線を用いて、複数の前記演算処理機能付パケット型メ
モリＬＳＩのうちいずれかが、前記コマンドバスの占有
権を、前記メモリコントローラＬＳＩから当該の前記演
算処理機能付パケット型メモリＬＳＩへ譲渡することを
要求し、前記演算処理機能付パケット型メモリ割り込み
信号線を用いて、前記メモリコントローラＬＳＩが、前
記コマンドバスの占有権を、前記演算処理機能付パケッ
ト型メモリＬＳＩから前記メモリコントローラＬＳＩへ
譲渡することを要求する。
システムの制御方法は、メモリコントローラ割り込み信
号線を用いて、複数の前記演算処理機能付パケット型メ
モリＬＳＩのうちいずれかが、前記コマンドバスの占有
権を、前記メモリコントローラＬＳＩから当該の前記演
算処理機能付パケット型メモリＬＳＩへ譲渡することを
要求し、前記演算処理機能付パケット型メモリ割り込み
信号線を用いて、前記メモリコントローラＬＳＩが、前
記コマンドバスの占有権を、前記演算処理機能付パケッ
ト型メモリＬＳＩから前記メモリコントローラＬＳＩへ
譲渡することを要求する。
【００２８】本発明の演算処理機能付パケット型メモリ
システムの制御方法は、前記メモリコントローラＬＳＩ
が前記コマンドバスの占有権を有する時に、複数の前記
演算処理機能付パケット型メモリＬＳＩのいずれかが、
前記コマンドバスの占有権の譲渡を要求した場合、前記
メモリコントローラＬＳＩから前記演算処理機能付パケ
ット型メモリＬＳＩに対して前記コマンドバスを用いて
占有権譲渡コマンドパケットを送信することにより、前
記コマンドバスの占有権を前記演算処理機能付パケット
型メモリＬＳＩに譲渡する、ことを特徴とする。
システムの制御方法は、前記メモリコントローラＬＳＩ
が前記コマンドバスの占有権を有する時に、複数の前記
演算処理機能付パケット型メモリＬＳＩのいずれかが、
前記コマンドバスの占有権の譲渡を要求した場合、前記
メモリコントローラＬＳＩから前記演算処理機能付パケ
ット型メモリＬＳＩに対して前記コマンドバスを用いて
占有権譲渡コマンドパケットを送信することにより、前
記コマンドバスの占有権を前記演算処理機能付パケット
型メモリＬＳＩに譲渡する、ことを特徴とする。
【００２９】本発明の演算処理機能付パケット型メモリ
システムの制御方法は、前記演算処理機能付パケット型
メモリＬＳＩが前記コマンドバスの占有権を有する時
に、前記メモリコントローラＬＳＩが前記コマンドバス
の占有権の譲渡を要求した場合、前記演算処理機能付パ
ケット型メモリＬＳＩから前記メモリコントローラＬＳ
Ｉに対して、前記コマンドバスを用いて占有権譲渡コマ
ンドパケットを送信することにより、前記コマンドバス
の占有権を前記メモリコントローラＬＳＩに譲渡する。
システムの制御方法は、前記演算処理機能付パケット型
メモリＬＳＩが前記コマンドバスの占有権を有する時
に、前記メモリコントローラＬＳＩが前記コマンドバス
の占有権の譲渡を要求した場合、前記演算処理機能付パ
ケット型メモリＬＳＩから前記メモリコントローラＬＳ
Ｉに対して、前記コマンドバスを用いて占有権譲渡コマ
ンドパケットを送信することにより、前記コマンドバス
の占有権を前記メモリコントローラＬＳＩに譲渡する。
【００３０】さらに、前記演算処理機能付パケット型メ
モリＬＳＩが、前記コマンドバスの占有権を有する時
に、前記メモリコントローラＬＳＩが前記コマンドバス
の占有権の譲渡を要求した場合、前記演算処理機能付パ
ケット型メモリＬＳＩから前記メモリコントローラＬＳ
Ｉに対して、前記レディ信号線を用いてレディ信号を送
ることにより、前記コマンドバスの占有権を前記メモリ
コントローラＬＳＩに譲渡するようにしてもよい。
モリＬＳＩが、前記コマンドバスの占有権を有する時
に、前記メモリコントローラＬＳＩが前記コマンドバス
の占有権の譲渡を要求した場合、前記演算処理機能付パ
ケット型メモリＬＳＩから前記メモリコントローラＬＳ
Ｉに対して、前記レディ信号線を用いてレディ信号を送
ることにより、前記コマンドバスの占有権を前記メモリ
コントローラＬＳＩに譲渡するようにしてもよい。
【００３１】また、本発明においては、前記パケット型
メモリＬＳＩ、前記演算処理機能付パケット型メモリＬ
ＳＩ、及び前記メモリコントローラＬＳＩがそれぞれ固
有のデバイスＩＤを持つ。
メモリＬＳＩ、前記演算処理機能付パケット型メモリＬ
ＳＩ、及び前記メモリコントローラＬＳＩがそれぞれ固
有のデバイスＩＤを持つ。
【００３２】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明を適用した好ましい一実施の形態は、図１
を参照すると、複数のパケット型メモリＬＳＩ（１２−
１、１２−２）と、複数の演算処理機能付パケット型メ
モリＬＳＩ（１３−１、１３−２）と、メモリコントロ
ーラＬＳＩ（１１）と、を備えた演算処理機能付パケッ
ト型メモリシステムであって、複数のパケット型メモリ
ＬＳＩ、複数の演算処理機能付パケット型メモリＬＳＩ
が、メモリコントローラＬＳＩとデータバスＬＳＩ（１
４）とコマンドバス（１５）にて接続され、演算処理機
能付パケット型メモリＬＳＩが演算処理の終了をメモリ
コントローラＬＳＩに通知するレディ信号線（１７）を
備えるとともに、メモリコントローラＬＳＩと演算処理
機能付パケット型メモリＬＳＩとの間でコマンドバス
（１５）の占有権の譲渡の要求信号を送受するためのバ
ス調停信号線（１８）と、を備える。メモリコントロー
ラＬＳＩと演算処理機能付パケット型メモリＬＳＩのう
ちコマンドバスの占有権を有するバスマスタ側から、前
記コマンドバスの占有権の譲渡を要求した側への占有権
譲渡を通知するに際して、バスマスタがメモリコントロ
ーラＬＳＩである場合にはコマンドバスを用いて演算処
理機能付パケット型メモリＬＳＩへ、またバスマスタが
演算処理機能付パケット型メモリＬＳＩである場合に
は、コマンドバスもしくはレディ信号線を用いてメモリ
コントローラＬＳＩへ、占有権譲渡を、通知する。
する。本発明を適用した好ましい一実施の形態は、図１
を参照すると、複数のパケット型メモリＬＳＩ（１２−
１、１２−２）と、複数の演算処理機能付パケット型メ
モリＬＳＩ（１３−１、１３−２）と、メモリコントロ
ーラＬＳＩ（１１）と、を備えた演算処理機能付パケッ
ト型メモリシステムであって、複数のパケット型メモリ
ＬＳＩ、複数の演算処理機能付パケット型メモリＬＳＩ
が、メモリコントローラＬＳＩとデータバスＬＳＩ（１
４）とコマンドバス（１５）にて接続され、演算処理機
能付パケット型メモリＬＳＩが演算処理の終了をメモリ
コントローラＬＳＩに通知するレディ信号線（１７）を
備えるとともに、メモリコントローラＬＳＩと演算処理
機能付パケット型メモリＬＳＩとの間でコマンドバス
（１５）の占有権の譲渡の要求信号を送受するためのバ
ス調停信号線（１８）と、を備える。メモリコントロー
ラＬＳＩと演算処理機能付パケット型メモリＬＳＩのう
ちコマンドバスの占有権を有するバスマスタ側から、前
記コマンドバスの占有権の譲渡を要求した側への占有権
譲渡を通知するに際して、バスマスタがメモリコントロ
ーラＬＳＩである場合にはコマンドバスを用いて演算処
理機能付パケット型メモリＬＳＩへ、またバスマスタが
演算処理機能付パケット型メモリＬＳＩである場合に
は、コマンドバスもしくはレディ信号線を用いてメモリ
コントローラＬＳＩへ、占有権譲渡を、通知する。
【００３３】本発明の実施の形態においては、メモリコ
ントローラＬＳＩと演算処理機能付パケット型メモリＬ
ＳＩとの間でコマンドバスの占有権の譲渡の要求信号を
送受するための信号として割り込み信号（図２の２８、
２９）を備えた構成としてもよい。
ントローラＬＳＩと演算処理機能付パケット型メモリＬ
ＳＩとの間でコマンドバスの占有権の譲渡の要求信号を
送受するための信号として割り込み信号（図２の２８、
２９）を備えた構成としてもよい。
【００３４】また、本発明の実施の形態においては、メ
モリコントローラＬＳＩ、複数のパケット型メモリＬＳ
Ｉ、及び複数の演算処理機能付パケット型メモリＬＳＩ
が固有のデバイスＩＤを備え、バスマスタとなったメモ
リコントローラ又は演算処理機能付パケット型メモリは
コマンドバスを用いて転送するパケット内に、宛先のデ
バイスＩＤを指定して送信する。
モリコントローラＬＳＩ、複数のパケット型メモリＬＳ
Ｉ、及び複数の演算処理機能付パケット型メモリＬＳＩ
が固有のデバイスＩＤを備え、バスマスタとなったメモ
リコントローラ又は演算処理機能付パケット型メモリは
コマンドバスを用いて転送するパケット内に、宛先のデ
バイスＩＤを指定して送信する。
【００３５】さらに本発明の実施の形態においては、レ
ディ信号線、バス調停信号線、割り込み信号線のうち少
なくとも一つの信号線が複数の演算処理機能付パケット
型メモリＬＳＩ及び又はメモリコントローラＬＳＩによ
り、時分割で駆動され、時分割で用いられる信号線を駆
動する装置の総数を上限として、バスサイクルを該上限
値まで巡回的にラベル付けし、前記信号線を駆動する装
置に固有のバスサイクルを割り当てる。
ディ信号線、バス調停信号線、割り込み信号線のうち少
なくとも一つの信号線が複数の演算処理機能付パケット
型メモリＬＳＩ及び又はメモリコントローラＬＳＩによ
り、時分割で駆動され、時分割で用いられる信号線を駆
動する装置の総数を上限として、バスサイクルを該上限
値まで巡回的にラベル付けし、前記信号線を駆動する装
置に固有のバスサイクルを割り当てる。
【００３６】上記した本発明の実施の形態についてさら
に詳細に説明すべく本発明の実施例について図面を参照
して詳細に説明する。
に詳細に説明すべく本発明の実施例について図面を参照
して詳細に説明する。
【００３７】
【実施例】図１は、本発明による演算処理機能付パケッ
ト型メモリシステムの第１の実施例の構成を示すブロッ
ク図である。図１を参照すると、演算処理機能付パケッ
ト型メモリシステム１は、メモリコントローラＬＳＩ１
１と、複数のパケット型メモリＬＳＩ１２−１、１２−
２と、複数の演算処理機能付パケット型メモリＬＳＩ１
３−１、１３−２と、を備えて構成されている。また、
メモリコントローラＬＳＩ１１と、パケット型メモリＬ
ＳＩ１２−１、１２−２、メモリコントローラＬＳＩ１
１と演算処理機能付パケット型メモリＬＳＩ１３−１、
１３−２は、それぞれ双方向のデータバス１４とコマン
ドバス１５、及び双方向のクロック信号線１６で接続さ
れている。
ト型メモリシステムの第１の実施例の構成を示すブロッ
ク図である。図１を参照すると、演算処理機能付パケッ
ト型メモリシステム１は、メモリコントローラＬＳＩ１
１と、複数のパケット型メモリＬＳＩ１２−１、１２−
２と、複数の演算処理機能付パケット型メモリＬＳＩ１
３−１、１３−２と、を備えて構成されている。また、
メモリコントローラＬＳＩ１１と、パケット型メモリＬ
ＳＩ１２−１、１２−２、メモリコントローラＬＳＩ１
１と演算処理機能付パケット型メモリＬＳＩ１３−１、
１３−２は、それぞれ双方向のデータバス１４とコマン
ドバス１５、及び双方向のクロック信号線１６で接続さ
れている。
【００３８】なお、従来のパケット型メモリシステム、
もしくは演算処理機能付パケット型メモリシステムで
は、コマンドバス１５は、メモリコントローラＬＳＩ１
１からの一方向のバスであったが、本発明の第１の実施
例に係る演算処理機能付パケット型メモリシステムで
は、コマンドバス１５は双方向のバスである。
もしくは演算処理機能付パケット型メモリシステムで
は、コマンドバス１５は、メモリコントローラＬＳＩ１
１からの一方向のバスであったが、本発明の第１の実施
例に係る演算処理機能付パケット型メモリシステムで
は、コマンドバス１５は双方向のバスである。
【００３９】更に、メモリコントローラＬＳＩ１１と複
数の演算処理機能付パケット型メモリＬＳＩ１３−１、
１３−２は、メモリコントローラＬＳＩ１１へ向かう一
方向のレディ信号線１７と、双方向のバス調停信号線１
８により接続されている。
数の演算処理機能付パケット型メモリＬＳＩ１３−１、
１３−２は、メモリコントローラＬＳＩ１１へ向かう一
方向のレディ信号線１７と、双方向のバス調停信号線１
８により接続されている。
【００４０】レディ信号線１７は、演算処理機能付パケ
ット型メモリＬＳＩ１３−１、１３−２が、演算処理の
終了をメモリコントローラＬＳＩ１１に通知するため等
に用いられる信号線である。また、バス調停信号線１８
は、メモリコントローラＬＳＩ１１と演算処理機能付パ
ケット型メモリＬＳＩ１３のうちいずれがコマンドバス
１５の占有権を有するかを調停するために用いられる信
号線である。
ット型メモリＬＳＩ１３−１、１３−２が、演算処理の
終了をメモリコントローラＬＳＩ１１に通知するため等
に用いられる信号線である。また、バス調停信号線１８
は、メモリコントローラＬＳＩ１１と演算処理機能付パ
ケット型メモリＬＳＩ１３のうちいずれがコマンドバス
１５の占有権を有するかを調停するために用いられる信
号線である。
【００４１】図２は、本発明による演算処理機能付パケ
ット型メモリシステムの第２の実施例の構成を示すブロ
ック図である。図２を参照すると、演算処理機能付パケ
ット型メモリシステム２は、メモリコントローラＬＳＩ
２１と、複数のパケット型メモリＬＳＩ１２−１、１２
−２と、複数の演算処理機能付パケット型メモリＬＳＩ
２３−１、２３−２と、を備えて構成されている。ま
た、メモリコントローラＬＳＩ２１と、パケット型メモ
リＬＳＩ１２−１、１２−２、メモリコントローラＬＳ
Ｉ２１と演算処理機能付パケット型メモリＬＳＩ２３−
１、２３−２は、それぞれ双方向のデータバス１４とコ
マンドバス１５、及び双方向のクロック信号線１６で接
続されている。
ット型メモリシステムの第２の実施例の構成を示すブロ
ック図である。図２を参照すると、演算処理機能付パケ
ット型メモリシステム２は、メモリコントローラＬＳＩ
２１と、複数のパケット型メモリＬＳＩ１２−１、１２
−２と、複数の演算処理機能付パケット型メモリＬＳＩ
２３−１、２３−２と、を備えて構成されている。ま
た、メモリコントローラＬＳＩ２１と、パケット型メモ
リＬＳＩ１２−１、１２−２、メモリコントローラＬＳ
Ｉ２１と演算処理機能付パケット型メモリＬＳＩ２３−
１、２３−２は、それぞれ双方向のデータバス１４とコ
マンドバス１５、及び双方向のクロック信号線１６で接
続されている。
【００４２】更に、メモリコントローラＬＳＩ２１と演
算処理機能付パケット型メモリＬＳＩ２３−１、２３−
２は、メモリコントローラＬＳＩ２１へ向かう一方向
の、レディ信号線１７及びメモリコントローラ割り込み
信号線２８と、メモリコントローラＬＳＩ２１からの片
方向の演算処理機能付パケット型メモリ割り込み信号線
２９により接続されている。
算処理機能付パケット型メモリＬＳＩ２３−１、２３−
２は、メモリコントローラＬＳＩ２１へ向かう一方向
の、レディ信号線１７及びメモリコントローラ割り込み
信号線２８と、メモリコントローラＬＳＩ２１からの片
方向の演算処理機能付パケット型メモリ割り込み信号線
２９により接続されている。
【００４３】レディ信号線１７は、演算処理機能付パケ
ット型メモリＬＳＩ２３−１、２３−２が、演算処理の
終了をメモリコントローラＬＳＩ２１に通知するためな
どに用いられる信号線である。
ット型メモリＬＳＩ２３−１、２３−２が、演算処理の
終了をメモリコントローラＬＳＩ２１に通知するためな
どに用いられる信号線である。
【００４４】また、コントローラ割り込み信号線２８
は、演算処理機能付パケット型メモリＬＳＩ２３−１、
２３−２がメモリコントローラＬＳＩ２１に割り込みを
かけるために用いられる信号線である。
は、演算処理機能付パケット型メモリＬＳＩ２３−１、
２３−２がメモリコントローラＬＳＩ２１に割り込みを
かけるために用いられる信号線である。
【００４５】演算処理機能付パケット型メモリ割り込み
信号線２９は、逆に、メモリコントローラＬＳＩ２１が
演算処理機能付パケット型メモリＬＳＩ２３−１、２３
−２に割り込みをかけるために用いられる信号線であ
る。
信号線２９は、逆に、メモリコントローラＬＳＩ２１が
演算処理機能付パケット型メモリＬＳＩ２３−１、２３
−２に割り込みをかけるために用いられる信号線であ
る。
【００４６】なお、上記特願平０９−０９７５８７号に
記載されるパケット型メモリＬＳＩ、もしくは上記特願
平０８−２０４６６８号に記載される演算処理機能付パ
ケット型メモリＬＳＩでは、コマンドバス１５は、メモ
リコントローラＬＳＩ１１からの片方向のバスであった
が、本発明の第２の実施例の演算処理機能付パケット型
メモリシステムでは、コマンドバス１５は双方向のバス
である。
記載されるパケット型メモリＬＳＩ、もしくは上記特願
平０８−２０４６６８号に記載される演算処理機能付パ
ケット型メモリＬＳＩでは、コマンドバス１５は、メモ
リコントローラＬＳＩ１１からの片方向のバスであった
が、本発明の第２の実施例の演算処理機能付パケット型
メモリシステムでは、コマンドバス１５は双方向のバス
である。
【００４７】次に図１および図２に示した本発明の第
１、第２の実施例の演算処理機能付パケット型メモリシ
ステムの動作について説明する。なお、データバス１４
及びコマンドバス１５を用いたメモリコントローラＬＳ
Ｉ１１（２１、括弧内は図２の参照符号を示す）からパ
ケット型メモリＬＳＩ１２、もしくは、演算処理機能付
パケット型メモリＬＳＩ１３（２３）へのメモリアクセ
ス、及びデータバス１４及びコマンドバス１５を用いた
演算処理機能付パケット型メモリＬＳＩ１３（２３）へ
の演算処理要求アクセスのついては、上記特願平０９−
０９７５８７号に記載されているので、説明を省略す
る。
１、第２の実施例の演算処理機能付パケット型メモリシ
ステムの動作について説明する。なお、データバス１４
及びコマンドバス１５を用いたメモリコントローラＬＳ
Ｉ１１（２１、括弧内は図２の参照符号を示す）からパ
ケット型メモリＬＳＩ１２、もしくは、演算処理機能付
パケット型メモリＬＳＩ１３（２３）へのメモリアクセ
ス、及びデータバス１４及びコマンドバス１５を用いた
演算処理機能付パケット型メモリＬＳＩ１３（２３）へ
の演算処理要求アクセスのついては、上記特願平０９−
０９７５８７号に記載されているので、説明を省略す
る。
【００４８】上記第１、第２の実施例として説明した演
算処理機能付パケット型メモリシステムにおいて、通常
は、メモリコントローラＬＳＩ１１（２１）がコマンド
バスの占有権を有し、すなわちバスマスタとなってお
り、コマンドバス１５に対して自由にコマンドパケット
を発行することが出来る。演算処理機能付パケット型メ
モリＬＳＩ１３（２３）は、それぞれ、以下の方法でバ
スマスタになり、コマンドバス１５に対してコマンドパ
ケットを発行することが出来るようになる。
算処理機能付パケット型メモリシステムにおいて、通常
は、メモリコントローラＬＳＩ１１（２１）がコマンド
バスの占有権を有し、すなわちバスマスタとなってお
り、コマンドバス１５に対して自由にコマンドパケット
を発行することが出来る。演算処理機能付パケット型メ
モリＬＳＩ１３（２３）は、それぞれ、以下の方法でバ
スマスタになり、コマンドバス１５に対してコマンドパ
ケットを発行することが出来るようになる。
【００４９】図１において、バス調停信号線１８は、ア
クティブローの信号線であるとする。すなわち、メモリ
コントローラＬＳＩ１１及び演算処理機能付パケット型
メモリＬＳＩ１３がバス調停信号線１８を駆動していな
い状態では、バス調停信号線１８はハイレベルの状態と
なっており、メモリコントローラＬＳＩ１１もしくは演
算処理機能付パケット型メモリＬＳＩ１３−１、１３−
２のいずれかが調停信号線１８を駆動することで、バス
調停信号線１８はローの状態になる。
クティブローの信号線であるとする。すなわち、メモリ
コントローラＬＳＩ１１及び演算処理機能付パケット型
メモリＬＳＩ１３がバス調停信号線１８を駆動していな
い状態では、バス調停信号線１８はハイレベルの状態と
なっており、メモリコントローラＬＳＩ１１もしくは演
算処理機能付パケット型メモリＬＳＩ１３−１、１３−
２のいずれかが調停信号線１８を駆動することで、バス
調停信号線１８はローの状態になる。
【００５０】メモリコントローラＬＳＩ１１がバスマス
タになっている状態で、演算処理機能付パケット型メモ
リＬＳＩ１３−１、１３−２のいずれかが、バス調停信
号線１８をローに駆動すると、メモリコントローラＬＳ
Ｉ１１は、演算処理機能付パケット型メモリＬＳＩ１３
−１、１３−２のいずれかがコマンドバス１５の占有権
を要求しているものと判断する。
タになっている状態で、演算処理機能付パケット型メモ
リＬＳＩ１３−１、１３−２のいずれかが、バス調停信
号線１８をローに駆動すると、メモリコントローラＬＳ
Ｉ１１は、演算処理機能付パケット型メモリＬＳＩ１３
−１、１３−２のいずれかがコマンドバス１５の占有権
を要求しているものと判断する。
【００５１】メモリコントローラＬＳＩ１１は、コマン
ドバス１５を介して、占有権譲渡コマンドパケットを演
算処理機能付パケット型メモリＬＳＩ１３−１、１３−
２に送ることにより、コマンドバス１５の占有権を演算
処理機能付パケット型メモリＬＳＩ１３−１又は１３−
２に譲る。
ドバス１５を介して、占有権譲渡コマンドパケットを演
算処理機能付パケット型メモリＬＳＩ１３−１、１３−
２に送ることにより、コマンドバス１５の占有権を演算
処理機能付パケット型メモリＬＳＩ１３−１又は１３−
２に譲る。
【００５２】逆に、演算処理機能付パケット型メモリＬ
ＳＩ１３−１、１３−２のいずれかがバスマスタになっ
ている状態で、メモリコントローラＬＳＩ１１がバス調
停信号線１８をローに駆動すると、演算処理機能付パケ
ット型メモリＬＳＩ１３−１、又は１３−２は、メモリ
コントローラＬＳＩ１１がコマンドバス１５の占有権を
要求しているものと判断する。
ＳＩ１３−１、１３−２のいずれかがバスマスタになっ
ている状態で、メモリコントローラＬＳＩ１１がバス調
停信号線１８をローに駆動すると、演算処理機能付パケ
ット型メモリＬＳＩ１３−１、又は１３−２は、メモリ
コントローラＬＳＩ１１がコマンドバス１５の占有権を
要求しているものと判断する。
【００５３】演算処理機能付パケット型メモリＬＳＩ１
３−１、１３−２のうちコマンドバスの占有権を有して
いる演算処理機能付パケット型メモリＬＳＩは、コマン
ドバス１５を介して、占有権譲渡コマンドパケットをメ
モリコントローラＬＳＩ１１に送ることにより、コマン
ドバス１５の占有権をメモリコントローラＬＳＩ１１に
譲る。
３−１、１３−２のうちコマンドバスの占有権を有して
いる演算処理機能付パケット型メモリＬＳＩは、コマン
ドバス１５を介して、占有権譲渡コマンドパケットをメ
モリコントローラＬＳＩ１１に送ることにより、コマン
ドバス１５の占有権をメモリコントローラＬＳＩ１１に
譲る。
【００５４】図２においては、メモリコントローラ割り
込み信号線２８及び演算処理機能付パケット型メモリ割
り込み信号線２９は、アクティブローの信号線であると
する。すなわち、メモリコントローラＬＳＩ２１が演算
処理機能付パケット型メモリ割り込み信号線２９を、演
算処理機能付パケット型メモリＬＳＩ２３−１、２３−
２がメモリコントローラ割り込み信号線２８を、それぞ
れ駆動していない状態では、それぞれの信号線はハイの
状態になっており、メモリコントローラＬＳＩ２１もし
くは演算処理機能付パケット型メモリＬＳＩ２３−１、
２３−２がそれぞれの信号線を駆動することで、それぞ
れの信号線２８、２９はローの状態になる。
込み信号線２８及び演算処理機能付パケット型メモリ割
り込み信号線２９は、アクティブローの信号線であると
する。すなわち、メモリコントローラＬＳＩ２１が演算
処理機能付パケット型メモリ割り込み信号線２９を、演
算処理機能付パケット型メモリＬＳＩ２３−１、２３−
２がメモリコントローラ割り込み信号線２８を、それぞ
れ駆動していない状態では、それぞれの信号線はハイの
状態になっており、メモリコントローラＬＳＩ２１もし
くは演算処理機能付パケット型メモリＬＳＩ２３−１、
２３−２がそれぞれの信号線を駆動することで、それぞ
れの信号線２８、２９はローの状態になる。
【００５５】メモリコントローラＬＳＩ２１がバスマス
タになっている状態で、演算処理機能付パケット型メモ
リＬＳＩ２３−１、２３−２のいずれかがメモリコント
ローラ割り込み信号線２８をローに駆動すると、メモリ
コントローラＬＳＩ２１は、演算処理機能付パケット型
メモリＬＳＩ２３−１又は２３−２がコマンドバス１５
の占有権を要求しているものと判断する。メモリコント
ローラＬＳＩ２１は、コマンドバス１５を介して、占有
権譲渡コマンドパケットを演算処理機能付パケット型メ
モリＬＳＩ２３−１、２３−２に送ることにより、コマ
ンドバス１５の占有権を、占有権を要求下している演算
処理機能付パケット型メモリＬＳＩ２３−１又は２３−
２に譲る。
タになっている状態で、演算処理機能付パケット型メモ
リＬＳＩ２３−１、２３−２のいずれかがメモリコント
ローラ割り込み信号線２８をローに駆動すると、メモリ
コントローラＬＳＩ２１は、演算処理機能付パケット型
メモリＬＳＩ２３−１又は２３−２がコマンドバス１５
の占有権を要求しているものと判断する。メモリコント
ローラＬＳＩ２１は、コマンドバス１５を介して、占有
権譲渡コマンドパケットを演算処理機能付パケット型メ
モリＬＳＩ２３−１、２３−２に送ることにより、コマ
ンドバス１５の占有権を、占有権を要求下している演算
処理機能付パケット型メモリＬＳＩ２３−１又は２３−
２に譲る。
【００５６】逆に、演算処理機能付パケット型メモリＬ
ＳＩ２３−１、２３−２のいずれかがバスマスタになっ
ている状態で、メモリコントローラ２１が演算処理機能
付パケット型メモリ割り込み信号線２９をローに駆動す
ると、演算処理機能付パケット型メモリＬＳＩ２３−
１、２３−２のうちバスマスタとなっているＬＳＩは、
メモリコントローラＬＳＩ２１がコマンドバス１５の占
有権を要求しているものと判断する。演算処理機能付パ
ケット型メモリＬＳＩ２３−１、２３−２のうちバスマ
スタとなっているＬＳＩは、コマンドバス１５を介し
て、占有権譲渡コマンドパケットをメモリコントローラ
ＬＳＩ２１に送ることにより、コマンドバス１５の占有
権をメモリコントローラＬＳＩ２１に譲る。
ＳＩ２３−１、２３−２のいずれかがバスマスタになっ
ている状態で、メモリコントローラ２１が演算処理機能
付パケット型メモリ割り込み信号線２９をローに駆動す
ると、演算処理機能付パケット型メモリＬＳＩ２３−
１、２３−２のうちバスマスタとなっているＬＳＩは、
メモリコントローラＬＳＩ２１がコマンドバス１５の占
有権を要求しているものと判断する。演算処理機能付パ
ケット型メモリＬＳＩ２３−１、２３−２のうちバスマ
スタとなっているＬＳＩは、コマンドバス１５を介し
て、占有権譲渡コマンドパケットをメモリコントローラ
ＬＳＩ２１に送ることにより、コマンドバス１５の占有
権をメモリコントローラＬＳＩ２１に譲る。
【００５７】図３は、本発明による演算処理機能付パケ
ット型メモリシステムの構成の第３の実施例を示すブロ
ック図である。図３は、図１に示した前記第１の実施例
を拡張したものであり、同様にして、図２に示した前記
第２の実施例を拡張することもできる。図３を参照する
と、本発明の第３の実施例においては、パケット型メモ
リＬＳＩ１２−１、１２−２は固有のデバイスＩＤ３０
２−１、３０２−２を有し、演算処理機能付パケット型
メモリＬＳＩ１３−１、及び１３−２は、それぞれ固有
のデバイスＩＤ３０３１−１、３０３２−１、及び３０
３１−２、３０３２−２を有している。
ット型メモリシステムの構成の第３の実施例を示すブロ
ック図である。図３は、図１に示した前記第１の実施例
を拡張したものであり、同様にして、図２に示した前記
第２の実施例を拡張することもできる。図３を参照する
と、本発明の第３の実施例においては、パケット型メモ
リＬＳＩ１２−１、１２−２は固有のデバイスＩＤ３０
２−１、３０２−２を有し、演算処理機能付パケット型
メモリＬＳＩ１３−１、及び１３−２は、それぞれ固有
のデバイスＩＤ３０３１−１、３０３２−１、及び３０
３１−２、３０３２−２を有している。
【００５８】ここで、演算処理機能付パケット型メモリ
ＬＳＩ１３−１、及び１３−２がそれぞれ二つのデバイ
スＩＤ３０３１−１、３０３２−１、及び３０３１−
２、３０３２−２を有しているのは、上記特願平０９−
０９７５８７号に記載されているように、演算処理機能
付パケット型メモリＬＳＩ１３−１、１３−２内のメモ
リ部と演算処理部を区別してコマンドパケットを送付す
るために、各ＬＳＩのメモリ部に対するデバイスＩＤ３
０３１−１、３０３１−２と演算処理部に対するデバイ
スＩＤ３０３２−１、３０３２−２を別に持たせるから
である。デバイスＩＤは、コマンドパケット内にコマン
ドのターゲットとなるデバイスのデバイスＩＤを持たせ
ることにより、コマンドのターゲットを識別する目的で
使用される。例えば、デバイスＩＤの値を「４」として
コマンドパケットを送れば、そのコマンドは演算処理機
能付パケット型メモリＬＳＩ１３−１内の演算処理部を
ターゲットとすることになる。これは、図３では、演算
処理機能付パケット型メモリＬＳＩ１３−１内演算処理
部のデバイスＩＤ３０３２−１の値が「４」であるから
である。
ＬＳＩ１３−１、及び１３−２がそれぞれ二つのデバイ
スＩＤ３０３１−１、３０３２−１、及び３０３１−
２、３０３２−２を有しているのは、上記特願平０９−
０９７５８７号に記載されているように、演算処理機能
付パケット型メモリＬＳＩ１３−１、１３−２内のメモ
リ部と演算処理部を区別してコマンドパケットを送付す
るために、各ＬＳＩのメモリ部に対するデバイスＩＤ３
０３１−１、３０３１−２と演算処理部に対するデバイ
スＩＤ３０３２−１、３０３２−２を別に持たせるから
である。デバイスＩＤは、コマンドパケット内にコマン
ドのターゲットとなるデバイスのデバイスＩＤを持たせ
ることにより、コマンドのターゲットを識別する目的で
使用される。例えば、デバイスＩＤの値を「４」として
コマンドパケットを送れば、そのコマンドは演算処理機
能付パケット型メモリＬＳＩ１３−１内の演算処理部を
ターゲットとすることになる。これは、図３では、演算
処理機能付パケット型メモリＬＳＩ１３−１内演算処理
部のデバイスＩＤ３０３２−１の値が「４」であるから
である。
【００５９】図３を参照すると、本実施例では、更に、
メモリコントローラＬＳＩ１１もデバイスＩＤ３０１を
有している。このように、メモリコントローラＬＳＩ１
１にもデバイスＩＤ３０１を与えることにより、演算処
理機能付パケット型メモリＬＳＩ１３−１、１３−２の
いずれかがコマンドバスの占有権を確保したときに、演
算処理機能付パケット型メモリＬＳＩ１３−１、１３−
２からメモリコントローラＬＳＩ１１とパケット型メモ
リＬＳＩ１２の双方のいずれに対しても、コマンドパケ
ットを送信することが可能になる。これは、コマンドパ
ケット内にターゲットのデバイスＩＤを持たせることに
より実現される。
メモリコントローラＬＳＩ１１もデバイスＩＤ３０１を
有している。このように、メモリコントローラＬＳＩ１
１にもデバイスＩＤ３０１を与えることにより、演算処
理機能付パケット型メモリＬＳＩ１３−１、１３−２の
いずれかがコマンドバスの占有権を確保したときに、演
算処理機能付パケット型メモリＬＳＩ１３−１、１３−
２からメモリコントローラＬＳＩ１１とパケット型メモ
リＬＳＩ１２の双方のいずれに対しても、コマンドパケ
ットを送信することが可能になる。これは、コマンドパ
ケット内にターゲットのデバイスＩＤを持たせることに
より実現される。
【００６０】更に、前述したように、演算処理機能付パ
ケット型メモリＬＳＩ１３−１、１３−２からメモリコ
ントローラＬＳＩ１１に対して占有権譲渡コマンドパケ
ットを送信する必要がある場合は、メモリコントローラ
ＬＳＩ１１のデバイスＩＤ３０１を当該占有権譲渡コマ
ンドパケット内に持たせることで、演算処理機能付パケ
ット型メモリＬＳＩ１３からメモリコントローラＬＳＩ
１１に対して当該占有権譲渡コマンドパケットを送信す
ることが可能となる。
ケット型メモリＬＳＩ１３−１、１３−２からメモリコ
ントローラＬＳＩ１１に対して占有権譲渡コマンドパケ
ットを送信する必要がある場合は、メモリコントローラ
ＬＳＩ１１のデバイスＩＤ３０１を当該占有権譲渡コマ
ンドパケット内に持たせることで、演算処理機能付パケ
ット型メモリＬＳＩ１３からメモリコントローラＬＳＩ
１１に対して当該占有権譲渡コマンドパケットを送信す
ることが可能となる。
【００６１】図１乃至図３に示した本発明の第１乃至第
３の実施例において、レディ信号線１７は、演算処理機
能付パケット型メモリＬＳＩ１３−１、１３−２（２３
−１、２３−２、括弧内は図２の参照符号を示す）の演
算処理の終了を通知するために用いられる。例えば、メ
モリコントローラＬＳＩ１１（２１）がコマンドバス１
５の占有権を有している場合、演算処理機能付パケット
型メモリＬＳＩ１３−１、１３−２（２３−１、２３−
２）がメモリコントローラＬＳＩ１１（２１）に対して
レディ信号を送ることにより、次の演算処理要求コマン
ドを受け入れ可能なことを通知することが出来る。
３の実施例において、レディ信号線１７は、演算処理機
能付パケット型メモリＬＳＩ１３−１、１３−２（２３
−１、２３−２、括弧内は図２の参照符号を示す）の演
算処理の終了を通知するために用いられる。例えば、メ
モリコントローラＬＳＩ１１（２１）がコマンドバス１
５の占有権を有している場合、演算処理機能付パケット
型メモリＬＳＩ１３−１、１３−２（２３−１、２３−
２）がメモリコントローラＬＳＩ１１（２１）に対して
レディ信号を送ることにより、次の演算処理要求コマン
ドを受け入れ可能なことを通知することが出来る。
【００６２】また、演算処理機能付パケット型メモリＬ
ＳＩ１３−１又は１３−２（２３−１又は２３−２）が
コマンドバス１５の占有権を有している場合は、演算処
理機能付パケット型メモリＬＳＩ１３−１又は１３−２
（２３−１又は２３−２）がメモリコントローラＬＳＩ
１１（２１）に対してレディ信号を送ることにより、演
算処理機能付パケット型メモリＬＳＩ１３−１又は１３
−２（２３−１又は２３−２）がメモリコントローラＬ
ＳＩ１１（２１）からの割り込みを受け入れ可能であ
り、コマンドバス１５の占有権をメモリコントローラＬ
ＳＩ１１（２１）に譲渡可能であることを通知すること
が出来る。
ＳＩ１３−１又は１３−２（２３−１又は２３−２）が
コマンドバス１５の占有権を有している場合は、演算処
理機能付パケット型メモリＬＳＩ１３−１又は１３−２
（２３−１又は２３−２）がメモリコントローラＬＳＩ
１１（２１）に対してレディ信号を送ることにより、演
算処理機能付パケット型メモリＬＳＩ１３−１又は１３
−２（２３−１又は２３−２）がメモリコントローラＬ
ＳＩ１１（２１）からの割り込みを受け入れ可能であ
り、コマンドバス１５の占有権をメモリコントローラＬ
ＳＩ１１（２１）に譲渡可能であることを通知すること
が出来る。
【００６３】更に、演算処理機能付パケット型メモリＬ
ＳＩ１３−１又は１３−２（２３−１又は２３−２）が
コマンドバス１５の占有権を有している時に、メモリコ
ントローラＬＳＩ１１（２１）からコマンドバス１５の
占有権の譲渡を要求された場合、上述のようにコマンド
バス１５を介して占有権譲渡コマンドパケットを送信す
る代わりに、レディ信号線１７をローに駆動すること
で、レディ信号をメモリコントローラＬＳＩ１１（２
１）に送信することにより、コマンドバス１５の占有権
を譲渡する制御方法を採ることも可能である。
ＳＩ１３−１又は１３−２（２３−１又は２３−２）が
コマンドバス１５の占有権を有している時に、メモリコ
ントローラＬＳＩ１１（２１）からコマンドバス１５の
占有権の譲渡を要求された場合、上述のようにコマンド
バス１５を介して占有権譲渡コマンドパケットを送信す
る代わりに、レディ信号線１７をローに駆動すること
で、レディ信号をメモリコントローラＬＳＩ１１（２
１）に送信することにより、コマンドバス１５の占有権
を譲渡する制御方法を採ることも可能である。
【００６４】すなわち、この制御方法では、メモリコン
トローラＬＳＩ１１（２１）は、レディ信号線１７がロ
ーに駆動されたことを持って、コマンドバス１５の占有
権が譲渡されたと判断する。
トローラＬＳＩ１１（２１）は、レディ信号線１７がロ
ーに駆動されたことを持って、コマンドバス１５の占有
権が譲渡されたと判断する。
【００６５】図１および図２に示した本発明の第１、第
２の実施例に係る演算処理機能付パケット型メモリシス
テムにおいては、メモリコントローラＬＳＩ１１（２
１）と複数の演算処理機能付パケット型メモリ１３−
１、１３−２（２３−１、２３−２）が、一本のレディ
信号線１７、バス調停信号線１８、もしくはメモリコン
トローラ割り込み信号線２８、演算処理機能付パケット
型メモリ割り込み信号線２９を共有している。従って、
これらの信号線が複数のデバイスから同時に駆動される
ことがないようにする必要がある。また、これらの信号
線がローに駆動されたときに、どのデバイスが駆動した
かを一意に判定することが必要である。
２の実施例に係る演算処理機能付パケット型メモリシス
テムにおいては、メモリコントローラＬＳＩ１１（２
１）と複数の演算処理機能付パケット型メモリ１３−
１、１３−２（２３−１、２３−２）が、一本のレディ
信号線１７、バス調停信号線１８、もしくはメモリコン
トローラ割り込み信号線２８、演算処理機能付パケット
型メモリ割り込み信号線２９を共有している。従って、
これらの信号線が複数のデバイスから同時に駆動される
ことがないようにする必要がある。また、これらの信号
線がローに駆動されたときに、どのデバイスが駆動した
かを一意に判定することが必要である。
【００６６】そこで、本発明の演算処理機能付パケット
型メモリシステムの制御方法の一実施例においては、一
本のレディ信号線１７、バス調停信号線１８、もしくは
メモリコントローラ割り込み信号線２８、演算処理機能
付パケット型メモリ割り込み信号線２９を時分割で用い
る。すなわち、これらの信号線を駆動するデバイスの総
数（Ｎ）を上限として、バスサイクルを１からＮまでサ
イクリックにラベル付けし、それぞれのデバイスがどの
ラベルがついたバスサイクルで、これらの信号線を駆動
するかを予め決めておく。
型メモリシステムの制御方法の一実施例においては、一
本のレディ信号線１７、バス調停信号線１８、もしくは
メモリコントローラ割り込み信号線２８、演算処理機能
付パケット型メモリ割り込み信号線２９を時分割で用い
る。すなわち、これらの信号線を駆動するデバイスの総
数（Ｎ）を上限として、バスサイクルを１からＮまでサ
イクリックにラベル付けし、それぞれのデバイスがどの
ラベルがついたバスサイクルで、これらの信号線を駆動
するかを予め決めておく。
【００６７】これにより、これらの信号線を駆動するデ
バイスは、どのバスサイクルで見ても一つしかなくな
り、複数のデバイスから同時に駆動されることはなくな
る。従って、どのデバイスが駆動したかを一意に判定す
ることが可能となる。
バイスは、どのバスサイクルで見ても一つしかなくな
り、複数のデバイスから同時に駆動されることはなくな
る。従って、どのデバイスが駆動したかを一意に判定す
ることが可能となる。
【００６８】図４は、本発明による演算処理機能付パケ
ット型メモリシステムの構成の第４の実施例の構成を示
す図であり、演算処理機能付パケット型メモリモジュー
ルの構成を示すブロック図である。
ット型メモリシステムの構成の第４の実施例の構成を示
す図であり、演算処理機能付パケット型メモリモジュー
ルの構成を示すブロック図である。
【００６９】図４を参照すると、本発明の第４の実施例
においては、演算処理機能付パケット型メモリシステム
は、複数の演算処理機能付パケット型メモリモジュール
４０から構成されている。図４は、そうのうちの一つの
演算処理機能付パケット型メモリモジュール４０の構成
の一例を示したものである。ここで、メモリモジュール
とは、一般に用いられているDIMM（Dual Inlined Memor
y Module）やSIMM（Single Inlined Memory Module）な
どに相当するものである。
においては、演算処理機能付パケット型メモリシステム
は、複数の演算処理機能付パケット型メモリモジュール
４０から構成されている。図４は、そうのうちの一つの
演算処理機能付パケット型メモリモジュール４０の構成
の一例を示したものである。ここで、メモリモジュール
とは、一般に用いられているDIMM（Dual Inlined Memor
y Module）やSIMM（Single Inlined Memory Module）な
どに相当するものである。
【００７０】図４を参照すると、本発明の第４の実施例
では、演算処理機能付パケット型メモリＬＳＩ４３は、
自分の属する演算処理機能付パケット型メモリモジュー
ル４０内にしかコマンドパケットを送ることは出来な
い。これは、一般に、メモリモジュール間をまたがる場
合に比べて、メモリモジュール内の方が信号伝送の電気
的特性が優れており、演算処理機能付パケット型メモリ
ＬＳＩ４３からのコマンドパケットの送信範囲を演算処
理機能付パケット型メモリモジュール４０内に限定する
ことにより、より容易に演算処理機能付パケット型メモ
リＬＳＩ４３をバスマスタにする演算処理機能付パケッ
ト型メモリシステムを構成することが可能となるからで
ある。
では、演算処理機能付パケット型メモリＬＳＩ４３は、
自分の属する演算処理機能付パケット型メモリモジュー
ル４０内にしかコマンドパケットを送ることは出来な
い。これは、一般に、メモリモジュール間をまたがる場
合に比べて、メモリモジュール内の方が信号伝送の電気
的特性が優れており、演算処理機能付パケット型メモリ
ＬＳＩ４３からのコマンドパケットの送信範囲を演算処
理機能付パケット型メモリモジュール４０内に限定する
ことにより、より容易に演算処理機能付パケット型メモ
リＬＳＩ４３をバスマスタにする演算処理機能付パケッ
ト型メモリシステムを構成することが可能となるからで
ある。
【００７１】本実施例では、演算処理機能付パケット型
メモリＬＳＩ４３からメモリコントローラＬＳＩ４１に
対して、コマンドバス１５を介してコマンドパケットを
送信することは出来ない。メモリコントローラＬＳＩ４
１はメモリモジュール４０の外にあるためである。従っ
て、コマンドバス１５の占有権の譲渡は、レディ信号線
１７を介してレディ信号を送信することにより行われ
る。
メモリＬＳＩ４３からメモリコントローラＬＳＩ４１に
対して、コマンドバス１５を介してコマンドパケットを
送信することは出来ない。メモリコントローラＬＳＩ４
１はメモリモジュール４０の外にあるためである。従っ
て、コマンドバス１５の占有権の譲渡は、レディ信号線
１７を介してレディ信号を送信することにより行われ
る。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
演算処理機能付パケット型メモリＬＳＩがコマンドバス
を用いてコマンドを発行することができるため、従来の
演算処理機能付パケット型メモリシステムに比べてより
柔軟な演算処理を実行することを可能とする、という効
果を奏する。
演算処理機能付パケット型メモリＬＳＩがコマンドバス
を用いてコマンドを発行することができるため、従来の
演算処理機能付パケット型メモリシステムに比べてより
柔軟な演算処理を実行することを可能とする、という効
果を奏する。
【００７３】より詳細には、本発明によれば、演算処理
機能付パケット型メモリシステム内の演算処理機能付パ
ケット型メモリＬＳＩが、同じ演算処理機能付パケット
型メモリシステム内のパケット型メモリＬＳＩに対して
メモリアクセスコマンドを発行して、データの読み書き
を行うことができる。
機能付パケット型メモリシステム内の演算処理機能付パ
ケット型メモリＬＳＩが、同じ演算処理機能付パケット
型メモリシステム内のパケット型メモリＬＳＩに対して
メモリアクセスコマンドを発行して、データの読み書き
を行うことができる。
【００７４】また、本発明によれば、複数の演算処理機
能付パケット型メモリＬＳＩ同士で相互に割り込みなが
ら協調的に演算処理を行うことを可能としている。
能付パケット型メモリＬＳＩ同士で相互に割り込みなが
ら協調的に演算処理を行うことを可能としている。
【００７５】さらに、本発明によれば、演算処理機能付
パケット型メモリＬＳＩからメモリコントローラＬＳＩ
に割り込みをかけて処理の要求を行ったり、あるいはデ
ータを要求したりすることを可能としている。
パケット型メモリＬＳＩからメモリコントローラＬＳＩ
に割り込みをかけて処理の要求を行ったり、あるいはデ
ータを要求したりすることを可能としている。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図３】本発明の第３の実施例の構成を示すブロック図
である。
である。
【図４】本発明の第４の実施例の構成を示すブロック図
である。
である。
１１ メモリコントローラＬＳＩ １２ パケット型メモリＬＳＩ １３、２３ 演算処理機能付きパケット型メモリＬＳＩ １４ データバス １５ コマンドバス １６ クロック信号 １７ レディ信号 １８ バス調停信号線 ２９ メモリコントローラ割り込み信号線 ２９ 演算処理機能付きパケット型メモリ割り込み信号
線 ３０１、３０２、３０３１、３０３２ デバイスＩＤ ４０ 演算処理機能付きパケット型メモリモジュール
線 ３０１、３０２、３０３１、３０３２ デバイスＩＤ ４０ 演算処理機能付きパケット型メモリモジュール
フロントページの続き (56)参考文献 特開 平６−215160（ＪＰ，Ａ) 特開 昭61−60162（ＪＰ，Ａ) 特開 平３−278261（ＪＰ，Ａ) 特開 昭63−75958（ＪＰ，Ａ) 特開 昭64−38860（ＪＰ，Ａ) 特開 昭53−112625（ＪＰ，Ａ) 特開 平２−45857（ＪＰ，Ａ) 特開 平４−654（ＪＰ，Ａ) 特開 平10−143489（ＪＰ，Ａ) 特表 平５−507374（ＪＰ，Ａ) 矢部義一、外10名，“圧縮／伸張器混 載ＤＲＡＭ”，電子情報通信学会研究報 告，社団法人電子情報通信学会，1998年 ５月21日，第98巻，第67号（ＦＴＳ98− 29），ｐ．13−18 村上和彰、外２名，“メモリーマルチ プロセッサ一体型ＡＳＳＰ「ＰＰＲＡ Ｍ」用標準通信インタフェース『ＰＰＲ ＡＭ−Ｌｉｎｋ Ｓｔａｎｄａｒｄ』Ｄ ｒａｆｔ０．０の概要”，情報処理学会 研究報告，社団法人情報処理学会，平成 ８年８月，第96巻，第80号（96−ＡＲＣ −119），ｐ．155−160 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/378 G06F 15/16 - 15/177 G06F 15/78
Claims (10)
- 【請求項１】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、前記メモリコ
ントローラＬＳＩへ向かう一方向信号線であるレディ信
号線と、双方向信号線であるバス調停信号線とにより接
続されており、 前記バス調停信号線を用いて、前記メモリコントローラ
ＬＳＩと複数の前記演算処理機能付パケット型メモリＬ
ＳＩとの間で、現在前記コマンドバスの占有権を有す
る、前記メモリコントローラＬＳＩもしくは複数の前記
演算処理機能付パケット型メモリＬＳＩのうちのいずれ
かに対して、前記コマンドバスの占有権の譲渡を要求す
る、演算処理機能付パケット型メモリシステムの制御方
法において、 前記メモリコントローラＬＳＩが前記コマンドバスの占
有権を有する時に、複数の前記演算処理機能付パケット
型メモリＬＳＩのいずれかが、前記コマンドバスの占有
権の譲渡を要求した場合、前記メモリコントローラＬＳ
Ｉから前記演算処理機能付パケット型メモリＬＳＩに対
して前記コマンドバスを用いて占有権譲渡コマンドパケ
ットを送信することにより、前記コマンドバスの占有権
を前記演算処理機能付パケット型メモリＬＳＩに譲渡す
る、ことを特徴とする演算処理機能付パケット型メモリ
システムの制御方法。 - 【請求項２】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型 メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、前記メモリコ
ントローラＬＳＩへ向かう一方向信号線であるレディ信
号線と、双方向信号線であるバス調停信号線とにより接
続されており、 前記バス調停信号線を用いて、前記メモリコントローラ
ＬＳＩと複数の前記演算処理機能付パケット型メモリＬ
ＳＩとの間で、現在前記コマンドバスの占有権を有す
る、前記メモリコントローラＬＳＩもしくは複数の前記
演算処理機能付パケット型メモリＬＳＩのうちのいずれ
かに対して、前記コマンドバスの占有権の譲渡を要求す
る、演算処理機能付パケット型メモリシステムの制御方
法において、 前記演算処理機能付パケット型メモリＬＳＩが前記コマ
ンドバスの占有権を有する時に、前記メモリコントロー
ラＬＳＩが前記コマンドバスの占有権の譲渡を要求した
場合、前記演算処理機能付パケット型メモリＬＳＩから
前記メモリコントローラＬＳＩに対して、前記コマンド
バスを用いて占有権譲渡コマンドパケットを送信するこ
とにより、前記コマンドバスの占有権を前記メモリコン
トローラＬＳＩに譲渡する、ことを特徴とする演算処理
機能付パケット型メモリシステムの制御方法。 - 【請求項３】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、前記複数の前記
演算処理機能付パケット型メモリＬＳＩとが、前記メモ
リコントローラＬＳＩへ向かう一方向信号線であるレデ
ィ信号線、及び、前記メモリコントローラＬＳＩへ向か
う一方向信号線であるメモリコントローラ割り込み信号
線と、前記メモリコントローラＬＳＩからの一方向信号
線で ある演算処理機能付パケット型メモリ割り込み信号
線と、により接続されており、 前記メモリコントローラ割り込み信号線を用いて、複数
の前記演算処理機能付パケット型メモリＬＳＩのうちの
いずれかが、前記コマンドバスの占有権を、前記メモリ
コントローラＬＳＩからの前記演算処理機能付パケット
型メモリＬＳＩへ譲渡することを要求し、 前記演算処理機能付パケット型メモリ割り込み信号線を
用いて、前記メモリコントローラＬＳＩが、前記コマン
ドバスの占有権を、前記演算処理機能付パケット型メモ
リＬＳＩから前記メモリコントローラＬＳＩへ譲渡する
ことを要求する、演算処理機能付パケット型メモリシス
テムの制御方法において、 前記メモリコントローラＬＳＩが前記コマンドバスの占
有権を有する時に、複数の前記演算処理機能付パケット
型メモリＬＳＩのいずれかが、前記コマンドバスの占有
権の譲渡を要求した場合、前記メモリコントローラＬＳ
Ｉから前記演算処理機能付パケット型メモリＬＳＩに対
して前記コマンドバスを用いて占有権譲渡コマンドパケ
ットを送信することにより、前記コマンドバスの占有権
を前記演算処理機能付パケット型メモリＬＳＩに譲渡す
る、ことを特徴とする演算処理機能付パケット型メモリ
システムの制御方法。 - 【請求項４】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、前記複数の前記
演算処理機能付パケット型メモリＬＳＩとが、前記メモ
リコントローラＬＳＩへ向かう一方向信号線であるレデ
ィ信号線、及び、前記メモリコントローラＬＳＩへ向か
う一方向信号線であるメモリコントローラ割り込み信号
線と、前記メモリコントローラＬＳＩからの一方向信号
線である演算処理機能付パケット型メモリ割り込み信号
線と、により接続されており 、 前記メモリコントローラ割り込み信号線を用いて、複数
の前記演算処理機能付パケット型メモリＬＳＩのうちの
いずれかが、前記コマンドバスの占有権を、前記メモリ
コントローラＬＳＩからの前記演算処理機能付パケット
型メモリＬＳＩへ譲渡することを要求し、 前記演算処理機能付パケット型メモリ割り込み信号線を
用いて、前記メモリコントローラＬＳＩが、前記コマン
ドバスの占有権を、前記演算処理機能付パケット型メモ
リＬＳＩから前記メモリコントローラＬＳＩへ譲渡する
ことを要求する、演算処理機能付パケット型メモリシス
テムの制御方法において、 前記演算処理機能付パケット型メモリＬＳＩが前記コマ
ンドバスの占有権を有する時に、前記メモリコントロー
ラＬＳＩが前記コマンドバスの占有権の譲渡を要求した
場合、前記演算処理機能付パケット型メモリＬＳＩから
前記メモリコントローラＬＳＩに対して、前記コマンド
バスを用いて占有権譲渡コマンドパケットを送信するこ
とにより、前記コマンドバスの占有権を前記メモリコン
トローラＬＳＩに譲渡する、ことを特徴とする演算処理
機能付パケット型メモリシステムの制御方法。 - 【請求項５】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、前記メモリコ
ントローラＬＳＩへ向かう一方向信号線であるレディ信
号線と、双方向信号線であるバス調停信号線とにより接
続されており、 前記バス調停信号線を用いて、前記メモリコントローラ
ＬＳＩと複数の前記演算処理機能付パケット型メモリＬ
ＳＩとの間で、現在前記コマンドバスの占有権を有す
る、前記メモリコントローラＬＳＩもしくは複数の前記
演算処理機能付パ ケット型メモリＬＳＩのうちのいずれ
かに対して、前記コマンドバスの占有権の譲渡を要求す
る、演算処理機能付パケット型メモリシステムにおい
て、 前記メモリコントローラＬＳＩが前記コマンドバスの占
有権を有する時に、複数の前記演算処理機能付パケット
型メモリＬＳＩのいずれかが、前記コマンドバスの占有
権の譲渡を要求した場合、前記メモリコントローラＬＳ
Ｉから前記演算処理機能付パケット型メモリＬＳＩに対
して前記コマンドバスを用いて占有権譲渡コマンドパケ
ットを送信することにより、前記コマンドバスの占有権
を前記演算処理機能付パケット型メモリＬＳＩに譲渡す
る、構成とされている、ことを特徴とする演算処理機能
付パケット型メモリシステム。 - 【請求項６】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、前記メモリコ
ントローラＬＳＩへ向かう一方向信号線であるレディ信
号線と、双方向信号線であるバス調停信号線とにより接
続されており、 前記バス調停信号線を用いて、前記メモリコントローラ
ＬＳＩと複数の前記演算処理機能付パケット型メモリＬ
ＳＩとの間で、現在前記コマンドバスの占有権を有す
る、前記メモリコントローラＬＳＩもしくは複数の前記
演算処理機能付パケット型メモリＬＳＩのうちのいずれ
かに対して、前記コマンドバスの占有権の譲渡を要求す
る、演算処理機能付パケット型メモリシステムにおい
て、 前記演算処理機能付パケット型メモリＬＳＩが前記コマ
ンドバスの占有権を有する時に、前記メモリコントロー
ラＬＳＩが前記コマンドバスの占有権の譲渡を要求した
場合、前記演算処理機能付パケット型メモリＬＳＩから
前記メモリコントローラＬＳＩに対して、前記コマンド
バスを用いて占有権譲渡コマンドパケットを送信するこ
とにより、前記コマンドバスの占有権を前記メモリコン
トローラ ＬＳＩに譲渡する、構成とされている、ことを
特徴とする演算処理機能付パケット型メモリシステム。 - 【請求項７】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、前記複数の前記
演算処理機能付パケット型メモリＬＳＩとが、前記メモ
リコントローラＬＳＩへ向かう一方向信号線であるレデ
ィ信号線、及び、前記メモリコントローラＬＳＩへ向か
う一方向信号線であるメモリコントローラ割り込み信号
線と、前記メモリコントローラＬＳＩからの一方向信号
線である演算処理機能付パケット型メモリ割り込み信号
線と、により接続されており、 前記メモリコントローラ割り込み信号線を用いて、複数
の前記演算処理機能付パケット型メモリＬＳＩのうちの
いずれかが、前記コマンドバスの占有権を、前記メモリ
コントローラＬＳＩからの前記演算処理機能付パケット
型メモリＬＳＩへ譲渡することを要求し、 前記演算処理機能付パケット型メモリ割り込み信号線を
用いて、前記メモリコントローラＬＳＩが、前記コマン
ドバスの占有権を、前記演算処理機能付パケット型メモ
リＬＳＩから前記メモリコントローラＬＳＩへ譲渡する
ことを要求する、演算処理機能付パケット型メモリシス
テムにおいて、 前記メモリコントローラＬＳＩが前記コマンドバスの占
有権を有する時に、複数の前記演算処理機能付パケット
型メモリＬＳＩのいずれかが、前記コマンドバスの占有
権の譲渡を要求した場合、前記メモリコントローラＬＳ
Ｉから前記演算処理機能付パケット型メモリＬＳＩに対
して前記コマンドバスを用いて占有権譲渡コマンドパケ
ットを送信することにより、前記コマンドバスの占有権
を前記演算処理機能付パケット型メモリＬＳＩに譲渡す
る、構成とされている、ことを特 徴とする演算処理機能
付パケット型メモリシステム。 - 【請求項８】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、前記メモリコントローラＬＳＩと、
複数の前記パケット型メモリＬＳＩと、複数の前記演算
処理機能付パケット型メモリＬＳＩとが、双方向のデー
タバスと双方向のコマンドバスとにより接続され、更
に、前記メモリコントローラＬＳＩと、前記複数の前記
演算処理機能付パケット型メモリＬＳＩとが、前記メモ
リコントローラＬＳＩへ向かう一方向信号線であるレデ
ィ信号線、及び、前記メモリコントローラＬＳＩへ向か
う一方向信号線であるメモリコントローラ割り込み信号
線と、前記メモリコントローラＬＳＩからの一方向信号
線である演算処理機能付パケット型メモリ割り込み信号
線と、により接続されており、 前記メモリコントローラ割り込み信号線を用いて、複数
の前記演算処理機能付パケット型メモリＬＳＩのうちの
いずれかが、前記コマンドバスの占有権を、前記メモリ
コントローラＬＳＩからの前記演算処理機能付パケット
型メモリＬＳＩへ譲渡することを要求し、 前記演算処理機能付パケット型メモリ割り込み信号線を
用いて、前記メモリコントローラＬＳＩが、前記コマン
ドバスの占有権を、前記演算処理機能付パケット型メモ
リＬＳＩから前記メモリコントローラＬＳＩへ譲渡する
ことを要求する、演算処理機能付パケット型メモリシス
テムにおいて、 前記演算処理機能付パケット型メモリＬＳＩが前記コマ
ンドバスの占有権を有する時に、前記メモリコントロー
ラＬＳＩが前記コマンドバスの占有権の譲渡を要求した
場合、前記演算処理機能付パケット型メモリＬＳＩから
前記メモリコントローラＬＳＩに対して、前記コマンド
バスを用いて占有権譲渡コマンドパケットを送信するこ
とにより、前記コマンドバスの占有権を前記メモリコン
トローラＬＳＩに譲渡する、構成とされている、ことを
特徴とする演算処理機能付パケット型メモリシステム。 - 【請求項９】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、 前記メモリコントローラＬＳＩと、複数の前記パケット
型メモリＬＳＩと、複数の前記演算処理機能付パケット
型メモリＬＳＩとが、双方向のデータバスと双方向のコ
マンドバスとにより接続され、更に、前記メモリコント
ローラＬＳＩと、複数の前記演算処理機能付パケット型
メモリＬＳＩとが、前記メモリコントローラＬＳＩへ向
かう一方向信号線であるレディ信号線と、双方向信号線
であるバス調停信号線とにより接続されている演算処理
機能付パケット型メモリシステムにおいて、 複数のメモリモジュールから構成される前記演算処理機
能付パケット型メモリシステムであって、 前記演算処理機能付パケット型メモリＬＳＩは、前記コ
マンドバスを用いてコマンドを送ることが出来る範囲
を、前記演算処理機能付パケット型メモリＬＳＩが属す
る前記メモリモジュール内とした、ことを特徴とする演
算処理機能付パケット型メモリシステム。 - 【請求項１０】複数のパケット型メモリＬＳＩと、 複数の演算処理機能付パケット型メモリＬＳＩと、 一つのメモリコントローラＬＳＩと、 を少なくとも含み、 前記メモリコントローラＬＳＩと、複数の前記パケット
型メモリＬＳＩと、複数の前記演算処理機能付パケット
型メモリＬＳＩとが、双方向のデータバスと双方向のコ
マンドバスとにより接続され、更に、前記メモリコント
ローラＬＳＩと、前記複数の前記演算処理機能付パケッ
ト型メモリＬＳＩとが、前記メモリコントローラＬＳＩ
へ向かう一方向信号線であるレディ信号線、及び、前記
メモリコントローラＬＳＩへ向かうメモリコントローラ
割り込み信号線と、前記メモリコ ントローラＬＳＩから
の一方向信号線である演算処理機能付パケット型メモリ
割り込み信号線と、により接続されている、演算処理機
能付パケット型メモリシステムにおいて、 複数のメモリモジュールから構成される前記演算処理機
能付パケット型メモリシステムであって、 前記演算処理機能付パケット型メモリＬＳＩは、前記コ
マンドバスを用いてコマンドを送ることが出来る範囲
を、前記演算処理機能付パケット型メモリＬＳＩが属す
る前記メモリモジュール内とした、ことを特徴とする演
算処理機能付パケット型メモリシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18033798A JP3156670B2 (ja) | 1998-06-26 | 1998-06-26 | 演算処理機能付パケット型メモリシステムおよびその制御方法 |
| US09/335,792 US6505276B1 (en) | 1998-06-26 | 1999-06-18 | Processing-function-provided packet-type memory system and method for controlling the same |
| KR1019990024420A KR100298567B1 (ko) | 1998-06-26 | 1999-06-26 | 연산처리기능부가 패킷형 메모리 시스템 및 그의 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18033798A JP3156670B2 (ja) | 1998-06-26 | 1998-06-26 | 演算処理機能付パケット型メモリシステムおよびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000020450A JP2000020450A (ja) | 2000-01-21 |
| JP3156670B2 true JP3156670B2 (ja) | 2001-04-16 |
Family
ID=16081466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18033798A Expired - Fee Related JP3156670B2 (ja) | 1998-06-26 | 1998-06-26 | 演算処理機能付パケット型メモリシステムおよびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156670B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8984256B2 (en) * | 2006-02-03 | 2015-03-17 | Russell Fish | Thread optimized multiprocessor architecture |
-
1998
- 1998-06-26 JP JP18033798A patent/JP3156670B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 村上和彰、外２名，"メモリーマルチプロセッサ一体型ＡＳＳＰ「ＰＰＲＡＭ」用標準通信インタフェース『ＰＰＲＡＭ−Ｌｉｎｋ Ｓｔａｎｄａｒｄ』Ｄｒａｆｔ０．０の概要"，情報処理学会研究報告，社団法人情報処理学会，平成８年８月，第９６巻，第８０号（９６−ＡＲＣ−１１９），ｐ．１５５−１６０ |
| 矢部義一、外１０名，"圧縮／伸張器混載ＤＲＡＭ"，電子情報通信学会研究報告，社団法人電子情報通信学会，１９９８年５月２１日，第９８巻，第６７号（ＦＴＳ９８−２９），ｐ．１３−１８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000020450A (ja) | 2000-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE44342E1 (en) | Bus architecture employing varying width uni-directional command bus | |
| KR970000842B1 (ko) | 정보 처리 시스템 및 컴퓨터 시스템 | |
| US6557069B1 (en) | Processor-memory bus architecture for supporting multiple processors | |
| KR100417839B1 (ko) | 컴퓨터 구성요소들 간의 개선된 인터페이스 방법 및 장치 | |
| US6151651A (en) | Communication link with isochronous and asynchronous priority modes coupling bridge circuits in a computer system | |
| US7058744B2 (en) | Cluster system, computer and program | |
| JPH02289017A (ja) | コンピユータシステム内でデータ転送方法 | |
| US6658529B2 (en) | Broadcast system in disk array controller | |
| US5566345A (en) | SCSI bus capacity expansion controller using gating circuits to arbitrate DMA requests from a plurality of disk drives | |
| KR20180116717A (ko) | 직렬 시스템 버스 인터페이스 및 직접메모리액세스 컨트롤러를 갖는 전자 시스템 및 그 동작 방법 | |
| JP3516431B2 (ja) | プロセッサ・バスによるｉ／ｏトラフィック伝送 | |
| JP2004133942A (ja) | データバスシステム及びバス間クロスアクセス方法 | |
| US7013360B2 (en) | Efficient use of multiple buses for a scalable and reliable high-bandwidth connection | |
| JP3156670B2 (ja) | 演算処理機能付パケット型メモリシステムおよびその制御方法 | |
| JPH052552A (ja) | バーストモード能力を備えたワークステーシヨン | |
| US6370593B1 (en) | Apparatus for multiplexing bus interfaces on a computer expansion | |
| JP3156669B2 (ja) | 演算処理機能付パケット型メモリシステムの制御方法 | |
| KR100475438B1 (ko) | 데이터 버스 시스템 및 버스간 크로스 액세스 방법 | |
| JPH052555A (ja) | ワークステーシヨンインターフエース装置用の内部バス | |
| US6430637B1 (en) | Method for multiplexing bus interfaces on a computer expansion bus | |
| US6505276B1 (en) | Processing-function-provided packet-type memory system and method for controlling the same | |
| JPH02130662A (ja) | 情報処理システム | |
| JPH10307788A (ja) | バスブリッジ | |
| JPS58169660A (ja) | マルチプロセツサシステムの構成方法 | |
| JP2632049B2 (ja) | マルチプロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |