JPH052555A - ワークステーシヨンインターフエース装置用の内部バス - Google Patents
ワークステーシヨンインターフエース装置用の内部バスInfo
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- JPH052555A JPH052555A JP3242426A JP24242691A JPH052555A JP H052555 A JPH052555 A JP H052555A JP 3242426 A JP3242426 A JP 3242426A JP 24242691 A JP24242691 A JP 24242691A JP H052555 A JPH052555 A JP H052555A
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- central processing
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- processing unit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】 （修正有）
【目的】中央処理ユニットに接続され、中央処理ユニッ
トと独立にデータ転送を扱うことのできるチップを複数
有するワークステーションを与える。 【構成】中央処理ユニット（ＣＰＵ）１０と、それぞれ
外部バス３２、メモリ４２および周辺ユニット５２に接
続された第一、第二、および第三集積回路インターフェ
ースチップ３０、４０、５０と、ＣＰＵおよびチップに
結合されたローカルバス２０とを含むワークステーショ
ンである。各チップはＣＰＵと同一のクロック周波数で
動作するようにされているが、動作信号がＣＰＵと独立
にそれぞれの内部バス上に発生される。
トと独立にデータ転送を扱うことのできるチップを複数
有するワークステーションを与える。 【構成】中央処理ユニット（ＣＰＵ）１０と、それぞれ
外部バス３２、メモリ４２および周辺ユニット５２に接
続された第一、第二、および第三集積回路インターフェ
ースチップ３０、４０、５０と、ＣＰＵおよびチップに
結合されたローカルバス２０とを含むワークステーショ
ンである。各チップはＣＰＵと同一のクロック周波数で
動作するようにされているが、動作信号がＣＰＵと独立
にそれぞれの内部バス上に発生される。
Description
【０００１】
【産業上の利用分野】本発明はワークステーションまた
は類似のデータ処理システムに関し、特にワークステー
ションの外部バスと内部バスとの間でデータを転送する
システムおよび方法に関する。
は類似のデータ処理システムに関し、特にワークステー
ションの外部バスと内部バスとの間でデータを転送する
システムおよび方法に関する。
【０００２】
【従来の技術】多くのワークステーションその他のデー
タ処理システムはシステムメモリ、中央処理ユニット
（ＣＰＵ）等の構成要素を相互接続している内部バスを
用いて設計される。用途によってはワークステーション
の内部バスを異なる動作特性で動作する外部バスまたは
マイクロチャンネルバスの様なデータチャンネルに接続
することが必要である。そのような異なる動作特性には
動作周波数、バス幅、データ転送モード等がある。例え
ばマイクロチャンネルは単一のアドレスワードに続いて
複数のデータワードが送信または受信できる「ストリー
ミングモード」を有することがある。
タ処理システムはシステムメモリ、中央処理ユニット
（ＣＰＵ）等の構成要素を相互接続している内部バスを
用いて設計される。用途によってはワークステーション
の内部バスを異なる動作特性で動作する外部バスまたは
マイクロチャンネルバスの様なデータチャンネルに接続
することが必要である。そのような異なる動作特性には
動作周波数、バス幅、データ転送モード等がある。例え
ばマイクロチャンネルは単一のアドレスワードに続いて
複数のデータワードが送信または受信できる「ストリー
ミングモード」を有することがある。
【０００３】特に、メモリへの書き込みまたはそれから
の書き込みは、ローカルバスに対する中央処理ユニット
またはバスマスターとして機能する他の任意のユニット
により完全に制御される。このことは特定のユニットに
のみ関連する機能、例えばキャッシュメモリにおけるメ
モリの消去もしくはオーバーフロー解除、までも中央処
理ユニットの制御の下に行なわれ、通常の処理を多数回
中断し、データの処理は時間のかかるものとなってしま
うことを意味する。
の書き込みは、ローカルバスに対する中央処理ユニット
またはバスマスターとして機能する他の任意のユニット
により完全に制御される。このことは特定のユニットに
のみ関連する機能、例えばキャッシュメモリにおけるメ
モリの消去もしくはオーバーフロー解除、までも中央処
理ユニットの制御の下に行なわれ、通常の処理を多数回
中断し、データの処理は時間のかかるものとなってしま
うことを意味する。
【０００４】
【発明が解決しようとする課題】それゆえ本発明は異な
る動作特性を有するデータバス間でデータを転送するた
めの新規かつ改良されたシステムおよび方法を与えるこ
とを課題とする。
る動作特性を有するデータバス間でデータを転送するた
めの新規かつ改良されたシステムおよび方法を与えるこ
とを課題とする。
【０００５】本発明の別の課題はより少数の待機状態で
動作する、従って改良された性能で動作する、ワークス
テーションを与えることである。
動作する、従って改良された性能で動作する、ワークス
テーションを与えることである。
【０００６】本発明のさらに別の課題は、異なった機能
を備えているが標準的アーキテクチャーをもつ複数の集
積回路チップを有するワークステーションを与えること
である。
を備えているが標準的アーキテクチャーをもつ複数の集
積回路チップを有するワークステーションを与えること
である。
【０００７】
【課題を解決するための手段】本発明の一態様は、中央
処理ユニット（ＣＰＵ）と、外部バス、メモリおよび周
辺ユニットにそれぞれ接続された第一、第二および第三
の集積回路インターフェースチップと、該中央処理ユニ
ットおよびチップに接続されたローカルバスとを含むワ
ークステーションである。各チップはその中に設置され
た動作ユニットを相互接続する内部バスを含む。各イン
ターフェースチップは中央処理ユニットと同一のクロッ
クで動作するようにされているが、チップそれぞれの内
部バス上に該中央処理ユニットから独立に発生される動
作信号で動作するようにされている。
処理ユニット（ＣＰＵ）と、外部バス、メモリおよび周
辺ユニットにそれぞれ接続された第一、第二および第三
の集積回路インターフェースチップと、該中央処理ユニ
ットおよびチップに接続されたローカルバスとを含むワ
ークステーションである。各チップはその中に設置され
た動作ユニットを相互接続する内部バスを含む。各イン
ターフェースチップは中央処理ユニットと同一のクロッ
クで動作するようにされているが、チップそれぞれの内
部バス上に該中央処理ユニットから独立に発生される動
作信号で動作するようにされている。
【０００８】本ワークステーションはある種の知能を備
えた装置およびレジスタ装置をもつ高度に集積化された
機能ブロックを含み、異なった型式の中央処理ユニット
を柔軟に組み合わせることができる。各機能ブロックは
メモリ制御ブロック（ＭＩＢ）、マイクロチャンネル制
御ブロック（ＢＩＢ）またはローカル周辺機器制御ブロ
ック（ＰＩＢ）のいずれかを目的とするアクティブイン
ターフェースとして働く。
えた装置およびレジスタ装置をもつ高度に集積化された
機能ブロックを含み、異なった型式の中央処理ユニット
を柔軟に組み合わせることができる。各機能ブロックは
メモリ制御ブロック（ＭＩＢ）、マイクロチャンネル制
御ブロック（ＢＩＢ）またはローカル周辺機器制御ブロ
ック（ＰＩＢ）のいずれかを目的とするアクティブイン
ターフェースとして働く。
【０００９】本ローカルバスは一層の柔軟性と改良され
た性能とを与えるため、公知ステーションのローカルバ
スと比較して特に拡張されている。
た性能とを与えるため、公知ステーションのローカルバ
スと比較して特に拡張されている。
【００１０】特に本発明によるローカルバス（ホストＰ
／Ｍバス）は該ローカルバスへのアクセスを有するプロ
セッサ型式を選択する線ＣＴ（０..１）を含んだ追加的
制御線を、含んでいる。さらに、相応するリクエスト信
号ＦＲＥＱｂ（０..３）と相応する付与信号ＢＧＮＴｂ
（０..３）を使用する最大四つのブロックＭＩＢまたは
ＢＩＢが、ホストＰ／Ｍバス上に存在することができ
る。これらの信号は実際の機能ブロックを選択する働き
をする。ブロックＢＩＢのみ（中央処理ユニット以外
に）がバスマスターとなりえるので、ブロックＢＩＢの
みがＢＲＥＱｂ線を必要とする。さらにホストＰ／Ｍバ
スは機能ブロック（ＢＩＢ）の一つで発生されたバース
ト信号を他の機能ブロック（ＭＩＢまたはＰＩＢ）へ送
る。これは特にマイクロチャンネルバスの様なバス手段
とメモリとの間の読み取り／書き込み動作におけるスト
リーミングモードに適用できる有効な手段である。この
場合その機能ブロックＢＩＢは機能ブロックユニットＭ
ＩＢを介してメモリへデータを送信するバスマスターの
役割を果たす。
／Ｍバス）は該ローカルバスへのアクセスを有するプロ
セッサ型式を選択する線ＣＴ（０..１）を含んだ追加的
制御線を、含んでいる。さらに、相応するリクエスト信
号ＦＲＥＱｂ（０..３）と相応する付与信号ＢＧＮＴｂ
（０..３）を使用する最大四つのブロックＭＩＢまたは
ＢＩＢが、ホストＰ／Ｍバス上に存在することができ
る。これらの信号は実際の機能ブロックを選択する働き
をする。ブロックＢＩＢのみ（中央処理ユニット以外
に）がバスマスターとなりえるので、ブロックＢＩＢの
みがＢＲＥＱｂ線を必要とする。さらにホストＰ／Ｍバ
スは機能ブロック（ＢＩＢ）の一つで発生されたバース
ト信号を他の機能ブロック（ＭＩＢまたはＰＩＢ）へ送
る。これは特にマイクロチャンネルバスの様なバス手段
とメモリとの間の読み取り／書き込み動作におけるスト
リーミングモードに適用できる有効な手段である。この
場合その機能ブロックＢＩＢは機能ブロックユニットＭ
ＩＢを介してメモリへデータを送信するバスマスターの
役割を果たす。
【００１１】各機能ブロックは当該機能ブロック内の各
動作ユニット間の通信を可能にする内部トランザクショ
ンバスを含む。各動作ユニットは、それが内部バスの特
定の線を介してアドレス指定できるようにするための同
定番号を有する。内部調停器が最高の優先性を有するユ
ニットに内部トランザクションバスへのアクセスを付与
する。
動作ユニット間の通信を可能にする内部トランザクショ
ンバスを含む。各動作ユニットは、それが内部バスの特
定の線を介してアドレス指定できるようにするための同
定番号を有する。内部調停器が最高の優先性を有するユ
ニットに内部トランザクションバスへのアクセスを付与
する。
【００１２】各機能ブロックは当該機能ブロック内の各
ユニット間の通信を可能にする内部トランザクションバ
スを含む。各ユニットはＩＤ番号（同定番号）を有し、
この番号で内部トランザクションバスの特定の線を介し
てアドレスすることができる。各機能ブロックにはセッ
トアップの手続きを通して個別的構成を行なうための構
成化レジスタが設けられている。その構成化はとりわけ
ホスト中央処理ユニットの周波数とメモリの容量に依存
する。
ユニット間の通信を可能にする内部トランザクションバ
スを含む。各ユニットはＩＤ番号（同定番号）を有し、
この番号で内部トランザクションバスの特定の線を介し
てアドレスすることができる。各機能ブロックにはセッ
トアップの手続きを通して個別的構成を行なうための構
成化レジスタが設けられている。その構成化はとりわけ
ホスト中央処理ユニットの周波数とメモリの容量に依存
する。
【００１３】内部トランザクションバスは主システムバ
スとは独立に動作するがすべての機能ブロック内で使用
される標準化されたホスト／トランザクションバス陰ｆ
（ＨＰＩ）を介してホスト中央処理ユニットと同一の周
波数で動作する。読み取りおよび書き込みオペレーショ
ンは一サイクル内にマスターユニットまたはスレーブユ
ニットの動作に基づいて実行され、その場合読み取りサ
イクルに対して特定の優れた性能が得られることに注目
されたい。すなわち、マスターが読み取りリクエストを
した一サイクル後、準備完了次第、リクエストされたそ
のデータを一サイクル内にスレーブが独立に戻す。
スとは独立に動作するがすべての機能ブロック内で使用
される標準化されたホスト／トランザクションバス陰ｆ
（ＨＰＩ）を介してホスト中央処理ユニットと同一の周
波数で動作する。読み取りおよび書き込みオペレーショ
ンは一サイクル内にマスターユニットまたはスレーブユ
ニットの動作に基づいて実行され、その場合読み取りサ
イクルに対して特定の優れた性能が得られることに注目
されたい。すなわち、マスターが読み取りリクエストを
した一サイクル後、準備完了次第、リクエストされたそ
のデータを一サイクル内にスレーブが独立に戻す。
【００１４】本発明の一実施例を添付図面を参照して説
明する。
明する。
【００１５】
【実施例】図１は本発明に基づくワークステーションま
たはデータ処理システムの好ましい実施例を示す。
たはデータ処理システムの好ましい実施例を示す。
【００１６】基本的には中央処理ユニット１０はホスト
Ｐ／Ｍバス２０を介して機能ブロック３０、４０、５０
と通信し、また特にマイクロチャンネルバス等の一つま
たは複数のバスインターフェースブロックＢＩＢ３０と
通信し、さらにまたメモリおよびキャッシュ制御のため
一つまたは複数のメモリブロックＭＩＢ４０、ローカル
周辺装置およびビデオグラフィックアレー（ＶＧＡ）イ
ンターフェースブロックＰＩＢ５０と通信する。二つ以
上のＢＩＢブロック３０および二つ以上のＭＩＢ４０を
与えることも可能であることに注意されたい。
Ｐ／Ｍバス２０を介して機能ブロック３０、４０、５０
と通信し、また特にマイクロチャンネルバス等の一つま
たは複数のバスインターフェースブロックＢＩＢ３０と
通信し、さらにまたメモリおよびキャッシュ制御のため
一つまたは複数のメモリブロックＭＩＢ４０、ローカル
周辺装置およびビデオグラフィックアレー（ＶＧＡ）イ
ンターフェースブロックＰＩＢ５０と通信する。二つ以
上のＢＩＢブロック３０および二つ以上のＭＩＢ４０を
与えることも可能であることに注意されたい。
【００１７】中央処理ユニット１０には例えばインテル
８０３８６、８０３８６ＳＸ、８０４８６マイクロプロ
セッサ等の種々の型が使用できることに注意されたい。
また数学的コプロセッサであるインテル８０３８７ある
いは８０３８７ＳＸ等のコプロセッサ１２も追加でき
る。
８０３８６、８０３８６ＳＸ、８０４８６マイクロプロ
セッサ等の種々の型が使用できることに注意されたい。
また数学的コプロセッサであるインテル８０３８７ある
いは８０３８７ＳＸ等のコプロセッサ１２も追加でき
る。
【００１８】図１および図８を参照する。機能ブロック
ＢＩＢ３０はホストＰ／Ｍバス２０と、在来のアダプタ
ボード等の入／出力デバイスを装着するための複数のス
ロット３２ａを備えたマイクロチャンネル３２との間の
インターフェースとして与えられ、当該ステーションの
他の機能ブロックとの通信におけるマスターとして働く
ことのできるマイクロプロセッサを備えた在来のアダプ
タボードを含んでいる。さらにＳＣＳＩ（小型コンピュ
ーターシステムインターフェース）制御器３２ｂは固定
ディスクドライブを制御するマイクロチャンネルに接続
されている。
ＢＩＢ３０はホストＰ／Ｍバス２０と、在来のアダプタ
ボード等の入／出力デバイスを装着するための複数のス
ロット３２ａを備えたマイクロチャンネル３２との間の
インターフェースとして与えられ、当該ステーションの
他の機能ブロックとの通信におけるマスターとして働く
ことのできるマイクロプロセッサを備えた在来のアダプ
タボードを含んでいる。さらにＳＣＳＩ（小型コンピュ
ーターシステムインターフェース）制御器３２ｂは固定
ディスクドライブを制御するマイクロチャンネルに接続
されている。
【００１９】個々で図１および図９を参照する。機能ブ
ロック（ＭＩＢ）ＭＩＢ４０はホストＰ／Ｍバス２０
と、Ｄラム（ＲＡＭ）メモリ４２との間のインターフェ
ースを形成する。このＤラムは別のサイズを有してもよ
い。さらにＭＩＢ４０は通常のＢＩＯＳロム（ＲＯＭ）
メモリ４２ａへのアクセスを制御する。
ロック（ＭＩＢ）ＭＩＢ４０はホストＰ／Ｍバス２０
と、Ｄラム（ＲＡＭ）メモリ４２との間のインターフェ
ースを形成する。このＤラムは別のサイズを有してもよ
い。さらにＭＩＢ４０は通常のＢＩＯＳロム（ＲＯＭ）
メモリ４２ａへのアクセスを制御する。
【００２０】周辺インターフェース機能ブロック（ＰＩ
Ｂ）５０（図１、図１０、図１１）はそれぞれの制御ブ
ロックを介してホストＰ／Ｍバス２０と種々の在来のシ
ステムとの間およびそれぞれの周辺制御ブロックを介し
て周辺ユニットとの間のインターフェースを形成する。
ここではビデオグラフィックアレー制御器５２ａ、周辺
機器制御器５２ｂ、フレキシブルディスク制御器５２
ｃ、キーボード／マウス制御器５２ｄ、およびＲＴＣ／
ＣＭＯＳラムデバイス５２ｅが設けられている。これら
すべてのデバイスは当業者には公知であり、それゆえこ
れ以上詳述しない。
Ｂ）５０（図１、図１０、図１１）はそれぞれの制御ブ
ロックを介してホストＰ／Ｍバス２０と種々の在来のシ
ステムとの間およびそれぞれの周辺制御ブロックを介し
て周辺ユニットとの間のインターフェースを形成する。
ここではビデオグラフィックアレー制御器５２ａ、周辺
機器制御器５２ｂ、フレキシブルディスク制御器５２
ｃ、キーボード／マウス制御器５２ｄ、およびＲＴＣ／
ＣＭＯＳラムデバイス５２ｅが設けられている。これら
すべてのデバイスは当業者には公知であり、それゆえこ
れ以上詳述しない。
【００２１】各機能ブロックＢＩＢ３０、ＭＩＢ４０、
ＰＩＢ５０は各々がホストＰ／Ｍバス２０と各機能ブロ
ックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に接続される
個々のデバイスとの間の通信を達成するに必要なすべて
の素子、例えばレジスタおよび論理回路等、を含むワン
チップとして特に設計されている。
ＰＩＢ５０は各々がホストＰ／Ｍバス２０と各機能ブロ
ックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に接続される
個々のデバイスとの間の通信を達成するに必要なすべて
の素子、例えばレジスタおよび論理回路等、を含むワン
チップとして特に設計されている。
【００２２】図１に示すようにＭ個の機能ブロックＢＩ
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。従って非常に異なった中央処理ユ
ニットおよび著しく異なったメモリ容量を備えた非常に
広範な種類の構成が達成出来る。各チップは種々の構成
に合致するよう非常に多様に構成できる。
Ｂ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。従って非常に異なった中央処理ユ
ニットおよび著しく異なったメモリ容量を備えた非常に
広範な種類の構成が達成出来る。各チップは種々の構成
に合致するよう非常に多様に構成できる。
【００２３】各機能ブロック３０、４０、５０にはシス
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションとは比較的独立なオペレーショ
ンを与えるある種の知能が与えられている。このことに
よりＢＩＢ３０、ＭＩＢ４０等の機能ブロック間のデー
タ転送の制御その他の多数のプロシージャから中央処理
ユニットを開放できる。例えば機能ブロックＭＩＢ４０
はダイナミックラム（ＤＲＡＭ）のリフレッシュサイク
ルを組織化し、これらに含まれるキャッシュのオーバー
フローの整理をする。
テムのすべての機能を一般的に統制している中央処理ユ
ニットのオペレーションとは比較的独立なオペレーショ
ンを与えるある種の知能が与えられている。このことに
よりＢＩＢ３０、ＭＩＢ４０等の機能ブロック間のデー
タ転送の制御その他の多数のプロシージャから中央処理
ユニットを開放できる。例えば機能ブロックＭＩＢ４０
はダイナミックラム（ＤＲＡＭ）のリフレッシュサイク
ルを組織化し、これらに含まれるキャッシュのオーバー
フローの整理をする。
【００２４】基本的には各機能ブロック３０、４０、５
０はホストＰ／Ｍバス２０と個々のインターフェースト
ランザクションバスとの間のインターフェースユニット
を含む。そのタイミングは中央処理ユニットクロックに
基づいているが、各機能ブロック内の読み取りあるいは
書き込み等のすべてのオペレーションはシステムの一サ
イクル内で独立に行なわれる。他方中央処理ユニットは
少なくとも中央処理ユニットクロックの２サイクルを必
要とする。従ってこの形式のシステムアーキテクチャ
は、中央処理ユニットに必要な待機状態が低減すること
により著しく性能が改善され、高い全体的動作速度が得
られる。
０はホストＰ／Ｍバス２０と個々のインターフェースト
ランザクションバスとの間のインターフェースユニット
を含む。そのタイミングは中央処理ユニットクロックに
基づいているが、各機能ブロック内の読み取りあるいは
書き込み等のすべてのオペレーションはシステムの一サ
イクル内で独立に行なわれる。他方中央処理ユニットは
少なくとも中央処理ユニットクロックの２サイクルを必
要とする。従ってこの形式のシステムアーキテクチャ
は、中央処理ユニットに必要な待機状態が低減すること
により著しく性能が改善され、高い全体的動作速度が得
られる。
【００２５】図３、図９、図１０、図１１は各機能ブロ
ック３０、４０、５０に含まれるユニットの詳細を示
す。
ック３０、４０、５０に含まれるユニットの詳細を示
す。
【００２６】特に図８を見ると、バスインターフェース
ブロックＢＩＢ３０が示されているが、これは、好まし
くは一個のマイクロチップ上に構成されており、ホスト
ＰＭバスインターフェースＨＰＩ３４を含む。このＨＰ
Ｉ３４はホストＰ／Ｍバス２０とシンクロナイザ３７へ
の通信接続を与える内部トランザクションバス３５との
間のインターフェースを形成する。シンクロナイザ３７
はマイクロチャンネルバス３２へのアクセスのためマイ
クロチャンネルバス制御ユニットＭＣＡ３８に接続され
る。 マイクロチャンネル３２は中央処理ユニット１０
の動作周波数と異なる周波数で情報を転送できるように
構成されている。
ブロックＢＩＢ３０が示されているが、これは、好まし
くは一個のマイクロチップ上に構成されており、ホスト
ＰＭバスインターフェースＨＰＩ３４を含む。このＨＰ
Ｉ３４はホストＰ／Ｍバス２０とシンクロナイザ３７へ
の通信接続を与える内部トランザクションバス３５との
間のインターフェースを形成する。シンクロナイザ３７
はマイクロチャンネルバス３２へのアクセスのためマイ
クロチャンネルバス制御ユニットＭＣＡ３８に接続され
る。 マイクロチャンネル３２は中央処理ユニット１０
の動作周波数と異なる周波数で情報を転送できるように
構成されている。
【００２７】内部トランザクションバス３５にはさら
に、良く知られた方法で直接メモリアクセスを制御する
ＤＭＡ制御器３６が接続されている。
に、良く知られた方法で直接メモリアクセスを制御する
ＤＭＡ制御器３６が接続されている。
【００２８】図４を参照する。ここに示すのは、メモリ
インターフェースフロックＭＩＢ４０で、好ましくは一
マイクロチップに造られ、ユニットＨＩＰ３４と同様、
ホストＰ／Ｍバス２０と内部トランザクションバス４５
との間のインターフェースとして働くホストＰ／Ｍイン
ターフェース４４、および内部トランザクションバス４
５を基本的ユニットとして含む。内部トランザクション
バス４５もブロックＢＩＢ３０のと同様である。
インターフェースフロックＭＩＢ４０で、好ましくは一
マイクロチップに造られ、ユニットＨＩＰ３４と同様、
ホストＰ／Ｍバス２０と内部トランザクションバス４５
との間のインターフェースとして働くホストＰ／Ｍイン
ターフェース４４、および内部トランザクションバス４
５を基本的ユニットとして含む。内部トランザクション
バス４５もブロックＢＩＢ３０のと同様である。
【００２９】内部トランザクションバス４５を介してキ
ャッシュ制御器４６へのメモリアクセスが、並びにダイ
ナミックＲＡＭ制御器４８を介してダイナミックＲＡＭ
メモリ４２に対するシステムメモリインターフェースバ
ス４３へのアクセスが、行なわれる。
ャッシュ制御器４６へのメモリアクセスが、並びにダイ
ナミックＲＡＭ制御器４８を介してダイナミックＲＡＭ
メモリ４２に対するシステムメモリインターフェースバ
ス４３へのアクセスが、行なわれる。
【００３０】図１０および図１１には一マイクロチップ
に造られた周辺インターフェースブロックＰＩＢ５０が
示されているが、ホストＰ／Ｍバス２０を内部トランザ
クションバス５５に対して緩衝するホストＰ／Ｍインタ
ーフェース５４を含む。このホストＰ／Ｍインターフェ
ース５４および内部トランザクションバス５５はブロッ
クＢＩＢ３０およびＭＩＢ４０のそれぞれの要素ホスト
Ｐ／ＭインターフェースＨＩＰ３４ホストＰ／Ｍインタ
ーフェース４４および内部トランザクションバス３５、
４５に対応する。
に造られた周辺インターフェースブロックＰＩＢ５０が
示されているが、ホストＰ／Ｍバス２０を内部トランザ
クションバス５５に対して緩衝するホストＰ／Ｍインタ
ーフェース５４を含む。このホストＰ／Ｍインターフェ
ース５４および内部トランザクションバス５５はブロッ
クＢＩＢ３０およびＭＩＢ４０のそれぞれの要素ホスト
Ｐ／ＭインターフェースＨＩＰ３４ホストＰ／Ｍインタ
ーフェース４４および内部トランザクションバス３５、
４５に対応する。
【００３１】さらに、ブロックＰＩＢ５０は内部トラン
ザクションバス５５と通信するよう構成された、ＭＣＡ
バス制御のための同期ユニット５６、システムおよび前
記周辺ユニット５２ａないし５３ｅへのアクセスのため
のローカル周辺インターフェース５８を含む。
ザクションバス５５と通信するよう構成された、ＭＣＡ
バス制御のための同期ユニット５６、システムおよび前
記周辺ユニット５２ａないし５３ｅへのアクセスのため
のローカル周辺インターフェース５８を含む。
【００３２】上記のように、本発明のワークステーショ
ンは種々の型式の中央処理ユニット１０の一つを使用す
る点に関して高度の柔軟性を与える。また本システムに
含められるマイクロチャンネルおよびダイナミックＲＡ
Ｍメモリユニットの数には柔軟性がある。この事実は予
め定めらた中央処理ユニット１０が一つのマクロチャン
ネルおよび一つのダイナミックメモリブロックのみとし
か通信しない従来のワークステーションと対照的であ
る。
ンは種々の型式の中央処理ユニット１０の一つを使用す
る点に関して高度の柔軟性を与える。また本システムに
含められるマイクロチャンネルおよびダイナミックＲＡ
Ｍメモリユニットの数には柔軟性がある。この事実は予
め定めらた中央処理ユニット１０が一つのマクロチャン
ネルおよび一つのダイナミックメモリブロックのみとし
か通信しない従来のワークステーションと対照的であ
る。
【００３３】特に拡張されたホストＰ／Ｍバスが図３な
いし図７に詳細に示されている。特に中央処理ユニット
１０内において、インテル８０３８６等のマイクロプロ
セッサの在来の入／出力ポートは、アドレスポートＡ
（２、...３１）、データポートＤ（０、...３１）、バ
イトイネーブルポートＢＥｂ（０、...３）およびアド
レスステータス出力ＡＤＳｂが示されている。出力ＡＤ
Ｓｂは有効なバスサイクル定義およびアドレスが利用で
きることを示し、アドレスが駆動されると同一のクロッ
クにおいてアクティブにされる。出力信号ＡＤＳｂはア
クティブで低レベルとなる。本システムのクロックＰＣ
ＬＫはクロックオッシレータ６０で発生されて中央処理
ユニット１０の入力ポートＰＣＬＫおよび機能ブロック
ＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に印加される。こ
れらの入／出力ポートおよび中央処理ユニット１０の他
のすべての入／出力ポート、並びにそこに示されている
信号は従来のものである。従ってこれ以上これらについ
ては詳述しない。
いし図７に詳細に示されている。特に中央処理ユニット
１０内において、インテル８０３８６等のマイクロプロ
セッサの在来の入／出力ポートは、アドレスポートＡ
（２、...３１）、データポートＤ（０、...３１）、バ
イトイネーブルポートＢＥｂ（０、...３）およびアド
レスステータス出力ＡＤＳｂが示されている。出力ＡＤ
Ｓｂは有効なバスサイクル定義およびアドレスが利用で
きることを示し、アドレスが駆動されると同一のクロッ
クにおいてアクティブにされる。出力信号ＡＤＳｂはア
クティブで低レベルとなる。本システムのクロックＰＣ
ＬＫはクロックオッシレータ６０で発生されて中央処理
ユニット１０の入力ポートＰＣＬＫおよび機能ブロック
ＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に印加される。こ
れらの入／出力ポートおよび中央処理ユニット１０の他
のすべての入／出力ポート、並びにそこに示されている
信号は従来のものである。従ってこれ以上これらについ
ては詳述しない。
【００３４】図３ないし図７からわかるように、機能ブ
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロックおよび中央処
理ユニット１０を相互に接続するための追加的ポートと
その付随のバス線がさらに設けられている。それは例え
ばＣＴ（０..１）で、これはホストＰ／Ｍバス２０内に
含まれる二線の組み合わせであり、ホストＰ／Ｍバス２
０へのアクセスを持つプロセッサ（または機能ブロッ
ク）の型式を示すものである。
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中
央処理ユニットの入／出力ポートと同様な入出力ポート
を与えられている。しかし、機能ブロックおよび中央処
理ユニット１０を相互に接続するための追加的ポートと
その付随のバス線がさらに設けられている。それは例え
ばＣＴ（０..１）で、これはホストＰ／Ｍバス２０内に
含まれる二線の組み合わせであり、ホストＰ／Ｍバス２
０へのアクセスを持つプロセッサ（または機能ブロッ
ク）の型式を示すものである。
【００３５】ＢＲＥＱｂ（０...３）は、四個のＢＩＢ
３０がそれぞれ一リクエスト線でＰＩＢ５０に接続され
ていると仮定したときのホストＰ／Ｍバスリクエスト信
号である。ＢＧＮＴｂ（０..３）は、ＢＲＥＱｂ
（０...３）でホストＰ／Ｍバスへのアクセス要求した
機能ブロックＢＩＢ３０に対し、機能ブロックＰＩＢ５
０から送信されるホストＰ／Ｍバス付与信号である。Ｓ
ＢＵＲＳＴＢＬｂは、バーストモードでの転送を一次的
に停止するがそのバースト条件を維持するため機能ブロ
ックＢＩＢ３０の一つから発生される信号である。ＣＩ
ＮおよびＣＯＵＴはシステム構成化ルーチンで使用する
連鎖入／出力信号である。
３０がそれぞれ一リクエスト線でＰＩＢ５０に接続され
ていると仮定したときのホストＰ／Ｍバスリクエスト信
号である。ＢＧＮＴｂ（０..３）は、ＢＲＥＱｂ
（０...３）でホストＰ／Ｍバスへのアクセス要求した
機能ブロックＢＩＢ３０に対し、機能ブロックＰＩＢ５
０から送信されるホストＰ／Ｍバス付与信号である。Ｓ
ＢＵＲＳＴＢＬｂは、バーストモードでの転送を一次的
に停止するがそのバースト条件を維持するため機能ブロ
ックＢＩＢ３０の一つから発生される信号である。ＣＩ
ＮおよびＣＯＵＴはシステム構成化ルーチンで使用する
連鎖入／出力信号である。
【００３６】特にＢＩＢ３０を例にとり、図８ないし図
１３を参照して一つの機能ブロックの設計特徴を説明す
る。
１３を参照して一つの機能ブロックの設計特徴を説明す
る。
【００３７】前述したように機能ブロックＢＩＢ３０は
基本的にはユニットＨＩＰ３４、ＤＭＡ制御器３６、同
期ユニット３７およびＭＣＡユニット３９を含む。ＭＣ
Ａユニット３９は図１３ないし図１６に示すように実際
にはＥＭＣＡユニット３８に結合されている。
基本的にはユニットＨＩＰ３４、ＤＭＡ制御器３６、同
期ユニット３７およびＭＣＡユニット３９を含む。ＭＣ
Ａユニット３９は図１３ないし図１６に示すように実際
にはＥＭＣＡユニット３８に結合されている。
【００３８】従って機能ブロックＢＩＢ３０は中央処理
ユニット１０その他のバスマスターの制御なしでいくつ
かの機能を行なう自己完結機能ブロックである。
ユニット１０その他のバスマスターの制御なしでいくつ
かの機能を行なう自己完結機能ブロックである。
【００３９】図１３ないし図１６を図３ないし図７と比
較すると、ホストＰ／Ｍバス２０および内部トランザク
ションバス３５の信号および対応する線に密接な類似点
があることがわかる。
較すると、ホストＰ／Ｍバス２０および内部トランザク
ションバス３５の信号および対応する線に密接な類似点
があることがわかる。
【００４０】ＴＲＡＣＴバス３５に接続された各ユニッ
ト３４、３６、３８はＶＡＬＩＤ信号、ＲＥＱＵＥＳＴ
信号、ＧＲＡＮＴ信号およびＢＵＲＳＴ信号を有する。
各ユニットはＩＤ番号を有するが、これらは「０」を最
優先する優先性に従う。特にＥＭＡ３８は＃０に、ＤＭ
Ａ制御器３６は＃１に、ＨＰＩ３４は＃２に指定されて
いる。
ト３４、３６、３８はＶＡＬＩＤ信号、ＲＥＱＵＥＳＴ
信号、ＧＲＡＮＴ信号およびＢＵＲＳＴ信号を有する。
各ユニットはＩＤ番号を有するが、これらは「０」を最
優先する優先性に従う。特にＥＭＡ３８は＃０に、ＤＭ
Ａ制御器３６は＃１に、ＨＰＩ３４は＃２に指定されて
いる。
【００４１】以下の表にはＴＲＡＣＴ３５の主な信号が
挙げられている。 表 １ ＩＡ（２：３１）： 内部アドレスビット２ないし
３１ ＩＢＥｂ（０：３）： 内部バイトイネーブル０ない
し３ ＩＤＮ（０：１）： フロックＩＤ番号（ブロック
の最大番号は４） ＩＤ（０：３１）： 内部データビット０ないし
３１ ＶＡＬＩＤｂ（ｎ）： ユニット＃ｎのこの有効信号
はＴＲＡＣＴバス３５上のアドレス、データおよび命令
が有効であるとき、ユニット＃ｎにより駆動される。 ＢＵＳＹｂ（ｎ）： ユニット＃ｎが使用中（bus
y）であるときはユニット＃ｎのこのＢＵＳＹ信号がそ
の時点でアクティブとなる。この信号はバーストモード
中、一次的にデータ転送を停止させる。その場合バース
トモードはアクティブに留まる。 ＲＥＱｂ（ｎ）： ユニット＃ｎのこのリクエス
ト信号はユニットｎで駆動される。 ＧＮＴｂ（ｎ）： この付与線は内部調停器６６
により駆動される。 ＢＵＲＳＴｂ（ｎ）： このバースト線は、内部トラ
ンザクションバス３５を現在付与され、休みなしの多重
アクセスをするためその維持を希望するユニット＃ｎに
より、駆動される。 ＣＳｂ（ｎ）： このチップ選択線は内部復号
器６２により駆動される。各機能ブロックはそれ自身の
チップ選択信号を有する。 ＲＥＴＲＹｂ（ｎ）： マスタユニット＃ｎが、現在
使用中のスレーブユニットにアクセスしようとすると
き、そのマスターによってこの再試行信号が発生され
る。この再試行信号は内部トランザクションバス３５に
優先性を再要求するときに使用される。 同報（broadcast）信号 ＮＰＣＬＫ： 内部トランザクションバス３
５上のすべてのクロック信号。システムの中央処理ユニ
ット１０は同一のクロックで動作する。すべてのサイク
ルの基準はこのクロックの上昇縁である。 ＩＲＥＳＥＴ： すべてのユニット３４、３
６、３７についての内部リセット。 ＤＥＳＴ-ＢＵＳＹｂ： これは現トランンザクショ
ンバスサイクルのスレーブユニットが使用中であること
を示す。 ＶＡＬＩＤＡＬＬｂ： すべてのＶＡＬＩＤｂ信号の
組み合わせである。この信号はアドレスされたスレーブ
ユニットに対し、ＴＲＡＣＴバス上に有効サイクルが存
在することを示す。
挙げられている。 表 １ ＩＡ（２：３１）： 内部アドレスビット２ないし
３１ ＩＢＥｂ（０：３）： 内部バイトイネーブル０ない
し３ ＩＤＮ（０：１）： フロックＩＤ番号（ブロック
の最大番号は４） ＩＤ（０：３１）： 内部データビット０ないし
３１ ＶＡＬＩＤｂ（ｎ）： ユニット＃ｎのこの有効信号
はＴＲＡＣＴバス３５上のアドレス、データおよび命令
が有効であるとき、ユニット＃ｎにより駆動される。 ＢＵＳＹｂ（ｎ）： ユニット＃ｎが使用中（bus
y）であるときはユニット＃ｎのこのＢＵＳＹ信号がそ
の時点でアクティブとなる。この信号はバーストモード
中、一次的にデータ転送を停止させる。その場合バース
トモードはアクティブに留まる。 ＲＥＱｂ（ｎ）： ユニット＃ｎのこのリクエス
ト信号はユニットｎで駆動される。 ＧＮＴｂ（ｎ）： この付与線は内部調停器６６
により駆動される。 ＢＵＲＳＴｂ（ｎ）： このバースト線は、内部トラ
ンザクションバス３５を現在付与され、休みなしの多重
アクセスをするためその維持を希望するユニット＃ｎに
より、駆動される。 ＣＳｂ（ｎ）： このチップ選択線は内部復号
器６２により駆動される。各機能ブロックはそれ自身の
チップ選択信号を有する。 ＲＥＴＲＹｂ（ｎ）： マスタユニット＃ｎが、現在
使用中のスレーブユニットにアクセスしようとすると
き、そのマスターによってこの再試行信号が発生され
る。この再試行信号は内部トランザクションバス３５に
優先性を再要求するときに使用される。 同報（broadcast）信号 ＮＰＣＬＫ： 内部トランザクションバス３
５上のすべてのクロック信号。システムの中央処理ユニ
ット１０は同一のクロックで動作する。すべてのサイク
ルの基準はこのクロックの上昇縁である。 ＩＲＥＳＥＴ： すべてのユニット３４、３
６、３７についての内部リセット。 ＤＥＳＴ-ＢＵＳＹｂ： これは現トランンザクショ
ンバスサイクルのスレーブユニットが使用中であること
を示す。 ＶＡＬＩＤＡＬＬｂ： すべてのＶＡＬＩＤｂ信号の
組み合わせである。この信号はアドレスされたスレーブ
ユニットに対し、ＴＲＡＣＴバス上に有効サイクルが存
在することを示す。
【００４２】図１２を参照する。ＨＰＩ３４は内部復号
器６２を含み、この復号器は個々のユニットへのアクセ
スを復号するため線ＩＡ２ないしＩＡ３１を使用する。
各ユニットはそれ自身のアドレス復号信号を有する。こ
の信号はメモリアクセス、Ｉ／Ｏアクセスの両方につい
て、またユニットが受信するすべての他の命令について
発生される。またこの内部復号器６２はＤＭＡ制御器３
６およびＥＭＣＡユニット３８等のすべてのユニットの
ＢＵＳＹ信号を受信し、ＤＥＳＴ-ＢＵＳＹｂ信号を発
生する。
器６２を含み、この復号器は個々のユニットへのアクセ
スを復号するため線ＩＡ２ないしＩＡ３１を使用する。
各ユニットはそれ自身のアドレス復号信号を有する。こ
の信号はメモリアクセス、Ｉ／Ｏアクセスの両方につい
て、またユニットが受信するすべての他の命令について
発生される。またこの内部復号器６２はＤＭＡ制御器３
６およびＥＭＣＡユニット３８等のすべてのユニットの
ＢＵＳＹ信号を受信し、ＤＥＳＴ-ＢＵＳＹｂ信号を発
生する。
【００４３】さらに、アドレス復号器６４にはホストＰ
／Ｍバス２０（図３ないしおよび図８を参照）からアド
レス受信信号Ａ２ないしＡ３１が与えられ、機能ブロッ
クＢＩＢ３０等の対応の機能ブロックがホストＰ／Ｍバ
ス２０を通して通信すべく選択されたことを示すＣＨＩ
ＰＳＥＬ信号を発生する。
／Ｍバス２０（図３ないしおよび図８を参照）からアド
レス受信信号Ａ２ないしＡ３１が与えられ、機能ブロッ
クＢＩＢ３０等の対応の機能ブロックがホストＰ／Ｍバ
ス２０を通して通信すべく選択されたことを示すＣＨＩ
ＰＳＥＬ信号を発生する。
【００４４】特に関心を払うべきものとして、ユニット
ＨＩＰ３４に含まれる内部調停器６６がある。内部トラ
ンザクションバス３５へのアクセスを得るためユニット
ＨＩＰ３４、ＤＭＡ制御器３６およびＥＭＣＡユニット
３８等のユニットは内部トランザクションバス３５に対
してリクエスト（要求）信号ＲＥＱｂ（０..２）を発生
することによりリクエストを主張しなければならない。
いくつかのリクエストが同時に生ずるかも知れない。従
って、これらのリクエストを解決して最高の優先性をも
つリクエストユニットに付与信号ＧＮＴｂ（０..２）を
発生することが内部調停器６６の仕事である。上述した
ように、好ましい実施例ではＥＭＣＡユニット３８が最
高の優先性「０」を有し、ユニットＨＩＰ３４は最低の
優先性「２」を有する。クロック信号の上昇縁で付与信
号を検出するユニットが次のサイクルで内部トランザク
ションバス３５へのアクセスを有する。
ＨＩＰ３４に含まれる内部調停器６６がある。内部トラ
ンザクションバス３５へのアクセスを得るためユニット
ＨＩＰ３４、ＤＭＡ制御器３６およびＥＭＣＡユニット
３８等のユニットは内部トランザクションバス３５に対
してリクエスト（要求）信号ＲＥＱｂ（０..２）を発生
することによりリクエストを主張しなければならない。
いくつかのリクエストが同時に生ずるかも知れない。従
って、これらのリクエストを解決して最高の優先性をも
つリクエストユニットに付与信号ＧＮＴｂ（０..２）を
発生することが内部調停器６６の仕事である。上述した
ように、好ましい実施例ではＥＭＣＡユニット３８が最
高の優先性「０」を有し、ユニットＨＩＰ３４は最低の
優先性「２」を有する。クロック信号の上昇縁で付与信
号を検出するユニットが次のサイクルで内部トランザク
ションバス３５へのアクセスを有する。
【００４５】内部調停器６６の別の仕事は、バーストモ
ードを処理することである。もしもユニットが付与信号
を検出し、内部トランザクションバス３５上で多重デー
タ転送しようと希望するなら、このユニットはそのバー
スト線をアクティブ化する。例えばもしもＥＭＣＡユニ
ット３８が信号ＲＥＱｂ（０）により内部トランザクシ
ョンバス３５へのアクセスをリクエストし、内部調停器
６６によるＥＭＣＡユニット３８への付与信号ＧＮＴｂ
（０）を受信したなら、後者ＥＭＣＡユニット３８は多
重データ転送のためバースト信号ＢＵＲＳＴｂ（０）を
発行する。このバースト線がアクティブ化されていると
きは、バスアクセスを求める他のいかなるユニットのリ
クエストがあっても、現在の付与信号がアクティブのま
ま保持される。もしもバースト線がアクティブ化されな
いとマスターはもっと高い優先性をもつブロックによっ
て一クロック単位で中断されうることを理解されたい。
内部長的器の機能は、すべてのユニットのＲＥＴＲＹｂ
（０...２）信号を受信し、それらを次回サイクルにお
ける優先性の再注文として使用する。
ードを処理することである。もしもユニットが付与信号
を検出し、内部トランザクションバス３５上で多重デー
タ転送しようと希望するなら、このユニットはそのバー
スト線をアクティブ化する。例えばもしもＥＭＣＡユニ
ット３８が信号ＲＥＱｂ（０）により内部トランザクシ
ョンバス３５へのアクセスをリクエストし、内部調停器
６６によるＥＭＣＡユニット３８への付与信号ＧＮＴｂ
（０）を受信したなら、後者ＥＭＣＡユニット３８は多
重データ転送のためバースト信号ＢＵＲＳＴｂ（０）を
発行する。このバースト線がアクティブ化されていると
きは、バスアクセスを求める他のいかなるユニットのリ
クエストがあっても、現在の付与信号がアクティブのま
ま保持される。もしもバースト線がアクティブ化されな
いとマスターはもっと高い優先性をもつブロックによっ
て一クロック単位で中断されうることを理解されたい。
内部長的器の機能は、すべてのユニットのＲＥＴＲＹｂ
（０...２）信号を受信し、それらを次回サイクルにお
ける優先性の再注文として使用する。
【００４６】ブロックＢＩＢ３０のような機能ブロック
内のすべてのサイクルはホストＰ／Ｍバス２０上のクロ
ックＰＣＬＫに同期している。内部トランザクションバ
ス３５上のすべてのサイクルがホストＰ／Ｍバス２０上
のクロックＰＣＬＫと同期していることに注目された
い。すべてのクロックタイミングはＰＣＬＫ信号の上昇
縁に基づく。これはＰＣＬＫ信号を基準とする動作が次
の上昇縁の後に起こることを意味する。内部トランザク
ションバス３５上のサイクルを開始するＤＭＡ制御器３
６等の当該ユニットは、「マスター」と呼ばれる。それ
ゆえ、「マスター」により発生される制御信号のいくつ
かは先頭に「Ｍ」が付く。そのサイクルに応答するユニ
ットは「スレーブ」と呼ばれる。「スレーブ」により発
生されるいくつかの信号には「Ｓ」が付く。例えばＤＭ
Ａ制御器３６がホストＰ／Ｍバス２０およびメモリブロ
ックＭＩＢ４０を介してマイクロチャンネル３２からダ
イナミックＲＡＭ４２へのデータ転送を要求している場
合、ＤＭＡ制御器３６がユニットＨＩＰ３４との内部通
信のため内部トランザクションバス３５上の対応のサイ
クルを開始する。信号名の末尾の「ｂ」はこの信号がア
クティブ状態で低レベルであることを意味する。
内のすべてのサイクルはホストＰ／Ｍバス２０上のクロ
ックＰＣＬＫに同期している。内部トランザクションバ
ス３５上のすべてのサイクルがホストＰ／Ｍバス２０上
のクロックＰＣＬＫと同期していることに注目された
い。すべてのクロックタイミングはＰＣＬＫ信号の上昇
縁に基づく。これはＰＣＬＫ信号を基準とする動作が次
の上昇縁の後に起こることを意味する。内部トランザク
ションバス３５上のサイクルを開始するＤＭＡ制御器３
６等の当該ユニットは、「マスター」と呼ばれる。それ
ゆえ、「マスター」により発生される制御信号のいくつ
かは先頭に「Ｍ」が付く。そのサイクルに応答するユニ
ットは「スレーブ」と呼ばれる。「スレーブ」により発
生されるいくつかの信号には「Ｓ」が付く。例えばＤＭ
Ａ制御器３６がホストＰ／Ｍバス２０およびメモリブロ
ックＭＩＢ４０を介してマイクロチャンネル３２からダ
イナミックＲＡＭ４２へのデータ転送を要求している場
合、ＤＭＡ制御器３６がユニットＨＩＰ３４との内部通
信のため内部トランザクションバス３５上の対応のサイ
クルを開始する。信号名の末尾の「ｂ」はこの信号がア
クティブ状態で低レベルであることを意味する。
【００４７】図１３ないし図１６において、内部トラン
ザクションバスすなわちＴＲＡＣＴ３５のいくつかは例
えばＩＡ（２：３１）またはＩＤ（０..３１）のように
「Ｉ」で始まる文字が指定されている。これはそれぞれ
アドレスおよびデータに関するホストＰ／Ｍバス２０の
類似の線、例えばＡ（２：３１）またはＤ（０..３１）
と区別するためである。
ザクションバスすなわちＴＲＡＣＴ３５のいくつかは例
えばＩＡ（２：３１）またはＩＤ（０..３１）のように
「Ｉ」で始まる文字が指定されている。これはそれぞれ
アドレスおよびデータに関するホストＰ／Ｍバス２０の
類似の線、例えばＡ（２：３１）またはＤ（０..３１）
と区別するためである。
【００４８】ここで図８、図１３-１６、特に図１７、
および表１を参照して本発明の好ましい実施例の動作、
特に機能ブロック３０等の動作を、ＢＩＢ３０内の単一
書き込みサイクルについて説明する。
および表１を参照して本発明の好ましい実施例の動作、
特に機能ブロック３０等の動作を、ＢＩＢ３０内の単一
書き込みサイクルについて説明する。
【００４９】基本的にＤＭＡ制御器３６がダイナミック
ＲＡＭ４２へデータを書き込みを希望していると仮定す
る。これはホストＰ／Ｍバス２０とメモリブロックＭＩ
Ｂ４０とを介して達成される。しかし、ホストＰ／Ｍバ
ス２０へのアクセスを得るためにはホストＰ／Ｍバス２
０（図８）へのインターフェースを形成するユニットＨ
ＩＰ３４へアドレスおよびデータが送信される。
ＲＡＭ４２へデータを書き込みを希望していると仮定す
る。これはホストＰ／Ｍバス２０とメモリブロックＭＩ
Ｂ４０とを介して達成される。しかし、ホストＰ／Ｍバ
ス２０へのアクセスを得るためにはホストＰ／Ｍバス２
０（図８）へのインターフェースを形成するユニットＨ
ＩＰ３４へアドレスおよびデータが送信される。
【００５０】書き込みサイクルは内部トランザクション
バス３５上の転送一回のみからなる。有効なアドレス、
データおよび命令が同時刻に内部トランザクションバス
３５上に発行される。
バス３５上の転送一回のみからなる。有効なアドレス、
データおよび命令が同時刻に内部トランザクションバス
３５上に発行される。
【００５１】図１７で線（ａ）は遂行されるべきすべて
のサイクルのタイミングを支配する中央処理ユニットク
ロックＰＣＬＫを表す。ＤＭＡ制御器３６は線（ｂ）に
より最初のアクションとして、アクティブ時に低となる
Ｍ-ＲＥＱｂ信号を発生する。この信号は内部調停器６
６（図１５）へ送信され、調停後、この内部調停器６６
が線（ｃ）によりＭ-ＧＮＴｂ信号をＤＭＡ制御器３６
に返す。
のサイクルのタイミングを支配する中央処理ユニットク
ロックＰＣＬＫを表す。ＤＭＡ制御器３６は線（ｂ）に
より最初のアクションとして、アクティブ時に低となる
Ｍ-ＲＥＱｂ信号を発生する。この信号は内部調停器６
６（図１５）へ送信され、調停後、この内部調停器６６
が線（ｃ）によりＭ-ＧＮＴｂ信号をＤＭＡ制御器３６
に返す。
【００５２】線（ｄ）からわかるように、以下の方法が
同時に内部トランザクションバス３５上に与えられる。
それらの信号は、アドレス線ＩＡ２ないしＩＡ３１上の
アドレス信号ＩＡ；線ＩＤ０ないしＩＤ３１上のデータ
信号ＩＤ（０..３１）；二つの線ＩＤＮ（０：１）上の
ユニット同定番号ＩＤＮ（例えば本例のＤＭＡ制御器３
６については「０１」）；および線ＩＣ０、ＩＣ１、Ｉ
Ｃ２上にあってメモリまたはＩ／Ｏデータ書き込みアク
セスを示す命令ＩＣである。
同時に内部トランザクションバス３５上に与えられる。
それらの信号は、アドレス線ＩＡ２ないしＩＡ３１上の
アドレス信号ＩＡ；線ＩＤ０ないしＩＤ３１上のデータ
信号ＩＤ（０..３１）；二つの線ＩＤＮ（０：１）上の
ユニット同定番号ＩＤＮ（例えば本例のＤＭＡ制御器３
６については「０１」）；および線ＩＣ０、ＩＣ１、Ｉ
Ｃ２上にあってメモリまたはＩ／Ｏデータ書き込みアク
セスを示す命令ＩＣである。
【００５３】図１７の線（ｄ）および（ｇ）を比較する
と、線（ｄ）による情報が内部トランザクションバス３
５上に現われる時間、ＤＭＡ制御器３６がＭ-ＶＡＬＩ
Ｄｂ信号を発生することが判る。各ユニットは有効線を
有する。この線は、マスタユニットがＧＲＡＮＴ信号を
検出し、有効アドレス、データ、および命令を内部トラ
ンザクションバス３５上に提供するときにアクティブ化
される。アドレス、データおよび命令が有効であるかぎ
り、ＶＡＬＩＤｂ信号はアクティブである。
と、線（ｄ）による情報が内部トランザクションバス３
５上に現われる時間、ＤＭＡ制御器３６がＭ-ＶＡＬＩ
Ｄｂ信号を発生することが判る。各ユニットは有効線を
有する。この線は、マスタユニットがＧＲＡＮＴ信号を
検出し、有効アドレス、データ、および命令を内部トラ
ンザクションバス３５上に提供するときにアクティブ化
される。アドレス、データおよび命令が有効であるかぎ
り、ＶＡＬＩＤｂ信号はアクティブである。
【００５４】受信ユニットが現在使用中であってもＶＡ
ＬＩＤｂ信号はアクティブ化できる。この場合、内部ト
ランザクションバス３５および有効信号は当該受信ユニ
ットがそのＢＵＳＹ線をリセットするまではアクティブ
に留まらなければならない。次いでマスターがＶＡＬＩ
Ｄｂを非アクティブ化して、次回の上昇縁で内部トラン
ザクションバス３５を開放することができる。線（ｅ）
による信号Ｍ-ＢＵＲＳＴｂが非アクティブデータ高レ
ベルであることは、どのユニットもバーストモードを全
く意図していないことを示す。線（ｆ）はユニットＨＩ
Ｐ３４により発生された信号Ｓ-ＢＵＳＹｂがアクティ
ブで低レベルとなることを例示しており、これはスレー
ブが線（ｄ）による情報を支配し、機能ブロックＢＩＢ
３０内の別のオペレーションとは独立にこれをホストＰ
／Ｍバス２０に与える状況にあることを示す。各ユニッ
トはそれ自身のビジーライン（使用中を示す線）を有す
る。ビジーラインはユニットが新規の命令を受理できな
いことを他のユニットに告げるのに使用される。
ＬＩＤｂ信号はアクティブ化できる。この場合、内部ト
ランザクションバス３５および有効信号は当該受信ユニ
ットがそのＢＵＳＹ線をリセットするまではアクティブ
に留まらなければならない。次いでマスターがＶＡＬＩ
Ｄｂを非アクティブ化して、次回の上昇縁で内部トラン
ザクションバス３５を開放することができる。線（ｅ）
による信号Ｍ-ＢＵＲＳＴｂが非アクティブデータ高レ
ベルであることは、どのユニットもバーストモードを全
く意図していないことを示す。線（ｆ）はユニットＨＩ
Ｐ３４により発生された信号Ｓ-ＢＵＳＹｂがアクティ
ブで低レベルとなることを例示しており、これはスレー
ブが線（ｄ）による情報を支配し、機能ブロックＢＩＢ
３０内の別のオペレーションとは独立にこれをホストＰ
／Ｍバス２０に与える状況にあることを示す。各ユニッ
トはそれ自身のビジーライン（使用中を示す線）を有す
る。ビジーラインはユニットが新規の命令を受理できな
いことを他のユニットに告げるのに使用される。
【００５５】ＢＵＳＹ信号は完了するのに二サイクル以
上を必要とする命令をユニットが受信したときのみ、ア
クティブ化される。この場合はユニットが有効な命令を
受信した後の上昇クロック縁で直ちにＢＵＳＹ信号がア
クティブ化される。
上を必要とする命令をユニットが受信したときのみ、ア
クティブ化される。この場合はユニットが有効な命令を
受信した後の上昇クロック縁で直ちにＢＵＳＹ信号がア
クティブ化される。
【００５６】ユニットのＢＵＳＹ信号が非アクティブ化
されているかぎりにおいて、当該ユニットは次回のクロ
ック上昇縁で内部トランザクションバス３５から新たな
命令を受理することができる。ＢＵＳＹ信号はその命令
の完了の一クロック前に非アクティブ化される。
されているかぎりにおいて、当該ユニットは次回のクロ
ック上昇縁で内部トランザクションバス３５から新たな
命令を受理することができる。ＢＵＳＹ信号はその命令
の完了の一クロック前に非アクティブ化される。
【００５７】図１７の右側部分に示す状況は、アドレス
スレーブユニット、すなわちユニットＨＩＰ３４、が現
在のＴＲＡＣＴバスサイクルにおいてビジーであるため
の遅延がある点で、左側部分とは異なる。従って、信号
ＤＥＳＴ-ＢＵＳＹｂ信号がユニットＨＩＰ３４の内部
復号器６２から線（ｈ）に発生され、線が使用中である
ことを示すそのＢＵＳＹ信号が再び非アクティブで高と
なったことを示すまで、線（ｂ）、（ｃ）、（ｄ）およ
び（ｇ）に示す信号が延長される。
スレーブユニット、すなわちユニットＨＩＰ３４、が現
在のＴＲＡＣＴバスサイクルにおいてビジーであるため
の遅延がある点で、左側部分とは異なる。従って、信号
ＤＥＳＴ-ＢＵＳＹｂ信号がユニットＨＩＰ３４の内部
復号器６２から線（ｈ）に発生され、線が使用中である
ことを示すそのＢＵＳＹ信号が再び非アクティブで高と
なったことを示すまで、線（ｂ）、（ｃ）、（ｄ）およ
び（ｇ）に示す信号が延長される。
【００５８】線（ｉ）のＭ-ＲＥＴＲＹｂ信号によっ
て、ＤＭＡ制御器３６は内部調停器６６に影響を与え、
優先性の再構成をできる。
て、ＤＭＡ制御器３６は内部調停器６６に影響を与え、
優先性の再構成をできる。
【００５９】ここで図８、図１２、特に図１８および表
１を参照してＢＩＢ内の単一読み取りサイクルについて
機能ブロックの動作を説明する。
１を参照してＢＩＢ内の単一読み取りサイクルについて
機能ブロックの動作を説明する。
【００６０】例えばＤＭＡ制御器３６が４２からデータ
を読み取りたいとき希望したと仮定する。これはホスト
Ｐ／Ｍバス２０およびブロックＭＩＢ４０により達成さ
れる。書き込みサイクルに関して説明したようにＤＭＡ
制御器３６とホストＰ／Ｍバス２０との間の通信にイン
ターフェースＨＰＩ３４が使用される（図８参照）。再
び、ＤＭＡ制御器３６がマスターとなりインターフェー
スＨＰＩ３４がスレーブとなる。
を読み取りたいとき希望したと仮定する。これはホスト
Ｐ／Ｍバス２０およびブロックＭＩＢ４０により達成さ
れる。書き込みサイクルに関して説明したようにＤＭＡ
制御器３６とホストＰ／Ｍバス２０との間の通信にイン
ターフェースＨＰＩ３４が使用される（図８参照）。再
び、ＤＭＡ制御器３６がマスターとなりインターフェー
スＨＰＩ３４がスレーブとなる。
【００６１】読み取りサイクルは図１８の右側および右
側の部分の二つの部分からなる。
側の部分の二つの部分からなる。
【００６２】再び、書き込みサイクルではＤＭＡ制御器
３６がマスターとしてその時点でデータ線を無効にした
ままアドレスおよび命令を駆動している内部トランザク
ションバス３５上に読み取りサイクルを主張する。これ
は図１８の線（ａ）、（ｂ）、（ｃ）、（ｄｌ）、
（ｇ）に示される。信号ＶＡＬＩＤｂが高の非アクティ
ブとなると、スレーブとして働いているインターフェー
スＨＰＩ３４はＳ-ＢＵＳＹｂ信号（線（ｆ））を低の
アクティブとし、他方ＤＭＡ制御器３６はそのＭ--ＢＵ
ＳＹｂ信号（線（ｌ））を同様に低のアクティブとす
る。両方の信号とも読み取りサイクルが完了するまで低
のアクティブに留まる。
３６がマスターとしてその時点でデータ線を無効にした
ままアドレスおよび命令を駆動している内部トランザク
ションバス３５上に読み取りサイクルを主張する。これ
は図１８の線（ａ）、（ｂ）、（ｃ）、（ｄｌ）、
（ｇ）に示される。信号ＶＡＬＩＤｂが高の非アクティ
ブとなると、スレーブとして働いているインターフェー
スＨＰＩ３４はＳ-ＢＵＳＹｂ信号（線（ｆ））を低の
アクティブとし、他方ＤＭＡ制御器３６はそのＭ--ＢＵ
ＳＹｂ信号（線（ｌ））を同様に低のアクティブとす
る。両方の信号とも読み取りサイクルが完了するまで低
のアクティブに留まる。
【００６３】読み取りサイクルの第二の部分で、本例で
はスレーブであるインターフェースＨＰＩ３４が、図１
８の右側部分に示すようにインターフェースＨＰＩ３４
がアドレス、命令信号マスターＩＤおよび有効データの
すべてを駆動している読み戻しサイクルにある期間、応
答する。これは低でアクティブとなるＳ-ｂＡＬＩＤｂ
信号（線（ｈ））により確認される。図１８の右側部分
はいかにしてスレーブインターフェースＨＰＩ３４が読
み戻しサイクルを開始するため内部トランザクションバ
ス３５へのアクセスを探すかを示す。再び、これにはリ
クエスト信号Ｓ-ＲＥＱｂ（線（ｉ））および付与信号
Ｓ-ＧＮＴｂ（線（ｋ））が関与する。再び、スレーブ
ユニット、すなわちインターフェースＨＰＩ３４が使用
中であることを信号ＤＥＳＴ-ＢＵＳＹｂ（線（ｋ））
が示す。他方、Ｓ-ＲＥＴＲＹ信号（線（ｎ））は内部
調停器６６内の優先性を再構成する機会を与える。
はスレーブであるインターフェースＨＰＩ３４が、図１
８の右側部分に示すようにインターフェースＨＰＩ３４
がアドレス、命令信号マスターＩＤおよび有効データの
すべてを駆動している読み戻しサイクルにある期間、応
答する。これは低でアクティブとなるＳ-ｂＡＬＩＤｂ
信号（線（ｈ））により確認される。図１８の右側部分
はいかにしてスレーブインターフェースＨＰＩ３４が読
み戻しサイクルを開始するため内部トランザクションバ
ス３５へのアクセスを探すかを示す。再び、これにはリ
クエスト信号Ｓ-ＲＥＱｂ（線（ｉ））および付与信号
Ｓ-ＧＮＴｂ（線（ｋ））が関与する。再び、スレーブ
ユニット、すなわちインターフェースＨＰＩ３４が使用
中であることを信号ＤＥＳＴ-ＢＵＳＹｂ（線（ｋ））
が示す。他方、Ｓ-ＲＥＴＲＹ信号（線（ｎ））は内部
調停器６６内の優先性を再構成する機会を与える。
【００６４】本発明のもう一つの特徴はブロックＢＩＢ
３０またはブロックＭＩＢ４０の様な機能ブロック内に
バーストモードを与えたことにある。この特徴を図１９
および図２０を参照して詳細に例示する。図１９はバー
スト書き込みサイクルに対するタイミング図であり、図
２０はバースト読み取りサイクルに対するタイミング図
である。使用される信号は単一書き取りまたは読み取り
サイクルに使用されるものと同一である。
３０またはブロックＭＩＢ４０の様な機能ブロック内に
バーストモードを与えたことにある。この特徴を図１９
および図２０を参照して詳細に例示する。図１９はバー
スト書き込みサイクルに対するタイミング図であり、図
２０はバースト読み取りサイクルに対するタイミング図
である。使用される信号は単一書き取りまたは読み取り
サイクルに使用されるものと同一である。
【００６５】図１７と比較するときの重要な差異がＭ-
ＢＵＲＳＴｂ信号（線（ｅ））、図１７および図１９）
にある。この信号はデータバースト書き込みサイクルに
対して低のアクティブ状態となり、転送の終了まで低の
アクティブに留まる。図１９の最後の線（ｄ）に示すよ
うにマスターＤＭＡ制御器３６はＭ-ＶＡＬＩＤｂ信号
（線（ｇ））を低にして内部トランザクションバス３５
上の相応の線上にアドレス＃１、＃２、＃３および＃４
に対して連続的にアドレス、データ、命令およびユニッ
トＩＤ番号を提供する。
ＢＵＲＳＴｂ信号（線（ｅ））、図１７および図１９）
にある。この信号はデータバースト書き込みサイクルに
対して低のアクティブ状態となり、転送の終了まで低の
アクティブに留まる。図１９の最後の線（ｄ）に示すよ
うにマスターＤＭＡ制御器３６はＭ-ＶＡＬＩＤｂ信号
（線（ｇ））を低にして内部トランザクションバス３５
上の相応の線上にアドレス＃１、＃２、＃３および＃４
に対して連続的にアドレス、データ、命令およびユニッ
トＩＤ番号を提供する。
【００６６】バーストモードにおいてはデータ転送を一
時的に停止するのにもＢＵＳＹ信号が使用されることに
注意されたい。マスターはそのＢＵＳＹ信号をバースト
モード読み取りサイクルでも使用する。スレーブは本例
ではインターフェースＨＰＩ３４であるがそれがそのＢ
ＵＳＹ信号をバーストモード書き込みサイクルに使用す
る。したがってマスターおよびスレーブの両方が一時的
にバーストモードを停止することができるが、図１７の
右側部分に例示する単一書き込みサイクルの延長と同様
の方法でバースト接続を保持する。
時的に停止するのにもＢＵＳＹ信号が使用されることに
注意されたい。マスターはそのＢＵＳＹ信号をバースト
モード読み取りサイクルでも使用する。スレーブは本例
ではインターフェースＨＰＩ３４であるがそれがそのＢ
ＵＳＹ信号をバーストモード書き込みサイクルに使用す
る。したがってマスターおよびスレーブの両方が一時的
にバーストモードを停止することができるが、図１７の
右側部分に例示する単一書き込みサイクルの延長と同様
の方法でバースト接続を保持する。
【００６７】特に、このことは最後の線（ｄ）で認識で
きる。この線では事項＃１が「一サイクルで読み取り」
されるが事項＃２および＃３は２サイクル延長されてい
る。このようにしていかなる一時的不連続がデータ転送
にあっても現行バースト書き込みサイクルは中断されな
い。
きる。この線では事項＃１が「一サイクルで読み取り」
されるが事項＃２および＃３は２サイクル延長されてい
る。このようにしていかなる一時的不連続がデータ転送
にあっても現行バースト書き込みサイクルは中断されな
い。
【００６８】図２０はブロックＢＩＢ３０内のバースト
読み取りサイクルを例示する。これは、意図された数の
データ事項を転送するに必要な時間、Ｍ-ＢＵＲＳＴｂ
信号が低のアクティブ状態となる点を除き、単一の読み
取りサイクルと非常に類似する。再び、バースト読み取
りサイクルは二つの部分からなり、その第二の部分は一
つのアドレスに対してのみならず多数の連続的アドレス
に対しても読み戻しを与える。このことは関連の線
（ｄ）および（ｄｌ）に示してある。
読み取りサイクルを例示する。これは、意図された数の
データ事項を転送するに必要な時間、Ｍ-ＢＵＲＳＴｂ
信号が低のアクティブ状態となる点を除き、単一の読み
取りサイクルと非常に類似する。再び、バースト読み取
りサイクルは二つの部分からなり、その第二の部分は一
つのアドレスに対してのみならず多数の連続的アドレス
に対しても読み戻しを与える。このことは関連の線
（ｄ）および（ｄｌ）に示してある。
【００６９】上に機能ブロックＢＩＢ３０の動作につい
て述べたが、ブロックＭＩＢ４０、ＰＩＢ５０のような
各機能ブロックもそれぞれホストＰ／Ｍバスインターフ
ェースＨＰＩ３４、４４、または５４を使用して同様に
構成することができることを理解されたい。さらに、こ
れら機能ブロックは各々内部トランザクションバスＴＲ
ＡＣＴ３５、４５、または５５を有し、各機能ブロック
のいろいろのユニットは調停器６６のような内部調停器
を介して指定の優先性に従ってこの内部トランザクショ
ンへのアクセスを得ることができる。また一つの機能ブ
ロックには三つ以上のユニットが存在でき、内部トラン
ザクションバス３５を相応に延長させて複数のブロック
ＢＩＢ３０およびＭＩＢ４０、または別の「ＩＤ番号」
の線をもつホストＰ／Ｍバス２０を設けることができ
る。同様の組織化および設計を機能ブロックのすべてに
適用して設計時間および誤設計を著しく低減できる。
て述べたが、ブロックＭＩＢ４０、ＰＩＢ５０のような
各機能ブロックもそれぞれホストＰ／Ｍバスインターフ
ェースＨＰＩ３４、４４、または５４を使用して同様に
構成することができることを理解されたい。さらに、こ
れら機能ブロックは各々内部トランザクションバスＴＲ
ＡＣＴ３５、４５、または５５を有し、各機能ブロック
のいろいろのユニットは調停器６６のような内部調停器
を介して指定の優先性に従ってこの内部トランザクショ
ンへのアクセスを得ることができる。また一つの機能ブ
ロックには三つ以上のユニットが存在でき、内部トラン
ザクションバス３５を相応に延長させて複数のブロック
ＢＩＢ３０およびＭＩＢ４０、または別の「ＩＤ番号」
の線をもつホストＰ／Ｍバス２０を設けることができ
る。同様の組織化および設計を機能ブロックのすべてに
適用して設計時間および誤設計を著しく低減できる。
【００７０】中央処理ユニット１０は機能ブロック３０
の上記動作の詳細をすべて支援するよう行動する必要性
は全くないことに注目されたい。すなわち、各機能ブロ
ックは自己完結型のユニットで、内部トランザクション
バス３５上で行なわれる機能ブロックＢＩＢ３０内の書
き込み／読み取りサイクルの開始を制御する義務から中
央処理ユニット１０を開放する。
の上記動作の詳細をすべて支援するよう行動する必要性
は全くないことに注目されたい。すなわち、各機能ブロ
ックは自己完結型のユニットで、内部トランザクション
バス３５上で行なわれる機能ブロックＢＩＢ３０内の書
き込み／読み取りサイクルの開始を制御する義務から中
央処理ユニット１０を開放する。
【００７１】特に、中央処理ユニットが命令を機能ブロ
ックへ送った後は、さらに中央処理ユニットの制御がな
くても機能ブロックがこの命令を行なう。この命令の実
行は中央処理ユニットから独立に当該内部バス上に動作
信号が発生されるように行なわれる。例えば、機能ブロ
ックＢＩＢ３０に送られたそのような命令はマイクロチ
ャンネル３２からダイナミックＲＡＭ４２への書き込み
データがある。各機能ブロックは論理回路およびそのプ
ロセスを実行するためのフリップフロップ等の回路を含
む。すべてこれらは「状態決定装置」に含まれ、実行す
べきプロセスおよび特定の条件に従って当業者が与える
ことができる。
ックへ送った後は、さらに中央処理ユニットの制御がな
くても機能ブロックがこの命令を行なう。この命令の実
行は中央処理ユニットから独立に当該内部バス上に動作
信号が発生されるように行なわれる。例えば、機能ブロ
ックＢＩＢ３０に送られたそのような命令はマイクロチ
ャンネル３２からダイナミックＲＡＭ４２への書き込み
データがある。各機能ブロックは論理回路およびそのプ
ロセスを実行するためのフリップフロップ等の回路を含
む。すべてこれらは「状態決定装置」に含まれ、実行す
べきプロセスおよび特定の条件に従って当業者が与える
ことができる。
【００７２】別の特徴として、読み取りおよび書き込み
オペレーションは一サイクル内にマスターユニットまた
はスレーブユニットの動作に基づいて実行され、その場
合読み取りサイクルに対して特定の優れた性能が得られ
ることに注目されたい。すなわち、マスターが読み取り
リクエストをした一サイクル後、準備完了次第、リクエ
ストされたそのデータを一サイクル内にスレーブが独立
に戻す。
オペレーションは一サイクル内にマスターユニットまた
はスレーブユニットの動作に基づいて実行され、その場
合読み取りサイクルに対して特定の優れた性能が得られ
ることに注目されたい。すなわち、マスターが読み取り
リクエストをした一サイクル後、準備完了次第、リクエ
ストされたそのデータを一サイクル内にスレーブが独立
に戻す。
【００７３】別の特徴として、機能ブロックＢＩＢ３０
のリクエスト／付与の手続きに関して、バスマスター機
能が中央処理ユニット１０から機能ブロックＢＩＢ３０
へ転送されることに注目されたい。図３ないし図７でＣ
ＴＩＮ（０..１）信号が信号「１１」へ動的に変化する
ことがこれを示している。この信号「１１」は信号ＣＴ
（０..１）としてメモリブロックＭＩＢ４０および機能
ブロックＢＩＢ３０に与えられるものである。
のリクエスト／付与の手続きに関して、バスマスター機
能が中央処理ユニット１０から機能ブロックＢＩＢ３０
へ転送されることに注目されたい。図３ないし図７でＣ
ＴＩＮ（０..１）信号が信号「１１」へ動的に変化する
ことがこれを示している。この信号「１１」は信号ＣＴ
（０..１）としてメモリブロックＭＩＢ４０および機能
ブロックＢＩＢ３０に与えられるものである。
【００７４】このようにワークステーションに新規アー
キテクチャを採用したため、動作速度を高めると共に待
機状態を低減することができ、全体的性能が著しく改善
されたことを理解されたい。さらに、種々の形式のマイ
クロプロセッサを含む異なった構成のワークステーショ
ンで使用する機能ブロックを標準化すること、またマイ
クロチャンネルおよびメモリブロックを多重化すること
により、製造、組立、およびサービスにかかるコストを
著しく低減できる。
キテクチャを採用したため、動作速度を高めると共に待
機状態を低減することができ、全体的性能が著しく改善
されたことを理解されたい。さらに、種々の形式のマイ
クロプロセッサを含む異なった構成のワークステーショ
ンで使用する機能ブロックを標準化すること、またマイ
クロチャンネルおよびメモリブロックを多重化すること
により、製造、組立、およびサービスにかかるコストを
著しく低減できる。
【００７５】この事実は特に、各機能ブロックが一チッ
プ（好ましくはＨＣＭＯＳデバイスである）で与えられ
る本実施例のワークステーションにとって真である。各
チップはすべてレジスタ論理回路等の必要なサブユニッ
トを含む。これらチップは標準化されはするが、広範囲
のシステム構成で使用できるものである。なぜならばこ
れらは中央処理ユニットの形式、動作周波数、ダイナミ
ックＲＡＭメモリ空間等の構成化に必要なデータに対し
て十分なレジスタ空間を含んでいるからである。
プ（好ましくはＨＣＭＯＳデバイスである）で与えられ
る本実施例のワークステーションにとって真である。各
チップはすべてレジスタ論理回路等の必要なサブユニッ
トを含む。これらチップは標準化されはするが、広範囲
のシステム構成で使用できるものである。なぜならばこ
れらは中央処理ユニットの形式、動作周波数、ダイナミ
ックＲＡＭメモリ空間等の構成化に必要なデータに対し
て十分なレジスタ空間を含んでいるからである。
【００７６】一例を挙げれば、チップは簡単にワークス
テーションのシステムボードに設置できる２０８ピン使
用のＡＳＩＣパッケージで与えることができる。
テーションのシステムボードに設置できる２０８ピン使
用のＡＳＩＣパッケージで与えることができる。
【図１】本発明によるワークステーションの一実施例の
全体図で、ワークステーションの種々の機能ブロックお
よびそれらの相互接続を示す。
全体図で、ワークステーションの種々の機能ブロックお
よびそれらの相互接続を示す。
【図２】図３ないし図７の配置を示す図である。
【図３】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の一部である。
れるホストＰ／Ｍバスの詳細を示す図の一部である。
【図４】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
【図５】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
【図６】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
【図７】種々の機能ブロックを相互に接続するに使用さ
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
れるホストＰ／Ｍバスの詳細を示す図の他の一部であ
る。
【図８】機能ブロックＢＩＢのブロック線図である。
【図９】メモリインターフェースブロックＭＩＢの線図
である。
である。
【図１０】ローカル周辺装置およびビデオグラフィック
アレーインターフェースＰＩＢのブロック線図の一部で
ある。
アレーインターフェースＰＩＢのブロック線図の一部で
ある。
【図１１】ローカル周辺装置およびビデオグラフィック
アレーインターフェースＰＩＢのブロック線図の残りの
一部である。
アレーインターフェースＰＩＢのブロック線図の残りの
一部である。
【図１２】図１３ないし図１６の配置を示す図である。
【図１３】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の一部である。
線の詳細を示す図の一部である。
【図１４】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の他の一部である。
線の詳細を示す図の他の一部である。
【図１５】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の他の一部である。
線の詳細を示す図の他の一部である。
【図１６】ＢＩＢの内部トランザクションバスの種々の
線の詳細を示す図の他の一部である。
線の詳細を示す図の他の一部である。
【図１７】単一書き込みサイクルについて、本発明のワ
ークステーションの動作を説明するのに使用するタイミ
ング図である。
ークステーションの動作を説明するのに使用するタイミ
ング図である。
【図１８】単一読み取りサイクルについて、本発明のワ
ークステーションの動作を説明するのに使用するタイミ
ング図である。
ークステーションの動作を説明するのに使用するタイミ
ング図である。
【図１９】バースト書き込みモードで動作するときの本
発明のワークステーションの動作を説明するのに使用す
るタイミング図である。
発明のワークステーションの動作を説明するのに使用す
るタイミング図である。
【図２０】バースト読み取りモードで動作するときの本
発明のワークステーションの動作を説明するのに使用す
るタイミング図である。
発明のワークステーションの動作を説明するのに使用す
るタイミング図である。
１０ 中央処理ユニット
１２ コプロセッサ
２０ ローカルバス
３０ バスインターフェースブロック
３２ マイクロチャンネルバス
４０ メモリインターフェースブロック
５０ 周辺機器およびビデオグラフィックアクセスイン
ターフェースブロック
ターフェースブロック
Claims (2)
- 【請求項１】中央処理ユニットを含むワークステーショ
ンにおいて、中央処理ユニットを含むワークステーショ
ンにおいて、外部バス、メモリおよび周辺ユニットにそ
れぞれ接続された第一、第二および第三の集積回路イン
ターフェースチップと、該中央処理ユニットおよび該チ
ップに接続されたローカルバスとを含み、各該チップが
その中に設置された動作ユニットを相互接続する内部バ
ス含み、各該インターフェースチップが該中央処理ユニ
ットと同一のクロック周波数で動作するようにされてい
るが、当該チップそれぞれの内部バス上に該中央処理ユ
ニットから独立に発生される動作信号で動作するように
されていることを特徴とするワークステーション。 - 【請求項２】ローカルバスにより中央処理ユニットに接
続された集積回路インターフェースチップであって、複
数の動作ユニットと、該動作ユニットを相互接続する内
部バスとを含み、該インターフェースチップが該中央処
理ユニットと同一のクロック周波数で動作するようにさ
れているが、該内部バス上に該中央処理ユニットから独
立に発生される動作信号で動作するようにされているこ
とを特徴とするワークステーション。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB909018992A GB9018992D0 (en) | 1990-08-31 | 1990-08-31 | Internal bus for work station interfacing means |
| GB9018992.9 | 1990-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052555A true JPH052555A (ja) | 1993-01-08 |
Family
ID=10681419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242426A Ceased JPH052555A (ja) | 1990-08-31 | 1991-08-29 | ワークステーシヨンインターフエース装置用の内部バス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5363492A (ja) |
| EP (1) | EP0474442B1 (ja) |
| JP (1) | JPH052555A (ja) |
| DE (1) | DE69128823T2 (ja) |
| GB (1) | GB9018992D0 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600839A (en) * | 1993-10-01 | 1997-02-04 | Advanced Micro Devices, Inc. | System and method for controlling assertion of a peripheral bus clock signal through a slave device |
| AU1689795A (en) * | 1994-01-25 | 1995-08-08 | Apple Computer, Inc. | Improved bus protocol using separate clocks for arbitration and data transfer |
| CA2140685A1 (en) * | 1994-01-28 | 1995-07-29 | Randy M. Bonella | Bus master arbitration circuitry having improved prioritization |
| US5511203A (en) * | 1994-02-02 | 1996-04-23 | Advanced Micro Devices | Power management system distinguishing between primary and secondary system activity |
| US5758107A (en) * | 1994-02-14 | 1998-05-26 | Motorola Inc. | System for offloading external bus by coupling peripheral device to data processor through interface logic that emulate the characteristics of the external bus |
| US5734848A (en) * | 1995-07-24 | 1998-03-31 | Symbios Logic Inc. | Method and appartus for transferring data in a controller having centralized memory |
| US5729705A (en) * | 1995-07-24 | 1998-03-17 | Symbios Logic Inc. | Method and apparatus for enhancing throughput of disk array data transfers in a controller |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807109A (en) * | 1983-11-25 | 1989-02-21 | Intel Corporation | High speed synchronous/asynchronous local bus and data transfer method |
| US4777591A (en) * | 1984-01-03 | 1988-10-11 | Texas Instruments Incorporated | Microprocessor with integrated CPU, RAM, timer, and bus arbiter for data communications systems |
| JPS61156338A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | マルチプロセツサシステム |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| US4805137A (en) * | 1987-01-08 | 1989-02-14 | United Technologies Corporation | Bus controller command block processing system |
| US4782439A (en) * | 1987-02-17 | 1988-11-01 | Intel Corporation | Direct memory access system for microcontroller |
| US5151986A (en) * | 1987-08-27 | 1992-09-29 | Motorola, Inc. | Microcomputer with on-board chip selects and programmable bus stretching |
| US4979097A (en) * | 1987-09-04 | 1990-12-18 | Digital Equipment Corporation | Method and apparatus for interconnecting busses in a multibus computer system |
| US4933845A (en) * | 1987-09-04 | 1990-06-12 | Digital Equipment Corporation | Reconfigurable bus |
| JP2749819B2 (ja) * | 1987-10-26 | 1998-05-13 | 松下電工株式会社 | 共有メモリ制御方式 |
| US5089953A (en) * | 1987-12-28 | 1992-02-18 | Sundstrand Corporation | Control and arbitration unit |
| US5125084A (en) * | 1988-05-26 | 1992-06-23 | Ibm Corporation | Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller |
| US5073969A (en) * | 1988-08-01 | 1991-12-17 | Intel Corporation | Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal |
| US4987529A (en) * | 1988-08-11 | 1991-01-22 | Ast Research, Inc. | Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters |
| DE68919032T2 (de) * | 1988-08-29 | 1995-06-08 | Mitsubishi Rayon Co | Polymerzusammensetzung und optische Faser, umhüllt mit diese Zusammensetzung. |
| ATE118630T1 (de) * | 1988-09-30 | 1995-03-15 | Siemens Nixdorf Inf Syst | Verfahren zur steuerung der datenübertragung einer zentraleinheiten- anschlusssteuerungsschaltung und schaltungsanordnung zur durchführung desverfahrens. |
| US5123092A (en) * | 1988-10-21 | 1992-06-16 | Zenith Data Systems Corporation | External expansion bus interface |
| US5083259A (en) * | 1988-12-07 | 1992-01-21 | Xycom, Inc. | Computer bus interconnection device |
| US5070449A (en) * | 1988-12-19 | 1991-12-03 | Honeywell Inc. | Bus interface controller for computer graphics |
| EP0390978A1 (en) * | 1989-04-03 | 1990-10-10 | Koninklijke Philips Electronics N.V. | Communication system with a two-wire serial backbone bus for connecting bridges to secondary three-wire buses |
| US5060139A (en) * | 1989-04-07 | 1991-10-22 | Tektronix, Inc. | Futurebus interrupt subsystem apparatus |
| US5088028A (en) * | 1989-04-07 | 1992-02-11 | Tektronix, Inc. | Lock converting bus-to-bus interface system |
| DE58909413D1 (de) * | 1989-05-31 | 1995-10-05 | Siemens Ag | Adaptereinrichtung zum störungsfreien Anschluss von peripheren Rechnereinrichtungen an eine von Rechnersystemen gesteuerte Peripherieschnittstelle. |
| US5101479A (en) * | 1989-07-21 | 1992-03-31 | Clearpoint Research Corporation | Bus device for generating and responding to slave response codes |
| US5165022A (en) * | 1989-10-23 | 1992-11-17 | International Business Machines Corporation | Channel and control unit having a first I/O program protocol for communication with a main processor and a second universal I/O program protocol for communication with a plurality of I/O adapters |
| US5125080A (en) * | 1989-11-13 | 1992-06-23 | Chips And Technologies, Incorporated | Logic support chip for AT-type computer with improved bus architecture |
| US5072365A (en) * | 1989-12-27 | 1991-12-10 | Motorola, Inc. | Direct memory access controller using prioritized interrupts for varying bus mastership |
| US5155844A (en) * | 1990-02-14 | 1992-10-13 | International Business Machines Corporation | Background memory test during system start up |
| US5233692A (en) * | 1990-04-06 | 1993-08-03 | Micro Technology, Inc. | Enhanced interface permitting multiple-byte parallel transfers of control information and data on a small computer system interface (SCSI) communication bus and a mass storage system incorporating the enhanced interface |
| US5218681A (en) * | 1990-08-31 | 1993-06-08 | Advanced Micro Devices, Inc. | Apparatus for controlling access to a data bus |
| US5228134A (en) * | 1991-06-04 | 1993-07-13 | Intel Corporation | Cache memory integrated circuit for use with a synchronous central processor bus and an asynchronous memory bus |
-
1990
- 1990-08-31 GB GB909018992A patent/GB9018992D0/en active Pending
-
1991
- 1991-08-29 JP JP3242426A patent/JPH052555A/ja not_active Ceased
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