JP2969744B2 - 計算機システムのデータ伝送方式 - Google Patents
計算機システムのデータ伝送方式Info
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- JP2969744B2 JP2969744B2 JP2064536A JP6453690A JP2969744B2 JP 2969744 B2 JP2969744 B2 JP 2969744B2 JP 2064536 A JP2064536 A JP 2064536A JP 6453690 A JP6453690 A JP 6453690A JP 2969744 B2 JP2969744 B2 JP 2969744B2
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- Japan
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- shift registers
- central processing
- data transmission
- signal
- computer system
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムにおけるコンピュータ間のデ
ータ伝送に利用する。本発明はある限られた台数のコン
ピュータ相互間で高速にかつ簡便に情報交換を行う処理
に関する。
ータ伝送に利用する。本発明はある限られた台数のコン
ピュータ相互間で高速にかつ簡便に情報交換を行う処理
に関する。
本発明は複数の中央処理装置（以下CPUという）を備
え、CPU相互間でデータ伝送を行う計算機システムのデ
ータ伝送方式において、 CPUとコモンメモリ間のシリアル通信路に各種信号を
高速でシリアルおよびパラレルに変換する手段を備え、
複雑なプロトコルによる通信を省くことにより、 CPUにかかる負荷を軽減し、処理効率を高めるように
したものである。
え、CPU相互間でデータ伝送を行う計算機システムのデ
ータ伝送方式において、 CPUとコモンメモリ間のシリアル通信路に各種信号を
高速でシリアルおよびパラレルに変換する手段を備え、
複雑なプロトコルによる通信を省くことにより、 CPUにかかる負荷を軽減し、処理効率を高めるように
したものである。
従来、この種のCPU間の通信技術としては、汎用のシ
リアル通信用コントローラと組み合わせ、伝送制御符
号、誤り検出符号を含むデータフォーマットを用いてデ
ータ伝送を行っていた。
リアル通信用コントローラと組み合わせ、伝送制御符
号、誤り検出符号を含むデータフォーマットを用いてデ
ータ伝送を行っていた。
上述した従来のデータ伝送の場合、各CPUが通信用コ
ントローラに対する制御処理、伝送制御符号の付加およ
び削除処理、誤り検出符号の演算処理を行わなければな
らず、また、送信待ち、受信待ちのための時間処理、誤
り検出後の再送処理、送達確認の返送処理など複雑なプ
ロトコル処理を行わねばならない欠点がある。
ントローラに対する制御処理、伝送制御符号の付加およ
び削除処理、誤り検出符号の演算処理を行わなければな
らず、また、送信待ち、受信待ちのための時間処理、誤
り検出後の再送処理、送達確認の返送処理など複雑なプ
ロトコル処理を行わねばならない欠点がある。
本発明はこのような欠点を除去するもので、CPUが行
う処理を軽減して処理効率を高めることができる方式を
提供することを目的とする。
う処理を軽減して処理効率を高めることができる方式を
提供することを目的とする。
本発明は、複数の中央処理装置と、この複数の中央処
理装置にそれぞれシリアル通信路を介して接続されたひ
とつのコモンメモリとを備えた計算機システムのデータ
伝送方式において、前記シリアル通信路と前記複数の中
央処理装置および前記コモンメモリとの間に、アドレス
信号、データ信号、コントロール信号のパラレルおよび
シリアル変換を個別に行う複数のシフトレジスタと、こ
の複数のシフトレジスタに対応して変換された信号を送
受信する複数のドライバおよびレシーバとを備えたこと
を特徴とする。
理装置にそれぞれシリアル通信路を介して接続されたひ
とつのコモンメモリとを備えた計算機システムのデータ
伝送方式において、前記シリアル通信路と前記複数の中
央処理装置および前記コモンメモリとの間に、アドレス
信号、データ信号、コントロール信号のパラレルおよび
シリアル変換を個別に行う複数のシフトレジスタと、こ
の複数のシフトレジスタに対応して変換された信号を送
受信する複数のドライバおよびレシーバとを備えたこと
を特徴とする。
バス信号およびクロック信号に従って前記中央処理装
置側および前記コモンメモリ側の複数のシフトレジスタ
を制御するタイマを備え、このタイマには、前記シリア
ル通信路、前記シフトレジスタ、前記ドライバ、および
前記レシーバに障害が発生したとき前記中央処理装置に
対しタイムアウトの割込信号を送出して異常を通知する
手段を含むことが望ましい。
置側および前記コモンメモリ側の複数のシフトレジスタ
を制御するタイマを備え、このタイマには、前記シリア
ル通信路、前記シフトレジスタ、前記ドライバ、および
前記レシーバに障害が発生したとき前記中央処理装置に
対しタイムアウトの割込信号を送出して異常を通知する
手段を含むことが望ましい。
限られた台数のコンピュータ間通信に利用し、そのシ
リアル伝送を簡単化し、CPUとコモンメモリとの間でシ
リアル通信路を介して送受信するアドレス信号、データ
信号、およびコントロール信号をシリアル信号またはパ
ラレル信号に高速に変換してデータを伝送する。
リアル伝送を簡単化し、CPUとコモンメモリとの間でシ
リアル通信路を介して送受信するアドレス信号、データ
信号、およびコントロール信号をシリアル信号またはパ
ラレル信号に高速に変換してデータを伝送する。
これにより、CPUを複雑なプロトコル処理および動作
時の処理から解放して負荷を軽減し、ソフトウェアの作
成を容易にし、開発工数を削減することができる。
時の処理から解放して負荷を軽減し、ソフトウェアの作
成を容易にし、開発工数を削減することができる。
〔実施例〕 次に、本発明実施例を図面に基づいて説明する。第１
図は本発明実施例の構成を示すブロック図である。本発
明実施例では二つのCPUがコモンメモリに接続された場
合について説明する。尚第１図では一つのCPUとコモン
メモリとの構成のみを示し、他のCPUとの間の構成は省
略する。
図は本発明実施例の構成を示すブロック図である。本発
明実施例では二つのCPUがコモンメモリに接続された場
合について説明する。尚第１図では一つのCPUとコモン
メモリとの構成のみを示し、他のCPUとの間の構成は省
略する。
本発明実施例は、CPU−A1と、このCPU−A1にシリアル
通信路13を介して接続されたコモンメモリ20とを備え、
シリアル通信路13とCPU−A1およびコモンメモリ20との
間に、アドレス信号、データ信号、コントロール信号の
パラレルおよびシリアル変換を個別に行う複数のシフト
レジスタ２〜６および22〜26と、この複数のシフトレジ
スタ２〜６および22〜26に対応して変換された信号を送
受信する複数のドライバ８〜10および31、32と、レシー
バ11、12および28〜30と、バス信号およびクロック信号
に従って複数のシフトレジスタ２〜６および22〜26を制
御するタイマ７および27とを備え、CPU−A1側に接続さ
れたタイマ７には、シリアル通信路13、シフトレジスタ
２〜６および22〜26、ドライバ８〜10および31、32、レ
シーバ11、12および28〜30に障害が発生したときCPU−A
1に対しタイムアウトの割込信号を送出して異常を通知
する手段を含む。
通信路13を介して接続されたコモンメモリ20とを備え、
シリアル通信路13とCPU−A1およびコモンメモリ20との
間に、アドレス信号、データ信号、コントロール信号の
パラレルおよびシリアル変換を個別に行う複数のシフト
レジスタ２〜６および22〜26と、この複数のシフトレジ
スタ２〜６および22〜26に対応して変換された信号を送
受信する複数のドライバ８〜10および31、32と、レシー
バ11、12および28〜30と、バス信号およびクロック信号
に従って複数のシフトレジスタ２〜６および22〜26を制
御するタイマ７および27とを備え、CPU−A1側に接続さ
れたタイマ７には、シリアル通信路13、シフトレジスタ
２〜６および22〜26、ドライバ８〜10および31、32、レ
シーバ11、12および28〜30に障害が発生したときCPU−A
1に対しタイムアウトの割込信号を送出して異常を通知
する手段を含む。
CPU−A1はアドレスバス、データバス、およびコント
ロールバス、シフトレジスタ２〜６、ドライバ８〜10、
レシーバ11、12を介してシリアル通信路に接続され、さ
らにドライバ31、32、レシーバ28〜30、シフトレジスタ
22〜26、アドレスバス、データバス、およびコントロー
ルバスを介してコモンメモリ20に接続される。タイマ７
はシフトレジスタ２〜６、ドライバ８〜10、レシーバ1
1、12の制御を行い、タイマ27はシフトレジスタ22〜2
6、ドライバ31、32、レシーバ28〜30の制御を行う。
ロールバス、シフトレジスタ２〜６、ドライバ８〜10、
レシーバ11、12を介してシリアル通信路に接続され、さ
らにドライバ31、32、レシーバ28〜30、シフトレジスタ
22〜26、アドレスバス、データバス、およびコントロー
ルバスを介してコモンメモリ20に接続される。タイマ７
はシフトレジスタ２〜６、ドライバ８〜10、レシーバ1
1、12の制御を行い、タイマ27はシフトレジスタ22〜2
6、ドライバ31、32、レシーバ28〜30の制御を行う。
第２図（ａ）、（ｂ）は本発明実施例のデータの書込
み、および読み出しの動作の流れと、データフォーマッ
トを示す図である。
み、および読み出しの動作の流れと、データフォーマッ
トを示す図である。
データフォーマット41〜48にはそれぞれ情報のタイプ
を表す識別子（以下IDという）が付加され、シリアル信
号を受信するレフトレジスタ５、６、28、29、30が必要
とする情報に対してパラレル信号に逆変換することを可
能にする。また、データフォーマット41〜48には誤り検
出符号が付加され、データを受信するレシーバ11、12お
よび28〜30にてシリアル情報の誤りを検出したとき、そ
のシリアル情報を無効とみなすことによりシリアル通信
路13の異常による誤動作を防止する。
を表す識別子（以下IDという）が付加され、シリアル信
号を受信するレフトレジスタ５、６、28、29、30が必要
とする情報に対してパラレル信号に逆変換することを可
能にする。また、データフォーマット41〜48には誤り検
出符号が付加され、データを受信するレシーバ11、12お
よび28〜30にてシリアル情報の誤りを検出したとき、そ
のシリアル情報を無効とみなすことによりシリアル通信
路13の異常による誤動作を防止する。
レディ信号をシフトレジスタ６、26を介して通信さ
せ、CPU−A1のメモリリードサイクル、ライトサイクル
に対してシフトレジスタの動作が追随しなくてもCPU−A
1のソフトウェア上で意識することなくメモリアクセル
処理の同期をとることができる。
せ、CPU−A1のメモリリードサイクル、ライトサイクル
に対してシフトレジスタの動作が追随しなくてもCPU−A
1のソフトウェア上で意識することなくメモリアクセル
処理の同期をとることができる。
シリアル通信路13、シフトレジスタ２〜６、22〜26、
ドライバ８〜10、レシーバ28〜30にて障害が生じたとき
にはタイマ７がリードサイクル、ライトサイクルの起動
時からのある有限な時間経過時にCPU−A1に対しタイム
アウトの割込信号を出力し、CPU−A1にシステムの異常
が知らせる。
ドライバ８〜10、レシーバ28〜30にて障害が生じたとき
にはタイマ７がリードサイクル、ライトサイクルの起動
時からのある有限な時間経過時にCPU−A1に対しタイム
アウトの割込信号を出力し、CPU−A1にシステムの異常
が知らせる。
本実施例では二つのCPU間に限定して説明したが、例
えば二つ以上のCPU各々をシリアル通信路を介してコモ
ンメモリに接続し、コモンメモリ周辺に調停回路を加え
ることにより、遠隔地におかれた複数のコンピュータが
あたかもマルチバス（IEE−796）やVMEバス（IEEE−101
4）に代表されるシステムバスにて接続されているかの
ような形でシステムを形成し、相互にデータ伝送を行う
ことが可能であり、シフトレジスタ、タイマ、ドライ
バ、レシーバをひとつのICパッケージに組み入れること
により実装効率を向上させることができる。
えば二つ以上のCPU各々をシリアル通信路を介してコモ
ンメモリに接続し、コモンメモリ周辺に調停回路を加え
ることにより、遠隔地におかれた複数のコンピュータが
あたかもマルチバス（IEE−796）やVMEバス（IEEE−101
4）に代表されるシステムバスにて接続されているかの
ような形でシステムを形成し、相互にデータ伝送を行う
ことが可能であり、シフトレジスタ、タイマ、ドライ
バ、レシーバをひとつのICパッケージに組み入れること
により実装効率を向上させることができる。
以上説明したように本発明によれば、CPUのバス信号
を高速でシリアル変換してコモンメモリへ接続し、デー
タ伝送を単なるメモリとの間の転送処理と同じようにす
ることにより、CPUを複雑なプロトコル処理から解放す
ることができ、ソフトウェアの作成を容易にし、開発工
数を著しく削減することができる。またCPUの動作時の
処理負荷を著しく削減することができる効果がある。
を高速でシリアル変換してコモンメモリへ接続し、デー
タ伝送を単なるメモリとの間の転送処理と同じようにす
ることにより、CPUを複雑なプロトコル処理から解放す
ることができ、ソフトウェアの作成を容易にし、開発工
数を著しく削減することができる。またCPUの動作時の
処理負荷を著しく削減することができる効果がある。
尚、シフトレジスタ、ドライバ、レシーバの動作速
度、およびシリアル通信路の信頼性が向上してメモリへ
のアクセスを通常のリード・ライトサイクルと同等の速
度で行える環境では、DMA技術との組み合わせによって
さらに転送効率の著しく高いデータ伝送が可能となる。
度、およびシリアル通信路の信頼性が向上してメモリへ
のアクセスを通常のリード・ライトサイクルと同等の速
度で行える環境では、DMA技術との組み合わせによって
さらに転送効率の著しく高いデータ伝送が可能となる。
第１図は本発明実施例の構成を示すブロック図。 第２図（ａ）、（ｂ）は本発明実施例におけるデータの
書き込み、および読み出し動作の流れとデータフォーマ
ットを示す図。 １……CPU−Ａ、２〜６、22〜26……シフトレジスタ、
７、27……タイマ、８〜10、31、32……ドライバ、11、
12、28〜30……レシーバ、13……シリアル通信路、14…
…ノードＡ、15……ノードＢ、20……コモンメモリ、21
……CPU−Ｂ、41〜48……シリアル通信路上のデータフ
ォーマット。
書き込み、および読み出し動作の流れとデータフォーマ
ットを示す図。 １……CPU−Ａ、２〜６、22〜26……シフトレジスタ、
７、27……タイマ、８〜10、31、32……ドライバ、11、
12、28〜30……レシーバ、13……シリアル通信路、14…
…ノードＡ、15……ノードＢ、20……コモンメモリ、21
……CPU−Ｂ、41〜48……シリアル通信路上のデータフ
ォーマット。
Claims (2)
- 【請求項１】複数の中央処理装置と、 この複数の中央処理装置にそれぞれシリアル通信路を介
して接続されたひとつのコモンメモリと を備えた計算機システムのデータ伝送方式において、 前記シリアル通信路と前記複数の中央処理装置および前
記コモンメモリとの間に、 アドレス信号、データ信号、コントロール信号のパラレ
ルおよびシリアル変換を個別に行う複数のシフトレジス
タと、 この複数のシフトレジスタに対応して変換された信号を
送受信する複数のドライバおよびレシーバと を備えたことを特徴とする計算機システムのデータ伝送
方式。 - 【請求項２】バス信号およびクロック信号に従って前記
中央処理装置側および前記コモンメモリ側の複数のシフ
トレジスタを制御するタイマを備え、 このタイマには、前記シリアル通信路、前記シフトレジ
スタ、前記ドライバ、および前記レシーバに障害が発生
したとき前記中央処理装置に対しタイムアウトの割込信
号を送出して異常を通知する手段を含む請求項１記載の
計算機システムのデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064536A JP2969744B2 (ja) | 1990-03-14 | 1990-03-14 | 計算機システムのデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064536A JP2969744B2 (ja) | 1990-03-14 | 1990-03-14 | 計算機システムのデータ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263251A JPH03263251A (ja) | 1991-11-22 |
| JP2969744B2 true JP2969744B2 (ja) | 1999-11-02 |
Family
ID=13261048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064536A Expired - Fee Related JP2969744B2 (ja) | 1990-03-14 | 1990-03-14 | 計算機システムのデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969744B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626501B2 (ja) * | 1993-09-08 | 1997-07-02 | 日本電気株式会社 | 情報転送装置 |
-
1990
- 1990-03-14 JP JP2064536A patent/JP2969744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03263251A (ja) | 1991-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |