JP2007034910A - マルチcpuシステム及びスケジューラ - Google Patents
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Abstract
【課題】 制御タイミングを同期させるための通信処理などによるタスクの遅延を招くことなく、既存のソフトウェア資産を効率的に再利用でき、制御対象の複雑化と高機能化に対応可能なマルチCPUシステム及びスケジューラを提供する。
【解決手段】 CPUを含む制御モジュールCの複数を接続可能なインターフェース部10と、インターフェース部10を介して接続された各制御モジュールSがアクセス可能な共有メモリ管理部20と、各制御モジュールに対して互いに同期制御可能な同期信号を出力する同期信号生成部30と、任意の制御モジュールから他の制御モジュールに対する割込み要求を管理する割込み管理部40とを備え、前記インターフェース部を介して接続された複数の制御モジュールに対してタスク管理を行なうスケジューラSと、前記スケジューラSによってタスク管理される複数の制御モジュールCとから構成される。
【選択図】 図1
【解決手段】 CPUを含む制御モジュールCの複数を接続可能なインターフェース部10と、インターフェース部10を介して接続された各制御モジュールSがアクセス可能な共有メモリ管理部20と、各制御モジュールに対して互いに同期制御可能な同期信号を出力する同期信号生成部30と、任意の制御モジュールから他の制御モジュールに対する割込み要求を管理する割込み管理部40とを備え、前記インターフェース部を介して接続された複数の制御モジュールに対してタスク管理を行なうスケジューラSと、前記スケジューラSによってタスク管理される複数の制御モジュールCとから構成される。
【選択図】 図1
Description
本発明は、複数のCPUを協働させて所定のタスクを実行するマルチCPUシステム及びスケジューラに関する。
制御対象の複雑化と高機能化に対処すべく、車両に搭載されたエンジンやトランスミッションなどを電子制御するマイクロコンピュータを備えた複数の電子制御ユニット(ECU)がCAN(Controller Area Network)やLIN(Local Interconnect Network)などのネットワークで接続されたマルチCPUシステムが構築されている。
これらの電子制御ユニットでは、更なる制御対象の複雑化と高機能化により、一つのCPUで管理すべきメモリ容量が増大するとともにCPUの処理負荷が増大する傾向の下で高い処理速度が要求されるようになっているが、発熱や輻射ノイズなどの観点からクロックの周波数を上げるにも限界があるため、複数のCPUによる分散制御をせざるを得ない状況になっている。そのような各電子制御ユニットの高機能化に対応すべく、ローカルバスなどで相互に接続された複数のCPUの協働により所定の機能が実現される電子制御ユニットが構築される場合もある。
特開平7−44494号公報
しかし、従来、一つのCPUで実行されていた互いに関連する複数のタスクを複数のCPUによる分散制御により実現する場合には、各タスクの微妙な実行タイミングや判断タイミングを整合するためのデータがさらに必要となり、データ容量が増加するばかりか、そのようなデータを遣り取りするために必要となる通信処理において時間が遅延することから、最終的に必要な処理が必要なタイミングで実行されずに遅延する虞があるという問題があった。
さらには、一つのCPUで実行されていた複数のタスクを実行するための既存のソフトウェア資産を効率的に活用することが望まれるが、複数のタスクを複数のCPUによる分散制御で実現する場合には、夫々のCPUに対応して最適に組み替える必要もあり、さらなる開発コストが嵩むという問題もあった。
本発明は、上述の従来欠点に鑑み、制御タイミングを同期させるための通信処理などによるタスクの遅延を招くことなく、既存のソフトウェア資産を効率的に再利用でき、制御対象の複雑化と高機能化に対応可能なマルチCPUシステム及びスケジューラを提供する点にある。
上述の目的を達成するため、本発明によるマルチCPUシステムの第一の特徴構成は、CPUを含む複数の制御モジュールと、前記複数の制御モジュールに接続されて前記制御モジュールのタスク管理を行なうものであり、接続された各制御モジュールがアクセス可能な共有メモリ管理部と、各制御モジュールに対して互いに同期制御可能な同期信号を出力する同期信号生成部と、任意の制御モジュールから他の制御モジュールに対する割込み要求を管理する割込み管理部とを具備するスケジューラと、を備えて構成される点にある。
上述の構成によれば、複数の制御モジュールが共有メモリ上で必要な制御データを共有しながら互いに協働して制御することができるようになるので、メモリ容量の増加を抑制しながら同期を取るためのデータを遣り取りする通信を不要にすることができる。その際に、同期信号生成部から供給される同期信号に基づいて各制御モジュールによる制御タイミングの同期をとることができ、基本的な制御タイミングのずれの発生を回避することができ、割込み管理部により個別の制御モジュール間の詳細な同期や整合性の確保が図られるようになる。従って、機能別にモジュール化された既存のソフトウェアを好適にアレンジして各制御モジュールに組み込むことが容易に実現できるのである。これらの共有メモリ管理部、同期信号生成部、割込み管理部などの処理がスケジューラによって総括され、あたかも単一のCPUで制御されるかのように効率的に動作させることができるのである。そして、制御対象が複雑化し、機能が増加するような場合であっても、新たな制御モジュールを追加することにより容易に対応することができるようになる。
同第二の特徴構成は、上述の第一特徴構成に加えて、前記共有メモリ管理部は、各制御モジュールによってアクセスされるメモリ部と、各制御モジュールから前記メモリ部に対するアクセス権を予め設定されている優先順位に基づいて制御するメモリ制御部を備えて構成されている点にある。
上述の構成によれば、各制御モジュールからメモリ部にデータを書き込み、或いは読み出すために同時期にアクセスが行なわれた場合であっても、メモリ制御部によって予め設定された優先順位に基づいてアクセスされるようにアクセス権が制御されるので、バスの衝突することの無い共有メモリ方式を実現することができるようになる。
同第三の特徴構成は、上述の第一または第二特徴構成に加えて、前記割込み管理部は、各制御モジュールからの割込み要求が書き込まれる割込み要求レジスタと、前記割込み要求レジスタの内容に基づいて他の制御モジュールに対して割込みリクエストを出力する割込み制御部を備えて構成されている点にある。
上述の構成によれば一つの制御モジュールから他の制御モジュールに所定のイベントを伝達するなどの必要が生じたときに、一つの制御モジュールが割込み要求レジスタに所定のデータを書き込んで割込み要求を行なえば、割込み制御部が当該割込み要求を他の制御モジュールに通知することができ、当該他の制御モジュールはこの割込み通知に基づいて対応する所定の非同期処理を確実に実行することができるようになる。
同第四の特徴構成は、上述の第一から第三の何れかの特徴構成に加えて、前記スケジューラに、外部装置との間で通信可能な通信ゲートウェイをさらに備え、前記通信ゲートウェイと前記制御モジュールが前記共有メモリ管理部を介してデータの送受信を行なうように構成されている点にある。
上述の構成によれば、外部装置とマルチCPUシステムとの通信が通信ゲートウェイを介して実現できるようになる。外部装置として本発明によるマルチCPUシステムが採用されるような場合には、マルチCPUシステム間の通信が実現でき、例えば、車両に搭載される複数のECUの夫々をマルチCPUシステムで構成する場合には、各ECUの高機能化と複雑化に容易に対応できるようになる。尚、通信ゲートウェイは単一に限るものではなく、CAN(Controller Area Network)やLIN(Local Interconnect Network)などの複数の通信方式に応じて夫々設けるように構成することができる。
同第五の特徴構成は、上述の第一から第四の何れかの特徴構成に加えて、各制御モジュールに自身の制御モジュールの異常を検知する自己診断部を備え、前記スケジューラに、異常と自己診断した制御モジュールからの診断情報と予め設定されたリセット条件に基づいて所定の制御モジュールをリセットする異常監視部を備えている点にある。
上述の構成によれば、プログラムの暴走や接続されたセンサやアクチュエータの故障などの各制御モジュールの異常が自己診断部により検知されると、異常監視部にその異常状態が報知され、当該異常監視部がその異常状態に応じて所定の制御モジュールをリセットするように構成されているので、システムとして齟齬の無い異常からの回復を実現することができるようになる。
同第六の特徴構成は、上述の第五特徴構成に加えて、各制御モジュールに制御データを記憶する不揮発性記憶部を備え、前記異常監視部は、異常と自己診断した制御モジュールからの診断情報に基づいて予め設定された所定の制御モジュールに対して所定の制御情報を前記不揮発性記憶部に記憶させるように要求する点にある。
上述の構成によれば、任意の制御モジュールから診断情報が送られたときに、当該診断情報に対応して所定の制御モジュールの制御データが確保されるようになる。従って、後にターミナルなどを接続して不揮発性記憶部に格納された制御データを参照することにより当該異常の原因の解析を精度良く行なうことができ、的確な対処方法を立案できるようになる。
同第七の特徴構成は、上述の第五または第六特徴構成に加えて、前記自己診断部は、さらに前記スケジューラの異常を検知するように構成され、前記スケジューラが異常と診断したときに他の制御モジュールに当該診断情報を前記スケジューラを介さずに出力する通信手段を備えている点にある。
上述の構成によれば、各制御モジュールに設けた自己診断部の何れかでスケジューラの異常が検出されると、各制御モジュールで実行されるタスクの統括管理が補償されなくなる虞がある。そのような場合であってもローカルバスなどの通信手段によって前記スケジューラを介さずに他の制御モジュールに当該異常を伝達できるので、通信手段を介して異常との診断情報を受信した各制御モジュールは、例えば予め設定された所定の非常事態タスクを実行することにより、重大な事態に至る前に安全裏にシステムを停止などさせることができるようになる。
本発明によるスケジューラの第一の特徴構成は、CPUを含む制御モジュールの複数を接続可能なインターフェース部と、前記インターフェース部を介して接続された各制御モジュールがアクセス可能な共有メモリ管理部と、各制御モジュールに対して互いに同期制御可能な同期信号を出力する同期信号生成部と、任意の制御モジュールから他の制御モジュールに対する割込み要求を管理する割込み管理部とを備え、前記インターフェース部を介して接続された複数の制御モジュールに対してタスク管理を行なう点にある。
同第二の特徴構成は、上述の第一特徴構成に加えて、前記共有メモリ管理部は、各制御モジュールによってアクセスされるメモリ部と、各制御モジュールから前記メモリ部に対するアクセス権を予め設定されている優先順位に基づいて制御するメモリ制御部を備えて構成されている点にある。
同第三の特徴構成は、上述の第一または第二の特徴構成に加えて、前記割込み管理部は、各制御モジュールからの割込み要求が書き込まれる割込み要求レジスタと、前記割込み要求レジスタの内容に基づいて他の制御モジュールに対して割込みリクエストを出力する割込み制御部を備えて構成されている点にある。
同第四の特徴構成は、上述の第一から第三の何れかの特徴構成に加えて、前記スケジューラに、外部装置との間で通信可能な通信ゲートウェイをさらに備え、前記通信ゲートウェイと前記制御モジュールが前記共有メモリ管理部を介してデータの送受信を行なうように構成されている点にある。
以上説明した通り、本発明によれば、制御タイミングを同期させるための通信処理などによるタスクの遅延を招くことなく、既存のソフトウェア資産を効率的に再利用でき、制御対象の複雑化と高機能化に対応可能なマルチCPUシステム及びスケジューラを提供することができるようになった。
以下に本発明によるマルチCPUシステムが車両のエンジン制御用として構築される場合を説明する。図1に示すように、マルチCPUシステム1は、CPUを含む制御モジュールC(Ca,Cb,Cc,・・・)の複数と、各制御モジュールCに対してタスク管理を行なうスケジューラSとで構成されている。前記スケジューラSは、CPU及び前記制御モジュールCに対するタスク管理プログラムが格納されたROMやワーキングエリアなどに使用されるRAMや制御データを格納するSRAMやタイマ/カウンタ回路などの複数の周辺回路を備えて構成されている。これらを機能ブロックに分割して説明すると、各制御モジュールCを接続可能なインターフェース部10と、前記インターフェース部10を介して接続された各制御モジュールCがアクセス可能な共有メモリ管理部20と、各制御モジュールCに対して互いに同期制御可能な同期信号を出力する同期信号生成部30と、任意の制御モジュールCから他の制御モジュールCに対する割込み要求を管理する割込み管理部40を備えて構成され、前記インターフェース部10を介して接続された複数の制御モジュールCに対してタスク管理が行なわれる。
前記スケジューラSには、外部装置との間で通信可能な通信ゲートウェイG/Wをさらに備え、前記通信ゲートウェイG/Wと前記制御モジュールCが前記共有メモリ管理部20を介してデータの送受信を行なうように構成されている。当該通信ゲートウェイG/W(G/W1、G/W2、G/W3)は、CAN(Controller Area Network)、LIN(Local Interconnect Network)、FlexRayなどの目的に応じて異なるプロトコルが採用される複数の通信方式に対応して夫々設けられている。このような通信ゲートウェイG/Wには、異種プロトコル間の通信を整合するための通信ゲートウェイG/Wも含まれる。つまり、外部装置からの入力データが前記共有メモリ管理部20のある領域に格納され、その領域のデータを参照することにより前記制御モジュールCが必要な情報を獲得し、前記制御モジュールCが外部装置に対する出力データを前記共有メモリ管理部20のある領域に格納すると、前記通信ゲートウェイG/Wがその領域のデータを外部装置に送信するように構成されている。
各制御モジュールCは、CPU2とCPU2の実行プログラムが記憶されたROM3とワーキングエリアとして使用されるRAM4と制御データを格納するSRAM(図示せず)とCPU2の出力ポートに接続されるドライバ回路とCPU2の入力ポートに接続されるパルス信号用のバッファ回路やアナログ信号用のアンプ回路などが基板に搭載されて構成されている。尚、CPU2は実現される機能により8ビットから64ビットのデータ幅のうち適切なものが選択されるものであるが、データ幅は64ビット以上のもので実現することも可能であることはいうまでもない。従って、マルチCPUシステム1に8ビットCPUや16ビットCPUなどの混在が許容されるとともに、それに対応すべく前記スケジューラSが構成されている。
各制御モジュールCは、電源ラインや外部の負荷やセンサに接続される入出力信号ライン(IN/OUT)を受ける複数のコネクタポストP1と、前記インターフェース部10と信号ラインを接続するコネクタポストP2などが設けられ、例えば、ケーブルなどの信号ラインを介して前記スケジューラSに接続される。
各制御モジュールCは、例えばガソリンエンジンと電動モータを併用して走行制御されるハイブリッドタイプの動力制御部で用いられ、例えば制御モジュールCaがエンジンの制御及びトランスミッションの制御を行ない、制御モジュールCbが電動モータの駆動制御を行ない、制御モジュールCcが車両の走行状態などに応じてエンジンや電動モータに対するトルク配分制御を行なうように、所定の走行制御に必要なタスクが分散して実行されるように構成することができる。
前記インターフェース部10は、前記制御モジュールCとの間に必要な信号ラインを電気的に接続するブロックで、前記共有メモリ管理部20や前記割込み管理部40へアクセスするためのバスライン、前記スケジューラSからの同期信号やイベント信号などの出力ラインなどに対応したインターフェース回路及びコネクタポストが設けられている。
前記同期信号生成部30は、図2(a)に示すように、タイマ回路と、タイマ回路により計時された一定周期の同期信号、例えば1msec.インタバルの同期信号を各制御モジュールCに対する割込み信号として出力する割込み信号出力部を備えて構成され、各制御モジュールCには当該同期信号の入力により起動する割込み処理部C1と、割込み処理に同期してカウントするカウンタ回路C2またはタイマ回路と、カウンタ回路C2のカウント値に基づいて2msec.,4msec.,8msec.,16msec.のそれぞれのインタバルによるタスク実行タイミングを生成するイベント発生部C3を備えてある。
各制御モジュールCは、入力された同期信号に基づいて生成された上述の1msec.,2msec.,4msec.,8msec.,16msec.などのイベントに対応して必要な処理を実行することになり、これらのイベント発生タイミングが前記スケジューラSからの同期信号に基づいて生成されるタイミングであるために、各制御モジュールCにおけるタスクの実行タイミングの同期が確保されることになる。上述の場合、イベント発生タイミングは1msec.の任意の整数倍とすることができる。例えば、異なる制御モジュールCa,Cb間で実行される所定のタスクの実行順序が重要なときには、図2(b)に示すように、前記同期信号に基づいて各制御モジュールCで管理される4msec.のイベント発生タイミングで制御モジュールCaが所定のタスクを実行し、5msec.のイベント発生タイミングで制御モジュールCbが関連するタスクを実行するように各制御モジュールをプログラムしておくことにより、各タスクの実行順序を規定することができる。
前記共有メモリ管理部20は、図3(a)に示すように、各制御モジュールCによってアクセスされる共有メモリ部22と、各制御モジュールCから前記共有メモリ部22に対するアクセス権を予め設定されている優先順位が格納された優先順位定義テーブル26に基づいて制御するメモリ制御部24を備えて構成されている。
例えば、制御モジュールCaから共有メモリ部22の0x1234番地に0x5678という値を書き込むためのアクセスと、制御モジュールCbから共有メモリ部22の0x1234番地の値を読み込むためのアクセスと、通信ゲートウェイG/W1から共有メモリ部22の0x1234番地に0x3456という値を書き込むためのアクセスが同時になされたときに、前記メモリ制御部24は、図3(b)に示すように、前記優先順位定義テーブル26に基づいて、先ず通信ゲートウェイG/W1から共有メモリ部22の0x1234番地に0x3456という値を書き込むためのアクセスを許容して他のアクセスを待機させ、次に制御モジュールCbから共有メモリ部22の0x1234番地の値を読み込むためのアクセスを許容し、最後に制御モジュールCaから共有メモリ部22の0x1234番地に0x5678という値を書き込むためのアクセスを許容するようにメモリアクセスシーケンスを制御する。
つまり、各制御モジュールCから共有メモリ部22にデータを書き込み、或いは読み出すために同時期にアクセスが行なわれた場合であっても、メモリ制御部24によって予め設定された優先順位に基づいてアクセスされるようにアクセス権が制御されるので、バスの衝突することの無い共有メモリ方式を実現することができるようになる。
前記割込み管理部40は、図4(a)に示すように、各制御モジュールCから割込み先を特定した割込み要求が書き込まれる割込み要求レジスタ42と、前記割込み要求レジスタ42の内容に基づいて他の制御モジュールCに対して割込みリクエストを出力する割込み制御部44を備えて構成されている。前記割込み要求レジスタ42は、図4(b)に示すように、制御モジュールC毎に他の制御モジュールCに対する割込み要求フラグをセットするレジスタで、少なくとも接続可能な制御モジュール数に相当するビット数及びレジスタ数のレジスタ群で構成されている。例えば、制御モジュールCaから制御モジュールCb,Ccに同時に割込み要求する場合には、図4(c)に示すように、制御モジュールCaに対応する割込み要求レジスタの最下位ビットをセットするとともに制御モジュールCb,Ccに対応するビットをセットすることにより、割込み制御部44から制御モジュールCb,Ccに割込みリクエストが出力される。
つまり、前記制御モジュールCが制御モジュール同士で同期を取る必要のあるタスクを実行するときに、前記割込み要求レジスタ42に割込み先を特定した割込み要求データをセットすると、そのタイミングで前記スケジューラSは割込み要求が発生したことを認識して前記割込み制御部44から割り込み先の制御モジュールCに割込み信号を出力する。当該割込み信号が入力された制御モジュールCは、対応するタスクを実行した後にその割込み要求レジスタにセットされた自分に対する割込み要求フラグをリセットする。スケジューラSは当該割込み要求フラグがリセットされたことを検知して当該割込み処理が正常に実行され、終了したことを検出する。所定時間経過しても割込み処理の終了が検出されないときには、何れかの制御モジュールまたは割込み管理部40に異常が生じていると検出することも可能である。
例えば、図4(a)に示すように、制御モジュールCaが値Xを算出して、その値Xを制御モジュールCbに伝えたいときに、算出した値を共有メモリ部22の所定エリアに格納した後に制御モジュールCaに対応する割込み要求レジスタ42(Ca用レジスタ)の最下位ビットをセットするとともに、Ca用レジスタの制御モジュールCbに対応するビットをセットする。これを検出した割込み制御部44は、制御モジュールCbにイベント発生を知らせる割込み信号を出力する。当該割込み信号を受信した制御モジュールCbは、割込み要求レジスタ42を参照して何れから要求された割り込み処理であるかを確認処理する。制御モジュールCaからの割込み処理であると判断したときに、予め設定されたタスクを起動させて前記共有メモリ部22の所定エリアに格納されたデータXを読み出して、データXをベースに新たな値Y(=f(X))を算出する。割込み処理が終了すると、当該割込み要求レジスタ42にセットされている自身に対するフラグ(Ca用レジスタの制御モジュールCbに対応するビット)をリセットする。これを受けて前記割込み制御部44は割込み処理が正常に終了したと判断して制御モジュールCaからの割込みフラグ(Ca用レジスタの最下位ビット)をリセットするのである。
尚、同時に同じ制御モジュールCに対して異なる制御モジュールCから割込み要求があったときには、割込み信号を受信した制御モジュールCが何れの割込み処理を優先させるかを独自に判断するように構成してもよいし、割込み制御部44が予め設定された割込み優先順位定義テーブルに基づいて割込み信号を出力するように構成してもよい。この場合には、割込み信号に割込み要求元の制御モジュールCを特定可能なデータを同時に出力するか、割込み要求レジスタとは別に割込み信号を受信した制御モジュールCが参照可能な単一の割込み参照レジスタを設けて、当該参照レジスタに割込み要求元の制御モジュールCと割込み要求先の制御モジュールCを特定するフラグをセットするように構成すればよい。
また、割込み要求レジスタ42の構成は上述のものに限るものではなく、割込み制御部44が何れの制御モジュールCから何れの制御モジュールCへの割込み要求かを認識できる構造であるならば他の構成であってもよい。
図5に示すように、各制御モジュールCに自身の制御モジュールの異常を検知する自己診断部5を備え、前記スケジューラSに、異常と自己診断した制御モジュールCからの診断情報と予め設定されたリセット条件に基づいて所定の制御モジュールCをリセットする異常監視部50を備えている。
前記自己診断部5は、プログラムの暴走などによるCPUの異常を検出するウォッチドッグ回路による監視や、接続されている各種のセンサからのアナログ信号入力データの異常監視や、制御データを格納しているSRAMのデータのチェックサムの異常監視などを実行するもので、異常が検出されると当該異常情報が前記異常監視部50に出力される。前記スケジューラSに異常情報が入力されると、前記異常監視部50は予め設定された条件で所定の制御モジュールCをリセットする。ここで、リセットとは、CPU異常に対して制御モジュールCのCPUに対するリセット、SRAMデータ異常に対してSRAMの初期化、アナログ信号入力データの異常に対してA/D変換部の初期化など異常状態に応じてその種類が異なるリセット動作が行なわれる。ここで、例えば特定の制御モジュールCでCPU異常が発生すると、接続されている全ての制御モジュールCに対してCPUリセットが行なわれることで、各制御モジュールCの整合性を保つように制御され、特定の制御モジュールCのSRAM異常に対しては異常なSRAMまたは関連する他の制御モジュールCのSRAMを含めて初期化され、アナログ信号入力データの異常に対しては異常なA/D変換部のみの初期化が行なわれる。 その他、異常状態に応じて適切なリセット動作を実行するように構成することができる。
一方、スケジューラSの異常については各制御モジュールの自己診断部5が異常監視する。例えば、割込み要求レジスタに割込み要求フラグをセットして、所定時間内に割込み処理がなされない場合や、同期信号が入力されない場合や、共有メモリ部22にアクセスできない場合など、スケジューラSに要求されている所定の機能が実行されないときにスケジューラSに異常が発生したと診断できる。図6に示すように、各制御モジュールC間は互いにローカルバス7で接続されており、何れかの制御モジュールCで前記スケジューラが異常と診断されたときに他の制御モジュールに当該診断情報が出力されるように構成されている。
上述したように、各制御モジュールCに制御データを記憶する不揮発性記憶部としてのSRAMを備えてあるが、図7に示すように、前記異常監視部50が、異常と自己診断した制御モジュールからの診断情報を受信したときに、予め設定された所定の制御モジュールCに対して所定の制御データを保持するべく前記不揮発性記憶部に記憶させるように要求することにより、何れかの制御モジュールCにおける異常発生時の制御データが確保されるように構成されている。
従って、後にターミナルなどを接続して不揮発性記憶部に格納された制御データを参照することにより当該異常の原因の解析を精度良く行なうことができ、的確な対処方法を立案できるようになる。これにより、単一のCPUで全てのタスクを実行するように構成されたプログラムをモジュールに分割して各制御モジュールCに分割する際に、異常の原因の解析を行なうための制御データが複数の制御モジュールCに分散される場合であっても、確実に制御データを保持することができるようになる。
前記異常監視部50が、任意の制御モジュールCから異常との診断情報を受信したときに、所定の制御モジュールCから制御データを吸い上げて前記スケジューラSに設けたSRAMに格納するように構成するものであってもよい。
上述した実施形態では、各制御モジュールCが、CPU2とCPU2の実行プログラムが記憶されたROM3とワーキングエリアとして使用されるRAM4と制御データを格納するSRAMとCPU2の出力ポートに接続されるドライバ回路とCPU2の入力ポートに接続されるパルス信号用のバッファ回路やアナログ信号用のアンプ回路などが基板に搭載されて構成され、ケーブルを介してスケジューラSに接続されるものを説明したが、各制御モジュールCが、CPU2とCPU2の実行プログラムが記憶されたROM3とワーキングエリアとして使用されるRAM4と制御データを格納するSRAMなどを備えた半導体チップ回路として構成され、前記スケジューラSの背部にマウントするものや、前記スケジューラSが搭載された基板に搭載するように構成するものであってもよい。
以上説明したように、本発明によるマルチCPUシステムを採用すれば、制御タイミングを同期させるための通信処理などによるタスクの遅延を招くことなく、既存のソフトウェア資産を効率的に再利用でき、制御対象の複雑化と高機能化に対応可能となる。
上述した何れの実施形態も、本発明の一実施例に過ぎず、該記載により本発明が限定されるものではなく、各機能を構成するための具体的な回路構成等はASICなどのフレキシブルな半導体回路を用いて適宜構成することが可能であり、本発明の作用効果を奏する範囲で適宜変更設計可能である。
1:マルチCPUシステム
10:インターフェース部
20:共有メモリ管理部
30:同期信号生成部
40:割込み管理部
50:異常監視部
C:制御モジュール
S:スケジューラ
10:インターフェース部
20:共有メモリ管理部
30:同期信号生成部
40:割込み管理部
50:異常監視部
C:制御モジュール
S:スケジューラ
Claims (11)
- CPUを含む複数の制御モジュールと、
前記複数の制御モジュールに接続されて前記制御モジュールのタスク管理を行なうものであり、接続された各制御モジュールがアクセス可能な共有メモリ管理部と、各制御モジュールに対して互いに同期制御可能な同期信号を出力する同期信号生成部と、任意の制御モジュールから他の制御モジュールに対する割込み要求を管理する割込み管理部とを具備するスケジューラと、
を備えて構成されるマルチCPUシステム。 - 前記共有メモリ管理部は、各制御モジュールによってアクセスされるメモリ部と、各制御モジュールから前記メモリ部に対するアクセス権を予め設定されている優先順位に基づいて制御するメモリ制御部を備えて構成されている請求項1記載のマルチCPUシステム。
- 前記割込み管理部は、各制御モジュールからの割込み要求が書き込まれる割込み要求レジスタと、前記割込み要求レジスタの内容に基づいて他の制御モジュールに対して割込みリクエストを出力する割込み制御部を備えて構成されている請求項1または2記載のマルチCPUシステム。
- 前記スケジューラに、外部装置との間で通信可能な通信ゲートウェイをさらに備え、前記通信ゲートウェイと前記制御モジュールが前記共有メモリ管理部を介してデータの送受信を行なうように構成されている請求項1から3の何れかに記載のマルチCPUシステム。
- 各制御モジュールに自身の制御モジュールの異常を検知する自己診断部を備え、前記スケジューラに、異常と自己診断した制御モジュールからの診断情報と予め設定されたリセット条件に基づいて所定の制御モジュールをリセットする異常監視部を備えている請求項1から4の何れかに記載のマルチCPUシステム。
- 各制御モジュールに制御データを記憶する不揮発性記憶部を備え、前記異常監視部は、異常と自己診断した制御モジュールからの診断情報に基づいて予め設定された所定の制御モジュールに対して所定の制御情報を前記不揮発性記憶部に記憶させるように要求する請求項5記載のマルチCPUシステム。
- 前記自己診断部は、さらに前記スケジューラの異常を検知するように構成され、前記スケジューラが異常と診断したときに他の制御モジュールに当該診断情報を前記スケジューラを介さずに出力する通信手段を備えている請求項5または6記載のマルチCPUシステム。
- CPUを含む制御モジュールの複数を接続可能なインターフェース部と、前記インターフェース部を介して接続された各制御モジュールがアクセス可能な共有メモリ管理部と、各制御モジュールに対して互いに同期制御可能な同期信号を出力する同期信号生成部と、任意の制御モジュールから他の制御モジュールに対する割込み要求を管理する割込み管理部とを備え、前記インターフェース部を介して接続された複数の制御モジュールに対してタスク管理を行なうスケジューラ。
- 前記共有メモリ管理部は、各制御モジュールによってアクセスされるメモリ部と、各制御モジュールから前記メモリ部に対するアクセス権を予め設定されている優先順位に基づいて制御するメモリ制御部を備えて構成されている請求項8記載のスケジューラ。
- 前記割込み管理部は、各制御モジュールからの割込み要求が書き込まれる割込み要求レジスタと、前記割込み要求レジスタの内容に基づいて他の制御モジュールに対して割込みリクエストを出力する割込み制御部を備えて構成されている請求項8または9記載のスケジューラ。
- 前記スケジューラに、外部装置との間で通信可能な通信ゲートウェイをさらに備え、前記通信ゲートウェイと前記制御モジュールが前記共有メモリ管理部を介してデータの送受信を行なうように構成されている請求項8から10の何れかに記載のスケジューラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005220608A JP2007034910A (ja) | 2005-07-29 | 2005-07-29 | マルチcpuシステム及びスケジューラ |
Applications Claiming Priority (1)
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