KR20130129388A - 프로세서 모듈들 사이에서 데이터를 송신하는 방법 및 회로 배열 - Google Patents

프로세서 모듈들 사이에서 데이터를 송신하는 방법 및 회로 배열 Download PDF

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KR20130129388A
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바슈티안 베게너
루쿠사 디디에 카불레파
랄프 하르트만
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콘티넨탈 테베스 아게 운트 코. 오하게
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Abstract

본 발명은 마이크로프로세서 시스템들이 연결되는 경우 데이터를 교환하는 디지털 데이터 버스 (123) 를 포함하는 디지털 인터페이스 (120, 121, 122, 123) 를 형성하기 위한 회로 배열 (5) 에 관한 것이며, 상기 데이터 교환은 양방향적으로 실행될 수 있다. 데이터의 송신 시에 회로 배열은 버스 마스터로서 버스 클록 스피드를 생성하며, 데이터의 수신 시에는 버스 슬레이브로서 수신된 클록 신호에 따라 동작한다. 회로 배열은 데이터를 송신하기 위한 적어도 하나의 FIFO 메모리 (101) 및/또는 데이터를 수신하기 위한 적어도 하나의 FIFO 메모리 (104) 를 포함한다.

Description

프로세서 모듈들 사이에서 데이터를 송신하는 방법 및 회로 배열{METHOD AND CIRCUIT ARRANGEMENT FOR TRANSMITTING DATA BETWEEN PROCESSOR MODULES}
본 발명은 프로세서 칩들 사이의 데이터 송신을 위한 방법 및 회로 배열에 관한 것이다.
자동차들은 광범위한 다양성의 차량 기능들을 위한 전자 제어 유닛들 (ECUs) 을 널리 사용한다. 이러한 컨텍스트에서, 예를 들어 브레이크들에 대한 안전 필수 (saftey-critical) 애플리케이션들, 및 비안전 필수 애플리케이션들, 예를 들어 에어콘, 좌석 히팅 등과 같은 안락 기능들을 위한 제어 유닛들 (ECUs) 이 존재한다. 안전성 이유들로, 상이하게 분류된 안전성 요건들 (ASIL 레벨들) 을 갖는 제어 유닛들은 통상 그 자체가 알려져 있는 디지털 차량 데이터 버스 연결들을 통해 서로와 통신할 수 있는 개별의 독립형 전자 제어 유닛들에 의해 구현된다. ECU 통신을 위한 기지의 차량 데이터 버스 시스템들의 예들은 CAN 및 FlexRay® 이다.
본 발명의 목적은, 특히 차량에 설치될 필요가 있는 더 적은 수의 제어 유닛들로 인해 자동차들에서의 하드웨어 개입을 감소시키는 것이다.
본 발명은 독립적인 자동차 제어 유닛 청구항에 정의된 제어 유닛에 의해 이러한 목적을 달성한다.
문헌들 US 5 251 304 및 US 5 812 881 는 집적된 마이크로전자 칩들 (예를 들어, 프로세서 칩들) 사이의 데이터 송신을 위해 그 자체가 알려져 있는 복수의 병렬 컴플렉스 버스 인터페이스들을 사용하는 실시를 개시한다. 이들 버스 인터페이스들은 통상 어드레스들, 제어 신호들 및 데이터의 송신을 위해 제공된다. 이것은 집적된 전자 칩들 사이의 데이터 상호교환을 위한 비교적 고가의 솔루션인 이들 본래 알려져 있는 컴플렉스 버스 시스템들 (완전 병렬 버스 인터페이스들) 을 초래한다.
본 발명은 본래 알려져 있는 인터페이스들 보다 덜 고가이고 또한 더 유연하게 사용될 수 있으며, 특히 심지어 확장 및 개선되는, 전자 칩들의 인터페이스를 제공하는 사상과 관련된다.
일 실시형태에 따르면, 유연성이 있고, 재구성가능하며 비교적 간단한 설계를 가지고 신뢰가능한 병렬 양방향 디지털 인터페이스를 포함하는 회로 배열이 제공된다. 이러한 인터페이스는 주변 유닛들에의 연결을 위한 버스 시스템들과는 독립적으로 마이크로제어기들 사이의 통신을 허용한다.
일 실시형태에 따르면, 본 발명에 따른 인터페이스는 WO 2004/049159 에 기술된 EDP 인터페이스의 개념을 확장한다. 이러한 인터페이스의 특별한 특징은 버스를 통해 송신되는 데이터를 유지하기 위해 사용되는 버퍼가 FIFO (First In - First Out) 메모리라는 것이다. 이것에 의해 달성되는 효과는, 특히 듀얼-코어, 특히 멀티코어, 마이크로프로세서 시스템들 사이의 통신이 가능하다는 것이다.
이것에 의해 달성되는 이점은, 특히 외부 제어기 기능들을 전자 제어 유닛 내로 더 용이하고 덜 고가로 통합시키는 것이 가능하다는 것이다. 예로써, 상이한 안전성 레벨들을 갖는 제어 소프트웨어를 위한 2 개의 마이크로제어기들은 제어 유닛으로 통합될 수 있고, 2 개의 마이크로제어기들 각각은 여기에 기술된 디지털 병렬 인터페이스를 형성하는 회로 배열을 가지며, 그 디지털 병렬 인터페이스를 통해 2 개의 마이크로제어기들은 직접 서로에 연결된다. 이러한 아키텍쳐는 예를 들어 높은 안전성 레벨을 갖는 애플리케이션에 영향을 주는 낮은 안전성 레벨을 갖는 애플리케이션 없이 상이한 안전성 레벨들을 갖는 애플리케이션들의 통합을 허용한다. 특히, 더 낮은 안전성 레벨을 갖는 마이크로제어기는 높은 안전성 레벨을 갖는 마이크로제어기의 버스 시스템에 직접 액세스하지 않는다.
안전 필수 애플리케이션들을 위한 소프트웨어 기능들과 함께 제어 유닛 내에서의 메모리 제한 (및 다른 제한들) 으로 인해 안전 필수 애플리케이션들을 위한 종래의 멀티코어 마이크로프로세서들에서 구현가능하지 않았던 복잡한 OEM 소프트웨어를 구현하기 위해 이것을 사용하는 것이 이제 또한 가능하다. 그러나, 브레이크들을 위한 소프트웨어의 피스 (piece) 와 같은, 높은 안전성 표준으로 체크되지 않은 OEM 소프트웨어가 에러의 경우 브레이크들을 위한 소프트웨어를 방해하지 않도록, 이러한 경우에 마이크로제어기 레벨에서 상이한 안전성 레벨을 갖는 소프트웨어를 위한 분리가 여전히 존재한다.
일 실시형태에 따르면, 본 발명은 디지털 인터페이스를 형성하는 회로 배열에 관한 것이다. 본 발명에 따른 인터페이스는 후속하여 또한 IPL ("Inter Processor Link") 인터페이스로도 불린다. 이것은 마이크로 프로세서 시스템들이 연결되는 경우 데이터를 상호교환하는 디지털 데이터 버스를 포함하며, 여기서 이러한 데이터 상호교환은 양방향으로 발생할 수 있으며 (전송 및 수신 또는 판독 및 기입), 회로 배열은 버스 마스터로서 데이터를 전송하는 경우 버스 클록을 생성하고 버스 슬레이브로서 데이터를 수신하는 경우 수신된 클록 신호에 기초하여 동작하고, 상기 회로 배열은 데이터를 전송하는 적어도 하나의 FIFO 메모리 및/또는 데이터를 수신하는 적어도 하나의 FIFO 메모리를 포함한다.
일 실시형태에 따르면, 인터페이스는 전송 모드와 수신 모드 사이에 재구성가능하고, 여기서 재구성은 서로와 통신하는 IPL 인터페이스들 사이에서 상호교환되는 제어 신호들에 기초하여 자동적으로 발생한다. 따라서, 각 IPL 인터페이스는 적어도 하나의 2 극 제어 신호 포트를 가질 수 있으며, 하나의 극은 입력으로서 작용하고 다른 극은 출력으로서 작용하며, 이들은 교차하는 방식으로 대향하는 인터페이스에 연결된다.
회로 배열은 바람직하게는 병렬 버스 인터페이스를 위해 구성가능한 송신 파라미터들을 포함한다.
본 발명에 따르면, 이들 병렬 완전 버스 인터페이스들은, 높은 데이터 스루풋 및 구성에 있어서의 더 많은 유연성이 확보되도록 단순화되도록 의도된다.
칩들 상의 핀들의 이용가능성에 따라, 버스의 사용가능한 폭이 바람직하게 커스터마이징된다. 예들은 4, 8, 또는 16 비트의 데이터 길이이다.
송신 속도는 바람직하게는 통신하는 칩들의 내부 클록 주파수들에 매칭될 수 있다.
시프트 동작들을 위한 클록 신호의 극성은 바람직하게는 자유롭게 선택가능하다.
또, 이러한 클록 신호는 바람직하게는 수신기가 예를 들어 클로킹을 에뮬레이션할 수 있는 경우 필요에 따라 마스킹될 수 있다.
구성 (configuration) 은 바람직하게는 송신된 데이터가 CRC (Cyclic Redundancy Check) 체크섬을 사용하여 보호되는 것을 허용한다.
DMA 모듈은 "직접 메모리 액세스 (Direct Memory Access)" 를 위한 제어기, 즉 마이크로프로세서의 도움 없이 직접 메모리 액세스를 허용하는 회로 모듈을 의미하는 것으로 이해된다. 하나의 기술된 구성에서, 칩은 바람직하게는 다른 칩이 데이터를 제공하고 제 1 칩으로부터 데이터가 판독되는 것을 허용하도록 제어 신호에 의해 칩에 대한 DMA 요청을 개시한다.
본 발명에 따른 마이크로프로세서 시스템(들) 은 바람직하게는 마이크로제어기(들) 이다.
일 실시형태에 따르면, 마이크로프로세서 시스템들 또는 마이크로제어기들 사이의 양방향 데이터 상호교환을 위한 회로 배열이 제공된다. 회로 배열은 병렬 양방향 데이터 포트, 데이터 흐름 제어를 위한 적어도 2 극 제어 신호 포트, 및 적어도 하나의 양방향 클록 신호 포트를 갖는 병렬 양방향 디지털 인터페이스를 포함한다. 회로 배열은 제어 신호 포트에 인가된 신호를 전송 모드와 수신 모드 사이의 변경을 위한 기초로서 취하도록 구성되며, 여기서 회로 배열은 버스 클록을 생성하고, 버스 마스터로서 전송 모드에서의 클록 신호 포트에 이것을 출력하고, 버스 슬레이브로서 데이터를 수신하는 경우 클록 신호 포트로부터 수신된 클록 신호에 기초하여 동작한다.
일 실시형태에 따르면, 병렬 양방향 디지털 인터페이스는 어드레스 라인 포트들을 갖지 않는다.
일 실시형태에 따르면, 회로 배열은 또한 예를 들어 데이터 포트들 및 어드레스 포트들을 포함할 수도 있는 버스 인터페이스를 갖는다. 버스 인터페이스는 마이크로프로세서에 회로 배열을 연결하는데 사용될 수 있다. 회로 배열은 따라서 마이크로프로세서의 버스 시스템에 대한 연결을 제공한다.
일 실시형태에 따르면, 회로 배열은 데이터를 전송하는 FIFO 메모리 및 데이터를 수신하는 FIFO 메모리를 포함한다. FIFO 메모리들은 데이터를 버퍼 저장하는데 사용된다.
일 실시형태에 따르면, 회로 배열은 반대측으로부터 제어 신호를 위한 제어 신호 포트에 대한 체크 후에만 데이터 송신을 가능하게 하도록 구성되는 충돌 회피 메커니즘을 포함한다. 충돌 회피 메커니즘은 서로와 통신하는 2 개의 인터페이스들이 동시에 전송할 준비가 된 경우 발생할 수 있는 충돌들을 회피하는데 사용된다. 특히, 일 실시형태에 따르면, 이것은 충돌의 식별 시에 각 인터페이스가 새로운 전송 시도가 행해지기 전에 미리 이러한 인터페이스에 대해 규정된 대기 시간 동안 대기하는 것을 제공함으로써 달성될 수 있다. 이것은 새로운 전송 시도들이 상이한 시간들에 반복되고 따라서 2 개의 인터페이스들 중 하나만이 버스 마스터로서 활성인 것을 보장하는 것을 가능하게 한다.
일 실시형태에 따르면, 회로 배열은, 회로 배열이 클록 신호 포트로부터 수신된 클록 신호에 기초하여 버스 슬레이브로서 동작하고 대향 인터페이스로부터의 요청시 데이터를 전송하는 적어도 하나의 슬레이브 전송 모드로 변경될 수 있다. 슬레이브 전송 모드는 어떠한 전용 슬레이브 모드도 갖지 않는 인터페이스들에 대한 호환성 모드이다.
일 실시형태에 따르면, 마이크로프로세서 시스템 (마이크로제어기) 가 제공된다. 마이크로프로세서 시스템은 버스 시스템을 갖는 적어도 하나의 마이크로프로세서, IPL 인터페이스 및 마이크로프로세서의 버스 시스템에 연결되는 버스 인터페이스를 갖는 회로 배열, 메모리 및 메모리에 액세스하기 위한 DMA 모듈을 포함하며, 여기서 DMA 모듈은 마이크로프로세서와는 독립적으로 회로 배열에 의해 작동될 수 있다. 메모리 및 또한 DMA 모듈은 마이크로프로세서의 버스 시스템에 연결될 수도 있다.
회로 배열은 따라서 마이크로프로세서의 버스 시스템과는 독립적으로 다른 마이크로프로세서의 연결을 위한 병렬 양방향 인터페이스를 제공한다. 마이크로프로세서들은 각 경우에 다른 프로세서의 각각의 버스 시스템에 직접 액세스하지 않고 병렬 양방향 인터페이스를 통해 서로에 연결될 수 있다. 이것은 상이한 안전성 레벨들을 갖는 마이크로프로세서들을 커플링할 때 특히 바람직하다.
다른 바람직한 실시형태들이 서브클레임들 및 도면을 참조하여 예시적인 실시형태에 대한 이하의 설명으로부터 도출된다.
도 1a 는 종래의 기술에 기초한 병렬 버스 인터페이스에 대한 개략도를 도시한다.
도 1b 는 본 발명에 따라 단순화된 버스 인터페이스의 예의 개략도를 도시한다.
도 2 는 본 발명에 따른 IPL 인터페이스를 갖는 마이크로프로세서의 기능들의 고도록 개략적인 도면을 도시한다.
도 3 은 데이터 전송을 핸들링하는 IPL 회로 배열의 예시적인 설계를 도시한다.
도 4 는 본 발명에 따른 2 개의 IPL 데이터 송신 칩들 사이의 데이터 송신에 대한 타이밍도들을 도시한다.
도 5 는 전송 동안의 버스 충돌을 설명하기 위해 본 발명에 따른 2 개의 데이터 송신 칩들 사이의 데이터 송신에 대한 타이밍도들의 다른 도면을 도시한다.
도 6 은 전송 동안의 버스 충돌의 핸들링을 설명하기 위해 본 발명에 따른 2 개의 데이터 송신 칩들 사이의 데이터 송신에 대한 타이밍도들의 다른 도면을 도시한다.
도 7 은 DMA (Direct Memory Access) 의 개시를 설명하기 위해 본 발명에 따른 2 개의 데이터 송신 칩들 사이의 데이터 송신에 대한 타이밍도들의 다른 도면을 도시한다.
도 1a (종래의 기술) 에서, 마이크로제어기 (μC) (1) 는 항상 마스터 모드에서 동작되고, 따라서 마이크로제어기 (2) 에서의 판독 및 기입 액세스 동작들을 위한 어드레스들을 결정한다. 마이크로제어기 (2) 는 항상 슬레이브 모드에서 동작된다. 어드레스 라인들 (30) 은 마스터로부터 슬레이브로 단방향적으로 놓인다. 데이터 라인들 (20) 은 양방향이다. 마스터 마이크로제어기 (1) 는 데이터 신호들의 의미를 규정하기 위해 슬레이브 마이크로제어기 (2) 로 제어 신호들 (10) 을 전송한다. 슬레이브 마이크로제어기 (2) 는 마스터 마이크로제어기 (1) 로 응답 신호들 (11) 을 전송한다. 동기화된 데이터 송신을 위해, 동기화 신호들 (12) 이 또한 요구된다.
도 1b 는 디지털 양방향 병렬 인터페이스 또는 IPL 인터페이스로도 불리는 병렬 버스 인터페이스를 위한 (본 발명에 따라 단순화된) 설계의 예를 도시한다. 어드레스 라인들 (30) (도 1a) 은 존재하지 않는다. 각 마이크로제어기 (μC) (1 또는 2) 는 4 개의 핀들 (120 내지 123) 을 가지며, 이들은 도 3 에 또한 도시되어 있다. μC (1) 의 핀 (121) 은 출력 라인 (50) 에 의해 μC (2) 의 핀 (120) 에 연결된다. μC (1) 의 핀 (120) 은 입력 라인 (51) 에 의해 μC (2) 의 핀 (121) 에 연결된다. 제어 라인들은 따라서 각 경우에 교차하는 방식으로 다른 μC 에 연결된다. 단지 3 개의 제어 신호들만이 요구된다: 각 방향에 대해 하나씩, 제어 신호 (50, 51), 및 버스 클록을 송신하는 동기화 신호 (52).
각각의 IPL 인터페이스를 통한 마이크로제어기들 사이의 전송은, 상술된 제어 라인들 상의 신호들 및 버스 클록 뿐아니라 데이터 라인들 (20) 을 통해 송신된 데이터에 제한된다. 따라서, 어떠한 어드레스 라인들도 존재하지 않는다. 데이터 라인들 (20) 은 병렬 데이터 라인들, 예를 들어 4, 8, 또는 16 개의 데이터 라인들이다. 각각의 경우에 핀들 (123) 의 대응하는 수가 존재한다.
각각의 마이크로제어기 (1 또는 2) 는 데이터 송신 (양방향 데이터 교환) 을 위해 마스터 또는 슬레이브로서 구성될 수 있다. 마이크로제어기는 보통 자동적으로 마스터 또는 슬레이브 모드로 변경된다. 마이크로제어기 (1) 가 데이터를 전송하기 시작하는 경우, 이것은 다른 마이크로제어기 (2) 가 슬레이브 모드로 자동으로 옮겨지게 강제하고, 그 역도 성립한다.
변경은 예를 들어 다음과 같이 발생할 수 있다: 처음에, 어떠한 데이터도 송신될 필요가 없기 때문에 양 인터페이스들은 정지 상태 (quiescent state) 에 있다. 마이크로제어기 (1) 가 이제 송신을 위해 데이터를 제공하면, 상기 마이크로제어기와 연관된 IPL 인터페이스는, 마이크로제어기 (2) 의 IPL 인터페이스의 핀 (포트) (120) 에 연결되는 핀 (포트) (121) 상에 제어 신호 (50) 를 출력함으로써 그것이 전송할 준비가 되어 있다는 것을 시그널링한다. 마이크로제어기 (2) 의 IPL 인터페이스는 이에 따라 슬레이브 모드로 변경되고 전송 인터페이스에 의해 핀 (122) 상에 출력되는 버스 클록 (동기화 신호 (52)) 를 대기한다. 따라서, 마이크로제어기 (2) 의 IPL 인터페이스는 슬레이브 수신 모드로 변경되고 수신된 버스 클록에 기초하여 동작한다. 데이터의 송신에 후속하여, 양 IPL 인터페이스들은 다시 정지 상태로 변경된다.
또, 도 1b 는 디버깅 동작들을 위해 상술된 라인들을 통해 마이크로프로세서 모듈 (1 또는 2) 에 연결될 수 있는 진단 모듈 (60) 을 도시한다 (도 1b 는 단지 점선에 의한 마이크로프로세서 시스템 (2) 의 IPL 인터페이스에의 연결을 나타낸다).
도 2 는 IPL 인터페이스 (5) 를 갖는 본 발명에 따른 마이크로제어기 (1) 의 설계를 개략적으로 도시한다. IPL 인터페이스는, 도시된 예에서 코어 중복성의 원리에 기초하여 보호되는 2 개의 프로세서 코어들 (3A, 3B) 을 포함하는 마이크로프로세서 유닛 (3) 에 통상의 버스 시스템들에 의해 연결된다. 특히, 버스 시스템은 데이터 라인들 (D) 및 어드레스 라인들 (A) 을 갖는다. 메모리 영역 (6), 예를 들어 ROM 또는 RAM 에 부가하여, 마이크로제어기는 또한 예를 들어 메모리 영역 (6) 의 메모리들과 IPL 모듈 (5) 의 메모리들 사이의 상호교환 동작들을 독립적을 수행할 수 있는 DMA 모듈 (4) 를 포함한다.
도 3 에 도시된 회로 배열은 실제의 IPL 인터페이스 (5) 이고, 데이터 전송을 핸들링한다. IPL 인터페이스 (5) 는 마이크로제어기 (1 또는 2) 내에 배열된다. 전송 경로 및 수신 경로를 위해, FIFO 메모리들 (각 경우에 하나의 레지스터 세트) (101 및 104) 이 연속적인 데이터스트림들을 허용하기 위해 사용된다.
IPL 인터페이스는 다른 μC 또는 디버깅을 위한 진단 디바이스에의 연결을 위한 4 개의 전기 포트들 (120 내지 123) 을 가지며, 전기 포트 (123) 는 예를 들어 4, 8, 16 또는 32 개의 라인들을 갖는 병렬 데이터 포트이다.
포트들은 다음과 같이 할당된다:
120: "리스트들" - 제어 입력 (제어 신호 입력)
121: "레디" - 제어 출력 (제어 신호 출력)
122: "클록" - 양 방향들에서의 버스 클록을 위한 출력
123: "데이터" - 병렬 데이터 버스
상술된 포트들, 특히 포트 (123) 는 칩 상에 외부로 라우팅되는 복수의 핀들을 포함할 수도 있다.
FIFO 메모리들 (101 과 104) 사이에 배열된 FIFO 제어기 (103) 는 2 개의 FIFO 메모리들의 스테이터스를 확인하고 체크하는데 사용된다. 따라서, FIFO 메모리들이 가득 찼는지 비어있는지 여부 및 그들이 특정의 필 임계값들 (fill thresholds) ("워터마크들", "오버런 상태들") 위에 있는지 아래에 있는지 여부를 확립하는 것이 가능하다. FIFO 제어기는 "데이터 송신" 또는 "어보트 (abort)" 와 같은, 메모리들의 상태에 따라 적합한 액션들을 취출한다. 전송 FIFO (101) (TX FIFO) 가 데이터로 채워지고 있는 경우, 예를 들어, IPL 인터페이스가 정지 상태에 있다면, 즉 어떠한 데이터도 전송 또는 수신되고 있지 않다면, 마스터 전송 모드가 개시된다.
FSMs 시프트 제어기 (105) 는 IRQ 라인들을 통해 인터럽트들과 같은 액션들을 발생시키는 기초로서 점선들에 의해 도시된 상태 라인들을 취하는 상태 머신이다.
100 은 마이크로제어기 (1) 의 주변 버스 (도 2 에서의 어드레스 버스 및 데이터 버스) 에 연결된, IPL 레지스터들을 갖는 주변 버스 인터페이스를 나타낸다.
102 는 병렬 데이터 포트 (123) 상에 데이터를 출력하기 위한 32비트 IPL 시프트 레지스터를 나타낸다.
멀티플렉서 (106) 는 출력되어야 하는 데이터를 체크섬 정보 (CRC 체크 비트들) 와 혼합한다. 디멀티플렉서 (107) 는 수신 시 체크 데이터로부터 유용한 데이터를 제거한다. 체크 데이터는 CRC 로직 (108) 에서 프로세싱되고, 여기서 에러 체크가 또한 수행된다.
또, 인터페이스는 적당한 방식으로 인터페이스의 특성들 (예를 들어, 데이터 포트 (123) 의 폭) 을 구성하는데 사용될 수 있는 구성 레지스터 (configuration register) 를 포함한다.
도 4 의 타이밍도들은 마스터 출력 모드에서의 IPL (inter processor link) 회로 배열과 슬레이브 모드 (데이터의 수신) 에서의 다른 IPL 회로 배열 사이의 데이터 송신을 도시한다. 마스터 출력 모드는 전송 FIFO (101) 가 새로운 데이터로 채워질 때 개시된다. 도 4 에서, 양 IPL 인터페이스들이 정지 상태에 있는 것, 즉 2 개의 인터페이스들 중 어느 것도 그것의 제어 출력 (IPLRDY_1, IPLRDY_2) 상에 신호 (하이) 를 출력하고 있지 않다는 것이 또한 가정된다. 이에 따라, 제어 입력들 (IPLLST_1 및 IPLLST_2) 은 로우에 있다. IPLRDY_1 은 IPLLST_2 에 연결되고 IPLRDY_2 는 IPLLST_1 에 연결되는 것을 주목해야 한다.
하나의 IPL 인터페이스의 전송 FIFO (101) 가 지금 데이터로 채워져 있는 경우, 상기 IPL 인터페이스는 IPLLST_2 에 의해 수신되는 신호 (하이) 를 출력하기 위해 IPLRDY_1 을 사용한다. 결과적으로, 제 2 IPL 인터페이스 (슬레이브 입력 모드에서의 IPL) 는 슬레이브 수신 모드로 변경되고 제 1 IPL 인터페이스 (마스터 출력 모드에서의 IPL) 에 의해 출력되는 동기화 신호에 그 자신을 동기화한다. 데이터 송신이 발생한 경우, 양 IPL 인터페이스들은 다시 정지 상태로 변경되고, 즉 양 제어 출력들 (IPLRDY_1, IPLRDY_2) 은 그들에 인가된 로우를 갖는다.
도 5 및 도 6 은 일 실시형태에 기초한 충돌 회피 메커니즘을 도시한다. 양 IPL 인터페이스들이 그들이 동시에 또는 연달아 그들의 제어 출력들 (IPLRDY_1 및 IPLRDY_2) 상에 제어 신호 (하이) 를 출력함으로써 전송할 준비가 되어 있다고 나타내는 경우 충돌이 발생할 수 있다. 이를 위한 임계의 시간 윈도우가 도 5 에 나타나 있다. 이러한 시간 윈도우가 경과된 경우, 각 경우의 다른 IPL 인터페이스는 슬레이브 모드로 안전하게 변경되었다. 따라서, 하나의 IPL 인터페이스가 마스터 모드로 유지되는 한 무충돌 시간 윈도우가 이용가능하다. 이러한 "무충돌" 시간 윈도우에서 일어나는 충돌들은 단지 하드웨어 에러들로부터 유래할 수 있다.
도 6 은 마이크로제어기 (2) 의 IPL 인터페이스가 마이크로제어기 (1) 의 IPL 인터페이스의 전송 준비 상태 (ready-to-send state) 에 이미 반응하지 않고 마이크로제어기 (1) 의 IPL 인터페이스 바로 뒤에 전송할 준비가 되어 있다는 것을 나타낸 것을 도시한다. 양 제어 입력들 (IPLLST_1 및 IPLLST_2) 각각이 제어 신호를 갖기 때문에, 양 IPL 인터페이스들은 충돌을 식별하고 데이터 전송의 추가의 개시를 중단한다. 양 IPL 인터페이스들은 주어진 시간 (대기 시간_1, 대기 시간_2) 동안 정지 상태로 변경된다. 각각의 대기 시간들은 각 IPL 인터페이스에 대해 상이하고 예를 들어 미리 적합한 방식으로 규정될 수 있다. 본 예시에서, 대기 시간_1 은 대기 시간_2 보다 짧다는 것이 가정되며, 이것은 마이크로제어기 (1) 의 IPL 인터페이스가 정지 상태를 떠나고, 마이크로제어기 (2) 의 IPL 인터페이스보다 더 일찍 제어 출력 (IPLRDY_1) 상에 제어 신호를 출력함으로써 그것이 다시 전송할 준비가 되어있다는 것을 나타낸다는 것을 의미한다. 마이크로제어기 (2) 의 IPL 인터페이스가 여전히 정지 상태에 있기 때문에, 어떠한 제어 신호도 IPLRDY_2 상에 출력되지 않는다. 새로운 충돌이 결과적으로 회피된다.
도 7 의 타이밍도는 도 1 에 도시된 EDP 진단 모듈 (60) (강화된 데이터 포트에 의한 디버깅) 이 IPL 인터페이스를 갖는 마이크로프로세서 시스템 (2) 에 연결되는 배열에 대한 신호 프로파일을 도시한다. IPL 인터페이스는 EDP 진단 모듈 (60) 에의 연결을 위해 사용된다.
이러한 경우, EDP 진단 모듈 (60) 은 마스터 입력 모드에 있다. 그것에 연결되고 IPL 인터페이스를 갖는 본 발명에 따른 마이크로프로세서 시스템 (2) 은 슬레이브 출력 모드 (슬레이브 전송 모드) 에 있다. 슬레이브 전송 모드는 마스터 모드에서만 동작될 수 있는 인터페이스들에 대한 호환성 모드이다. 그러한 인터페이스들은 그들이 전송하고 있는지 수신하고 있는지 여부에 관계없이 항상 버스 클록을 규정한다. 이러한 목적을 위해, IPL 인터페이스는 소프트웨어에 의해 슬레이브 전송 모드에 놓인다.
타이밍도는 EDP 진단 모듈 (60) 이 DMA 를 개시하는 요청을 생성하는 방법을 나타낸다. 이러한 요청에 후속하여, EDP 진단 모듈 (60) 에 요청된 데이터를 공급하기 위해 본 발명에 따른 마이크로제어기 (2) 에서 DMA 전송이 시작된다.
EDP 인터페이스는 그것이 새로운 데이터를 요청하고 있다는 것을 나타내기 위해 EDPRDY (제어 출력) 를 로우로 설정한다는 것을 주목해야 한다. 이에 따라, IPL 인터페이스의 IPLLST 도 마찬가지로 하이로부터 로우로 변경되며, 이것은 상술된 바와 같이 개시되는 DMA 전송 또는 인터럽트를 초래한다. IPL 인터페이스의 전송 FIFO (101) 는 이에 따라 데이터로 채워진다. 어느 데이터가 전송 FIFO (101) 로 로딩되는가는 소프트웨어에 의해 규정된다. 모든 데이터가 로딩된 경우, IPL 인터페이스는 IPLRDY 를 하이로 설정함으로써 그것이 전송할 준비가 되어 있다는 것을 나타낸다.
이에 따라, IPL 인터페이스는 또한 EDP 인터페이스로부터 데이터를 수신하기 위해 슬레이브 수신 모드로 변경될 수 있다.
또한, 상술된 IPL 인터페이스를 갖는 μC 는 또한 당연히 CAN 과 같은 하나 이상의 다른 인터페이스들을 가질 수도 있다.

Claims (14)

  1. 마이크로프로세서 시스템들이 연결되는 경우 데이터를 상호교환하는 디지털 데이터 버스 (123) 를 포함하는 디지털 인터페이스 (102, 121, 122, 123) 를 형성하기 위한 회로 배열 (IPL) 로서,
    상기 데이터 상호교환은 양방향적으로 발생할 수 있고,
    상기 회로 배열은 버스 마스터로서 데이터를 전송하는 경우 버스 클록을 생성하며, 버스 슬레이브로서 데이터를 수신하는 경우 수신된 클록 신호에 기초하여 동작하며,
    상기 회로 배열은 데이터를 전송하기 위한 적어도 하나의 FIFO 메모리 (101) 및/또는 데이터를 수신하기 위한 적어도 하나의 FIFO 메모리 (104) 를 포함하는 것을 특징으로 하는 회로 배열 (IPL).
  2. 제 1 항에 있어서,
    상기 회로 배열은 마이크로프로세서 (3) 를 포함하고 적어도 하나의 DMA 모듈 (4) 을 포함하는 마이크로프로세서 모듈 (1, 2) 에 통합되고,
    상기 DMA 모듈은 상기 마이크로프로세서의 판독 또는 기입 동작들과 독립적으로 FIFO 메모리 또는 메모리들 (101, 104) 에 대해 판독 및 기입할 수 있는 것을 특징으로 하는 회로 배열 (IPL).
  3. 제 2 항에 있어서,
    상기 마이크로프로세서는 2 또는 3, 또는 4 개의 코어들 또는 4 개보다 많은 코어들을 갖도록 설계되고 바람직하게는 클록 동기화로 동작하는 멀티코어 프로세서 (3) 인 것을 특징으로 하는 회로 배열 (IPL).
  4. 제 2 항 또는 제 3 항에 있어서,
    리드 온리 메모리는 반 용장 (semiredundant) 설계이고 리드/라이트 메모리는 본질적으로 완전 용장 (fully redundant) 설계인 것을 특징으로 하는 회로 배열 (IPL).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 인터페이스는 상기 FIFO 메모리 또는 메모리들 (101, 104) 과 상기 데이터 버스 사이에서 상기 데이터의 상호교환을 제어하는 시프트 제어 상태 머신 (105) 을 포함하는 것을 특징으로 하는 회로 배열 (IPL).
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 인터페이스는 데이터 보호 모듈 (108) 을 포함하고,
    상기 데이터 보호 모듈 (108) 은, 전송하는 경우에는 상기 데이터에 체크 정보의 피스 (piece) 를 첨부하고, 수신하는 경우에는 상기 데이터에 링크된 수신된 체크 정보를 사용하여 정정을 위해 상기 수신된 데이터를 체크하며, 특히 그 과정에서 상기 데이터로부터 상기 체크 정보를 제거하는 것을 특징으로 하는 회로 배열 (IPL).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 인터페이스는 어드레스 라인들을 포함하지 않는 것을 특징으로 하는 회로 배열 (IPL).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 데이터 전송 동안, 상기 인터페이스는 복수의 병렬 데이터 라인들을 통해 상기 데이터를 송신하고,
    사용되는 데이터 라인들의 수는 특별히 설정가능한 (configurable) 것을 특징으로 하는 회로 배열 (IPL).
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 인터페이스는 상기 마이크로프로세서 시스템이 상기 인터페이스를 통해 진단 모듈 (60) 에 연결될 수 있도록 구성되어, 디버깅 동작들을 허용하는 것을 특징으로 하는 회로 배열 (IPL).
  10. 안전 필수 애플리케이션들을 위한 제 1 마이크로프로세서 시스템을 갖는 자동차 제어 유닛으로서,
    상기 자동차 제어 유닛은 상기 제 1 마이크로프로세서 시스템과 통신하고 상기 제 1 마이크로프로세서 시스템보다 낮은 안전성 레벨에 따르는 다른 마이크로프로세서 시스템을 포함하는 것을 특징으로 하는 자동차 제어 유닛.
  11. 안전 필수 애플리케이션들을 위한 제 1 마이크로프로세서 시스템을 갖는 자동차 제어 유닛으로서,
    상기 자동차 제어 유닛은 상기 제 1 마이크로프로세서 시스템과 통신하고 상기 제 1 마이크로프로세서 시스템보다 낮은 안전성 레벨에 따르는 다른 마이크로프로세서 시스템을 포함하고,
    상기 제 1 마이크로프로세서 시스템은 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 IPL 인터페이스를 갖는 회로 배열을 통해 상기 다른 마이크로프로세서 시스템에 연결되는 것을 특징으로 하는 자동차 제어 유닛.
  12. 마이크로프로세서 시스템 (1) 내로 및 마이크로프로세서 시스템 (1) 밖으로 데이터를 송신하기 위한 방법으로서,
    제 1 항 내지 제 9 항 중 어느 한 항에 기재된 IPL 인터페이스를 갖는 회로 배열이 마이크로프로세서 시스템들 (1, 2) 의 데이터 상호교환을 위해 데이터가 그것과 상호교환되게 하고, 상기 IPL 인터페이스는 디버깅 동작들을 수행하기 위해 사용되는, 데이터 송신 방법.
  13. 제 12 항에 있어서,
    상기 IPL 인터페이스는 제어 신호 입력상에서 제어 신호를 수신하는 경우 수신 모드로 변경되고,
    상기 IPL 인터페이스는 클록 신호 포트에서 버스 클록을 수신하고 이러한 버스 클록에 기초하여 동작하는, 데이터 송신 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 IPL 인터페이스는 제어 신호를 출력하고 클록 신호 포트에 출력되는 버스 클록을 생성함으로써 전송 모드에서 데이터를 출력하는, 데이터 송신 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170033381A (ko) * 2014-08-29 2017-03-24 콘티넨탈 테베스 아게 운트 코. 오하게 안전-필수 자동차 시스템을 위한 마이크로컨트롤러 시스템 및 방법 및 그의 이용

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013210182A1 (de) * 2013-05-29 2014-12-04 Robert Bosch Gmbh Verfahren zur Bereitstellung einer generischen Schnittstelle sowie Mikrocontroller mit generischer Schnittstelle
DE102013210077A1 (de) * 2013-05-29 2014-12-04 Robert Bosch Gmbh Verfahren zur Bereitstellung einer generischen Schnittstelle sowie Mikrocontroller mit generischer Schnittstelle
DE102013210064A1 (de) * 2013-05-29 2014-12-04 Robert Bosch Gmbh Verfahren zur Bereitstellung einer generischen Schnittstelle sowie Mikrocontroller mit generischer Schnittstelle
DE102013226765A1 (de) 2013-06-05 2014-12-11 Continental Teves Ag & Co. Ohg Verfahren zur Datenkommunikation, Kommunikationscontroller und Schaltungsanordnung
DE102013011687A1 (de) * 2013-07-12 2015-01-15 Daimler Ag Steuergerät für ein Fahrzeug
CN103488605A (zh) * 2013-09-24 2014-01-01 许继集团有限公司 多处理器并行通讯的总线架构
DE102013021231A1 (de) 2013-12-13 2015-06-18 Daimler Ag Verfahren zum Betrieb eines Assistenzsystems eines Fahrzeugs und Fahrzeugsteuergerät
CN103714026B (zh) * 2014-01-14 2016-09-28 中国人民解放军国防科学技术大学 一种支持原址数据交换的存储器访问方法及装置
EP2996044A1 (en) * 2014-09-12 2016-03-16 Gemalto Sa Method for allocating an operating mode to a communication device
US20170150361A1 (en) * 2015-11-20 2017-05-25 Faraday&Future Inc. Secure vehicle network architecture
DE102017202022A1 (de) 2017-02-09 2018-08-09 Audi Ag Kraftfahrzeug mit einem fahrzeuginternen Datennetzwerk sowie Verfahren zum Betreiben des Kraftfahrzeugs
DE102017008186B4 (de) 2017-08-31 2022-12-15 WAGO Verwaltungsgesellschaft mit beschränkter Haftung Master eines Bussystems

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385350A (en) * 1980-07-16 1983-05-24 Ford Aerospace & Communications Corporation Multiprocessor system having distributed priority resolution circuitry
US4402040A (en) * 1980-09-24 1983-08-30 Raytheon Company Distributed bus arbitration method and apparatus
US4689740A (en) * 1980-10-31 1987-08-25 U.S. Philips Corporation Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations
US4698753A (en) * 1982-11-09 1987-10-06 Texas Instruments Incorporated Multiprocessor interface device
US4706190A (en) * 1983-09-22 1987-11-10 Digital Equipment Corporation Retry mechanism for releasing control of a communications path in digital computer system
US4763249A (en) * 1983-09-22 1988-08-09 Digital Equipment Corporation Bus device for use in a computer system having a synchronous bus
US4814980A (en) * 1986-04-01 1989-03-21 California Institute Of Technology Concurrent hypercube system with improved message passing
EP0258872B1 (en) * 1986-09-01 1994-05-04 Nec Corporation Serial data transfer system
US4920486A (en) * 1987-11-23 1990-04-24 Digital Equipment Corporation Distributed arbitration apparatus and method for shared bus
US5038274A (en) * 1987-11-23 1991-08-06 Digital Equipment Corporation Interrupt servicing and command acknowledgement system using distributed arbitration apparatus and shared bus
US5251304A (en) 1990-09-28 1993-10-05 Motorola, Inc. Integrated circuit microcontroller with on-chip memory and external bus interface and programmable mechanism for securing the contents of on-chip memory
GB2265283B (en) * 1992-03-18 1995-10-25 Crystal Semiconductor Corp Resynchronization of a synchronous serial interface
JPH05324544A (ja) * 1992-05-15 1993-12-07 Hitachi Ltd バス制御方法
US5430848A (en) * 1992-08-14 1995-07-04 Loral Fairchild Corporation Distributed arbitration with programmable priorities
US5592629A (en) * 1992-12-28 1997-01-07 At&T Global Information Solutions Company Apparatus and method for matching data rates to transfer data between two asynchronous devices
US5278959A (en) * 1993-03-13 1994-01-11 At&T Bell Laboratories Processor usable as a bus master or a bus slave
JPH06324977A (ja) * 1993-05-14 1994-11-25 Matsushita Electric Ind Co Ltd データ転送方法
EP0665502B1 (en) * 1994-01-27 2002-06-12 Sun Microsystems, Inc. Asynchronous serial communication circuit
TW400483B (en) * 1994-03-01 2000-08-01 Intel Corp High performance symmetric arbitration protocol with support for I/O requirements
US5619544A (en) * 1994-06-03 1997-04-08 Texas Instruments Incorporated Universal asynchronous receive/transmit circuit with flow control
GB2308533B (en) * 1994-10-31 1999-04-07 Intel Corp M & A for exchanging data, status, and commands over a hierarchical
DE19529434B4 (de) * 1995-08-10 2009-09-17 Continental Teves Ag & Co. Ohg Microprozessorsystem für sicherheitskritische Regelungen
US5841988A (en) * 1996-05-23 1998-11-24 Lsi Logic Corporation Interprocessor communications data transfer and error detection in a multiprocessing environment
US5862338A (en) * 1996-12-30 1999-01-19 Compaq Computer Corporation Polling system that determines the status of network ports and that stores values indicative thereof
US6076115A (en) * 1997-02-11 2000-06-13 Xaqti Corporation Media access control receiver and network management system
US5812881A (en) 1997-04-10 1998-09-22 International Business Machines Corporation Handshake minimizing serial to parallel bus interface in a data processing system
GB2326065B (en) * 1997-06-05 2002-05-29 Mentor Graphics Corp A scalable processor independent on-chip bus
US6011407A (en) * 1997-06-13 2000-01-04 Xilinx, Inc. Field programmable gate array with dedicated computer bus interface and method for configuring both
JPH11331209A (ja) * 1997-11-19 1999-11-30 Advantest Corp データ収集装置およびメモリコントローラ
DE19757195A1 (de) * 1997-12-22 1999-06-24 Philips Patentverwaltung Verfahren zum Übertragen eines asynchronen Datenstroms über einen synchronen Datenbus, sowie Schaltungsanordnung zur Durchführung des Verfahrens
US6163835A (en) * 1998-07-06 2000-12-19 Motorola, Inc. Method and apparatus for transferring data over a processor interface bus
US6928106B1 (en) * 1998-08-28 2005-08-09 Broadcom Corporation Phy control module for a multi-pair gigabit transceiver
US6434650B1 (en) * 1998-10-21 2002-08-13 Intel Corporation Apparatus and method for multiplexing bi-directional data onto a low pin count bus between a host CPU and co-processor
CA2280571A1 (en) * 1998-11-30 2000-05-30 Daimlerchrysler Corporation J1850 application specific integrated circuit (asic) and messaging technique
US6463494B1 (en) * 1998-12-30 2002-10-08 Intel Corporation Method and system for implementing control signals on a low pin count bus
US6389497B1 (en) * 1999-01-22 2002-05-14 Analog Devices, Inc. DRAM refresh monitoring and cycle accurate distributed bus arbitration in a multi-processing environment
US6434654B1 (en) * 1999-03-26 2002-08-13 Koninklijke Philips Electronics N.V. System bus with a variable width selectivity configurable at initialization
DE19917576A1 (de) * 1999-04-19 2000-10-26 Moeller Gmbh Datenübertragungseinrichtung
WO2002021290A1 (en) * 2000-09-06 2002-03-14 Koninklijke Philips Electronics N.V. Inter-processor communication system
JP2002108835A (ja) * 2000-09-29 2002-04-12 Mitsubishi Electric Corp 車載電子制御装置
US6823282B1 (en) * 2000-10-26 2004-11-23 Cypress Semiconductor Corporation Test architecture for microcontroller providing for a serial communication interface
KR100358180B1 (ko) * 2000-12-26 2002-10-25 주식회사 케이티 다단접속형 셀 버스 조정장치 및 방법
US6834318B2 (en) * 2001-02-16 2004-12-21 Agere Systems Inc. Bidirectional bus repeater for communications on a chip
EP1237090A1 (en) * 2001-02-28 2002-09-04 Alcatel Serial peripheral interface master device, a serial peripheral interface slave device and a serial peripheral interface
US6877079B2 (en) * 2001-03-06 2005-04-05 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
WO2004049159A2 (de) 2002-11-22 2004-06-10 Continental Teves Ag & Co. Ohg Einrichtung und verfahren zur analyse von eingebetteten systemen
US6874054B2 (en) * 2002-12-19 2005-03-29 Emulex Design & Manufacturing Corporation Direct memory access controller system with message-based programming
CN100420592C (zh) * 2003-02-21 2008-09-24 金泰克斯公司 自动汽车外部灯光控制系统
GB2399722A (en) * 2003-03-21 2004-09-22 Sony Uk Ltd Data communication synchronisation
KR20050117924A (ko) * 2004-06-11 2005-12-15 엘지전자 주식회사 프로세서간 통신 향상을 위한 구조 및 방법
US7793029B1 (en) * 2005-05-17 2010-09-07 Nvidia Corporation Translation device apparatus for configuring printed circuit board connectors
US7348803B2 (en) * 2005-06-24 2008-03-25 Integrated Electronic Solutions Pty. Ltd. Bi-directional bus buffer
EP1913478B1 (de) * 2005-08-11 2018-10-10 Continental Teves AG & Co. OHG Mikroprozessorsystem zur steuerung bzw. regelung von zumindest zum teil sicherheitskritischen prozessen
US8185680B2 (en) * 2006-02-06 2012-05-22 Standard Microsystems Corporation Method for changing ownership of a bus between master/slave devices
FI122301B (fi) * 2006-08-25 2011-11-30 Atomia Oy Piiri, menetelmä ja järjestely yksinkertaisen ja luotettavan hajautetun väyläarbitroinnin toteuttamiseksi
US7840734B2 (en) * 2006-12-21 2010-11-23 Hendon Semiconductors Pty Ltd. Simple bus buffer
US7974793B2 (en) * 2007-08-31 2011-07-05 Siemens Industry, Inc. Systems, and/or devices to control the synchronization of diagnostic cycles and data conversion for redundant I/O applications
US7685325B2 (en) * 2008-01-04 2010-03-23 International Business Machines Corporation Synchronous bus controller system
US8461879B1 (en) * 2012-05-28 2013-06-11 Active-Semi, Inc. Low latency inter-die trigger serial interface for ADC

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170033381A (ko) * 2014-08-29 2017-03-24 콘티넨탈 테베스 아게 운트 코. 오하게 안전-필수 자동차 시스템을 위한 마이크로컨트롤러 시스템 및 방법 및 그의 이용

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