CN103210384B - 用于在处理器模块之间传输数据的方法和电路装置 - Google Patents

Abstract

本发明涉及用于形成数字接口（102，121，122，123）的电路装置（5），该电路装置包括在连接微处理器系统时交换数据的数字数据总线（123），其中所述数据交换可双向有效。在数据传输时，所述电路装置作为总线主设备产生总线时钟速率，并且在数据接收时根据所接收的时钟信号作为总线从设备操作。该电路装置包括至少一个用于发送数据的FIFO存储器（101），和/或至少一个用于接收数据的FIFO存储器（104）。

Description

用于在处理器模块之间传输数据的方法和电路装置

技术领域

本发明涉及用于在处理器芯片之间的数据传输的方法和电路装置。

背景技术

对于各种各样的汽车功能，机动车辆使电子控制单元（ECU）得以广泛应用。在本文中，存在安全关键应用（例如制动）和非安全关键应用（例如诸如空调，座椅加热等的舒适功能）的控制单元（ECU）。出于安全原因，具有被不同地分类的安全要求（ASIL级别）的控制单元通常由分离的，单独的电子控制单元实现，所述电子控制单元本质上能够经由已知的数字车辆数据总线连接彼此通信。用于ECU通讯的已知车辆数据总线系统的例子是CAN和。

发明内容

本发明的目的特别是借助需要安装在车辆中的较少控制单元，减小机动车辆中的硬件参与。

本发明通过独立的机动车辆控制单元权利要求中定义的控制单元来实现该目的。

文件US5251304和US5812881公开了将本质上已知的多个并行复杂总线接口用于在集成微电子芯片（例如处理器芯片）之间的数据传输的实践。通常，提供这些总线接口用于地址，控制信号和数据的传输。这导致这些固有已知的复杂总线系统（完整的并行总线接口）对于在集成电子芯片之间的数据交换是相对昂贵的解决方案。

本发明涉及提供电子芯片接口的思想，所述接口比固有已知的接口更便宜并同样可以被更灵活地使用，并且特别地甚至是扩展和改进的。

根据一个实施例，提供包括灵活的，可重新配置的，并且相对简易设计和可靠的并行双向数字接口的电路装置。该接口允许在微控制器之间与到外围单元连接的总线系统相独立的通信。

根据一个实施例，根据本发明的接口扩展在WO2004/049159中描述的电子数据处理（EDP）接口的概念。该接口的专用功能是，用于保留经由总线传输的数据的缓存是FIFO（先进-先出）存储器。由此获得的效果特别是能够在双核（特别是多核）微处理器系统之间通信。

由此获得的优点特别是可能更容易并更便宜地将外部控制器功能并入电子控制单元中。通过举例的方式，两个具有不同安全级别的控制软件的微控制器可被合并入控制单元中，所述两个微控制器没有具有用于形成在此所述的数字并行接口的电路装置，所述两个微控制器经由所述数字并行接口直接彼此连接。该架构允许具有不同的安全级别应用的合并，而例如具有低安全级别的应用不会影响具有高安全级别的应用。特别是，具有较低安全级别的微控制器不直接访问具有高安全级别的微控制器的总线系统。

现在同样能够使用这点来实现复杂的OEM软件，其中与在用于安全关键应用的软件功能结合的控制单元中，由于存储器限制（和其他限制），所述复杂的OEM软件对于安全关键应用在常规多核微处理器中是不可实施的。然而，在这种情况下，在微控制器级别上仍然存在具有不同安全级别的软件分离，因此不使用高安全标准检测的OEM软件，例如一种制动软件，不会在错误的情况下干扰用于制动的软件。

根据一个实施例，本发明涉及用于形成数字接口的电路装置。根据本发明的接口随之也可称为IPL（“处理器间链接（Inter Processor Link）”）接口。当连接微处理器系统时，这包括交换数据的数字数据总线，其中该数据交换可双向（发送和接收，或读取和写入）发生，并且当发送数据时，所述电路装置作为总线主设备产生总线时钟，并且当接收数据时基于接收到的时钟信号作为总线从设备运行，所述电路装置包括至少一个用于发送数据的FIFO存储器，和/或至少一个用于接收数据的FIFO存储器。

根据一个实施例，在发送模式和接收模式之间可重新配置接口，其中基于在彼此通信的IPL的接口之间相互交换的控制信号而自动发生重新配置。因此，每个IPL接口可以具有至少一个二极控制信号端口，其中一极用作输入，而另一极用作输出，其中两极以交叉的方式连接到相对的接口。

所述电路装置优选地包含对于并行总线接口可配置的传输参数。

根据本发明，这些并行的完整总线接口也意味着被简化使得确保高数据吞吐量以及同时配置的更多灵活性。

取决于在芯片上的可用引脚，优选地可自定义总线的可用宽度。例如，4，8或16位的数据长度。

优选地可将传输速度与通信芯片的内部时钟频率相匹配。

优选地可自由选择移位操作的时钟信号的极性。

此外，优选地可根据如例如当接收器能够模拟计时时所需，屏蔽掉这个时钟信号。

配置优选地允许使用CRC（循环冗余校验）校验和保护所传输的数据。

将DMA模块理解为意为用于“直接存储器访问”的控制器，也就是说，在没有微处理器的协助下允许直接存储器存取的电路模块。在一个规定的配置中，芯片可以优选地通过控制信号为芯片启动DMA请求，从而其它芯片提供数据并允许从所述第一芯片读取数据。

根据本发明的微处理器系统优选是微控制器。

根据一个实施例，提供了用于在微处理器系统或微控制器之间的双向数据交换的电路装置。所述电路装置包括具有并行双向数据端口的并行双向数字接口，用于数据流量控制的至少二极控制信号端口和至少一个双向时钟信号端口。建立所述电路装置以将施加到控制信号端口的信号作为用于在发送模式和接收模式之间转换的基础，其中在输出模式中所述电路装置作为总线主设备产生总线时钟并将其输出到时钟信号端口上，并且在接收数据时作为总线从设备基于从时钟信号端口接收的时钟信号来运行。

根据一个实施例，所述并行双向数字接口没有地址线端口。

根据一个实施例，所述电路装置还具有总线接口，所述总线接口例如可以包括数据端口和地址端口。所述总线接口可被用于将所述电路装置连接到微处理器。因此，所述电路装置提供了到微处理器的总线系统的连接。

根据一个实施例，所述电路装置包括用于发送数据的FIFO存储器和用于接收数据的FIFO存储器。所述FIFO存储器用于缓冲存储数据。

根据一个实施例，所述电路装置包括冲突避免机制，其被设置为仅在用于来自相对侧的控制信号的控制信号端口上的检查后启动数据传输。所述冲突避免机制用于避免冲突，所述冲突可在彼此通信的两个接口同时准备发送时产生。特别是，根据一个实施例，这可通过对每个接口提供基于冲突的识别，在作出新的发送尝试之前等待为该接口事先规定的等待时间来完成。这使得可以确保在不同时间重复新的发送尝试并因此仅有两个接口中的一个活跃为总线主设备。

根据一个实施例，可以将所述电路装置变换到至少一个从设备发送模式，在所述模式下，基于从时钟信号端口接收的时钟信号的，所述电路装置作为总线从设备运行，并且基于来自相对接口的请求发送数据。从设备发送模式是用于没有专用从设备模式的接口的兼容模式。

根据一个实施例，提供了微处理器系统（微控制器）。微处理器系统包括至少一个具有总线系统的微处理器，具有IPL接口和总线接口的电路装置，所述总线接口连接到微处理器的总线系统，存储器和访问存储器的DMA模块，其中所述DMA模块可由所述电路装置独立于微处理器进行驱动。可将所述存储器和DMA模块连接至微处理器的总线系统。

因此，所述电路装置提供了用于独立于微处理器的总线系统的另外的微处理器的连接的并行双向接口。在各种情况下，不需要直接访问其它处理器的相应总线系统，所述微处理器就可以经由所述并行双向接口彼此连接。当耦合微处理器具有不同的安全级别时，这是特别有利的。

附图说明

进一步优选的实施方案在从属权利要求和参照附图的示例性实施例的如下描述中体现，其中：

图1a示出基于现有技术的并行总线接口的示意性描述，

图1b示出根据本发明的已简化的总线接口实例的示意性描述，

图2示出具有根据本发明的IPL接口的微控制器功能的高度示意性描述，

图3示出用于处理数据传输的IPL电路装置的示例性设计，

图4示出根据本发明的在两个IPL数据传输芯片之间的数据传输的时序图描述，

图5示出用于说明在发送期间的总线冲突的根据本发明的两个数据传输芯片之间的数据传输的时序图的进一步描述，

图6示出用于说明在发送期间处理总线冲突的根据本发明的两个数据传输芯片之间的数据传输的时序图的进一步描述，和

图7示出用于说明DMA（直接存储器存取）的启动的根据本发明的两个数据传输芯片之间的数据传输的时序图的进一步描述。

具体实施方式

在图1a（现有技术）中，微控制器（μC）1总是运行在主设备模式下，并因此确定在微控制器2中用于读写访问操作的地址。微控制器2总是运行在从设备模式下。地址线30单向地从主设备铺设到从设备。数据线20是双向的。主设备微控制器1发送控制信号10到从设备微控制器2，以用来规定数据信号的含义。从设备微控制器2发送响应信号11到微控制器1。对于同步数据传输，同步信号12也是必需的。

图1b示出根据本发明对于并行总线接口简化的设计范例，这也被称为数字双向并行接口或IPL接口。地址线30（图1a）是不存在的。每个微控制器（μC）1或2具有同样在图3中示出的四个引脚120至123。μC1的引脚121通过输出线50连接到μC2的引脚120。μC1的引脚120通过输入线51连接到μC2的引脚121。因此，在各情况下，控制线交叉地连接到其他μC。仅有三个控制信号是必需的：控制信号50和51，每个方向一个，以及发送总线时钟的同步信号52。

经由相应IPL接口在微控制器之间的传输限于经由数据线20传输的数据，除了在上述控制线上的信号和总线时钟。因此，不存在地址线。数据线20是并行数据线，例如4，8或16条数据线。在每一种情况下存在相应数量的引脚123。

每个微控制器1或2可以被配置为数据传输（双向数据交换）的主设备或从设备。对于大部分情况，微控制器自动改变到主设备或从设备模式。当微控制器1开始发送数据时，这迫使其它微控制器2自动转移到从模式，反之亦然。

转换可以如下发生，例如：最初，两个接口都处于静止状态（空闲），因为没有数据需要被传输。如果现在微控制器1提供数据用于传输，通过在引脚（端口）121上输出控制信号50，与所述微控制器相关联的所述IPL接口发出其已准备发送的信号，所述引脚121连接到微控制器2的IPL接口的引脚（端口）120。相应地，微控制器2的IPL接口改变到从设备模式，并等待由引脚122上的发送接口输出的总线时钟（同步信号52）。从而，微控制器2的IPL接口转变到从设备接收模式，并基于接收到的总线时钟运行。随着数据传输，两个IPL接口再次改变到静止状态。

此外，图1b示出，用于调试操作，经由上述连线可被连接到微处理器模块1或2的诊断模块60（图1b仅由虚线指示到微处理器系统2的IPL接口的连接）。

图2示意性地示出根据本发明具有IPL接口5的微控制器1的设计。所述IPL接口通过通常的总线系统连接到微处理器单元3，其中在所示的例子中，微处理器单元3包含基于核心冗余原则保护的两个处理器核心3A和3B。特别地，总线系统有数据线D和地址线A。除了存储区域6，例如ROM或RAM，微控制器另外包括例如可在存储器区域6的存储器和IPL模块5的存储器之间独立执行数据交换操作的DMA模块4。

图3中所示的电路装置是实际IPL接口5并且处理数据传输。IPL接口5设置在微控制器1或2中。对于发送路径和接收路径，FIFO存储器（在每一种情况下设置一个寄存器）101和104用于允许连续数据流。

IPL接口具有4个电气端口120至123，用于到另一个μC或到用于诊断的诊断设备的连接，例如电气端口123是具有4，8，16或32条线的并行数据端口。

所述端口如下进行分配：

120：“列表”-控制输入（控制信号输入）

121：“就绪”-控制输出（控制信号输出）

122：“时钟”-在两个方向上输出总线时钟

123：“数据”-并行数据总线

上述端口，特别是端口123，可以包括多个布线到外部芯片上的引脚。

在FIFO存储器101和104之间布置的FIFO控制器103用于确定和检查两个FIFO存储器的状态。因此，有可能确定FIFO存储器是满还是空的，以及它们是高于还是低于指定的填充阈值（“水印”，“溢出状态”）。FIFO控制器根据存储器状态，例如“传输数据”或“中止”，检索合适的动作。例如如果发送FIFO101（TX FIFO）正在用数据填充，如果IPL接口处于静止状态，即没有数据正在被发送或接收，则启动主设备发送模式。

FSM移位控制器105是状态机，其将通过虚线所示出的状态线作为用于带来动作，例如经由IRQ线的中断的基础。

100表示具有IPL寄存器的外围总线接口，所述IPL寄存器连接到微控制器1的外围总线（图2中的地址总线和数据总线）。

102表示用于在并行数据端口123上输出数据的32位IPL移位寄存器。

复用器106混合要采用校验和信息（CRC校验位）输出的数据。解复用器107基于接收从检查数据中移除有用的数据。检查数据在CRC逻辑108中处理，在CRC逻辑108中还执行错误检查。

此外，接口包括配置寄存器，其可用于以适当的方式配置该接口的属性（例如，数据端口123的宽度）。

图4中的时序图示出在主设备输出模式下的IPL（处理器间链接）电路装置和在从设备模式（数据接收）下的另一IPL电路装置之间的数据传输。当发送FIFO101已采用新数据填充时，启动主设备输出模式。图4中，还假设两个IPL接口都处于静止状态，即两个接口都没有在它的控制输出IPLRDY_1，IPLRDY_2上输出信号（高电平）。相应地，控制输入IPLLST_1和IPLLST_2处于低电平。应当指出的是，IPLRDY_1连接到IPLLST_2而IPLRDY_2连接到IPLLST_1。

如果一个IPL接口的发送FIFO101现在已经用数据填充，则所述IPL接口采用IPLRDY_1以输出由IPLLST_2接收的信号（高电平）。其结果是，第二IPL接口（在从设备输入模式中的IPL）改变到从设备接收模式，并将自身同步到同步信号，所述同步信号由第一IPL接口（在主设备输出模式下的IPL）输出。当已经发生数据传输时，两个IPL接口再次改变到静止状态，即两个控制输出IPLRDY_1和IPLRDY_2具有被施加到它们的低电平。

图5和图6示出基于一个实施例的冲突避免机制。当两个IPL接口通过在同一时间或以短暂连续在它们的控制输出IPLRDY_1和IPLRDY_2上输出控制信号（高电平）指示它们已经准备发送时，可能会发生冲突。图5示出对此的关键时间窗口。当该时间窗口已经过去，在各种情况下，其他IPL接口已经安全地改变为从设备模式。因此，只要一个IPL接口保持在主设备模式，就存在可用的无冲突时间窗口。在该“无冲突”时间窗口出现的冲突只能源于硬件错误。

图6示出微控制器2的IPL接口已指示它已准备好在微控制器1的IPL接口后不久发送，而无需微控制器2的IPL接口已经对微控制器1的IPL接口的准备发送状态做出反应。由于现在两个控制输入IPLLST_1和IPLLST_2每个均具有控制信号，所以两个IPL接口识别该冲突并阻止数据发送的进一步启动。对于给定的时间（等待时间_1，等待时间_2），两个IPL接口改变到静止状态。例如对于每个IPL接口，各自的等待时间是不同的并可事先以适当的方式规定。在本示例中，假定等待时间_1比等待时间_2更短，这意味着微控制器1的IPL接口离开静止状态，并通过比微控制器2的IPL接口更早地在控制输出IPLRDY_1上输出控制信号表明它准备再次发送。由于微控制器2的IPL接口仍处于静止状态，所以没有控制信号在IPLRDY_2上输出。结果避免了新的冲突。

图7中的时序图示出装置的信号配置，在所述装置中，图1中示出的EDP诊断模块60（通过增强数据端口进行调试）连接到具有IPL接口的微处理器系统2。所述IPL接口用于到EDP诊断模块60的连接。

在这种情况下，EDP诊断模块60处于主设备输入模式。连接到其上并且具有IPL接口的根据本发明的微处理器系统2处于从设备输出模式（从设备发送模式）。从设备发送模式是仅可以在主设备模式下操作的接口的兼容模式。这样的接口总是规定总线时钟，不论它们是否正在发送或接收。为此，通过软件使所述IPL接口进入到从设备发送模式。

时序图示出EDP诊断模块60如何产生启动DMA的请求。随着这一请求，在根据本发明的微控制器2中开始DMA转移，以用来为EDP诊断模块60提供所请求的数据。

应该注意的是，EDP接口设置EDPRDY（控制输出）为“低电平”，以表明它正在请求新的数据。相应地，IPL接口的IPLLST同样由高电平变为低电平，这导致DMA传输或如上所述正被启动的中断。IPL接口的发送FIFO101相应地用数据填充。通过软件规定将哪种数据加载到发送FIFO101中。当已经加载所有数据时，通过设置IPLRDY为高电平，所述IPL接口表明它已准备发送。

相应地，IPL接口也可以改变到从设备接收模式，以便从EDP接口接收数据。

此外，具有上述IPL接口μC的也自然可具有一个或多个其它的接口，例如CAN。

Claims (12)

1.一种电路装置(IPL)，用于形成数字接口(102，121，122，123)，该电路装置包括当连接微处理器系统时交换数据的数字数据总线(123)，其中该数据交换可以双向发生，并且当发送数据时，所述电路装置作为总线主设备产生总线时钟，以及当接收数据时，所述电路装置作为总线从设备基于接收到的时钟信号操作，其特征在于，所述电路装置包括至少一个用于发送数据的FIFO存储器(101)，和/或至少一个用于接收数据的FIFO存储器(104)。

2.如权利要求1所述的电路装置，其特征在于，所述电路装置被集成到微处理器模块(1，2)中，所述微处理器模块(1，2)包括微处理器(3)并且包括至少一个DMA模块(4)，其中所述DMA模块可以独立于所述微处理器的读写操作，读取和写入所述FIFO存储器(101，104)。

3.如权利要求2所述的电路装置，其特征在于，所述微处理器是多核处理器(3)，所述多核处理器(3)被设计为具有两个，三个，四个或多于四个核心并以时钟同步操作。

4.如权利要求2或3所述的电路装置，其特征在于，所述接口包括移位控制状态机(105)，所述移位控制状态机(105)控制在所述FIFO存储器(101，104)与所述数据总线之间的数据交换。

5.如权利要求2或3所述的电路装置，其特征在于，所述接口包括数据保护模块(108)，其中所述数据保护模块在发送时附加一个检查信息到数据上，并且在接收时使用链接到所述数据的接收到的检查信息检查接收到的数据用于校正并且在检查过程中将所述检查信息从所述数据中移除。

6.如权利要求2或3所述的电路装置，其特征在于，所述接口不包括地址线。

7.如权利要求2或3所述的电路装置，其特征在于，对于数据传输，所述接口经由多个并行数据线发送数据，其中所使用的数据线的数量是可配置的。

8.如权利要求2或3所述的电路装置，其特征在于，设置所述接口使得所述微处理器系统可经由所述接口连接到诊断模块(60)，从而允许调试操作。

9.一种机动车辆控制单元，具有用于安全关键应用的第一微处理器系统，其中所述机动车辆控制单元合并另外的微处理器系统，所述微处理器系统与所述第一微处理器系统通信并符合比所述第一微处理器系统更低的安全级别，其特征在于，所述第一微处理器系统经由如权利要求1至8中的一项所述的具有IPL接口的电路装置连接到所述另外的微处理器系统。

10.一种用于发送数据到微处理器系统(1)中和从微处理器系统(1)中发送出数据的方法，其特征在于，如权利要求1至8中的一项所述的具有IPL接口的电路装置具有与其交换的数据用于微处理器系统(1，2)的数据交换，并且所述IPL接口用于执行调试操作。

11.如权利要求10所述的方法，其中当所述IPL接口在控制信号输入上接收控制信号时，所述IPL接口转换到接收模式，其中所述IPL接口在时钟信号端口上接收总线时钟并基于该总线时钟操作。

12.如权利要求10或11所述的方法，其中所述的IPL接口通过输出控制信号并产生在所述时钟信号端口上输出的总线时钟，在发送模式下输出数据。