JP4737049B2 - 通信システム及び電子制御装置 - Google Patents

Description

本発明は、マスタ装置と複数のスレーブ装置とを備え、マスタ装置がその複数のスレーブ装置と通信を行うように構成された通信システム及び電子制御装置に関する。

従来より、車両を制御するための電子制御装置（以下、ＥＣＵと言う）としては、マスタ装置（例えばマイコン）が複数のスレーブ装置（例えばＩＣやＬＳＩ）と通信を行うものがある。

このようなＥＣＵとして、マスタ装置と複数のスレーブ装置との間に、マスタ装置からの信号により通信経路を切り換える切換回路を設けたものが知られている（例えば、特許文献１、２参照）。

例えば、特許文献１の装置では、マスタ装置としての第１のマイコンに、スレーブ装置として、第２のマイコンとアナログ／デジタル変換器とが、通信経路を切り換える切換回路を介してそれぞれ接続されている。

この装置では、第１のマイコンは、所定のプログラムに基づき動作し、切換回路への切換制御信号をアクティブレベル或いは非アクティブレベルにして切換回路を切り換えることで、第２のマイコン或いはアナログ／デジタル変換器と通信を行う。

ところで、このように、切換回路を通信経路の途中に設けることとすると、配線が複雑となり、ひいては装置の構成が大きくなってしまうとともに、コスト増大の要因ともなる。

そこで、所謂チップセレクト信号を用いて通信を行うものが考えられている（例えば、特許文献３参照）。
特許文献３では、マスタ装置としてのデータ転送装置と、スレーブ装置として複数のマイコンとがデータ通信のための共通の通信線で接続される。加えて、データ転送装置と各マイコンとは個別に、チップセレクト信号用の制御線（以下、ＣＳ線と言う）で接続されている。

データ通信装置は、何れかのチップセレクト信号をアクティブレベルにするとともに、アクティブレベルのチップセレクト信号が入力されたマイコンは、通信が許可されたと判断し、データ転送装置へのデータの送出を行う。

つまり、データ転送装置は、チップセレクト信号のアクティブレベル／非アクティブレベルを切り換えることで、データの衝突等を防止しつつ所望のマイコンと通信ができるようになる。

ところで、上述のような切換制御信号やチップセレクト信号の制御は、マスタ装置におけるソフト処理により実現される。
例えば、上記特許文献３では、データ転送装置には、各ＣＳ線に対応して、そのＣＳ線と接続するポート端子と、そのポート端子それぞれに対応するポートラッチとがあり、データ転送装置のＣＰＵは、所定のプログラムを実行してそのポートラッチにデータをラッ
チさせる。「１」がラッチされれば、そのポート端子のチップセレクト信号はアクティブレベルになり、逆に、「０」がラッチされれば非アクティブレベルになる。
特開平５−１３４９８２号公報 特開平４−２０３３４３号公報 特開平５−３０３５４５号公報

しかしながら、上述のような従来の技術では、通信対象の切り換えのためにマスタ装置がソフト処理を実行する分、マスタ装置の負荷の増大が問題となる。特に、通信クロックの周波数が高い、つまり通信速度が速い程、その問題は顕著である。高速に処理を実行する必要があるためである。

本発明は、こうした問題に鑑みなされたもので、マスタ装置が複数のスレーブ装置と通信を行うように構成された通信システム及び電子制御装置において、マスタ装置の負荷を低減させることを目的とする。

かかる問題を解決するためになされた請求項１に記載の通信システムは、マスタ装置と複数のスレーブ装置とが、データ通信のための共通の通信線と、そのマスタ装置と各スレーブ装置とを個別に接続する制御線（以下、ＣＳ線と言う）とで接続され、マスタ装置と、そのマスタ装置からＣＳ線を介して通信許可信号が入力された何れかのスレーブ装置とが、通信線を介してデータ通信を行うようになっている通信システムである。

そして、マスタ装置は、通信許可信号の出力先を複数のスレーブ装置の何れかに切り換える手段として、第１のカウンタと、第１の比較回路と、第２のカウンタと、第２の比較回路と、切換回路とを備えている。

第１のカウンタは、マスタ装置から通信中のスレーブ装置へ出力されるデータの数（以下、送信データ数と言う）をカウントする。そして、第１の比較回路は、第１のカウンタによりカウントされる送信データ数と、予め送信に関して記憶されたデータ数（以下、設定送信データ数と言う）とを比較し、両者が同一になると、第１の信号を出力する。

一方、第２のカウンタは、通信中のスレーブ装置からマスタ装置に入力されるデータの数（以下、受信データ数と言う）をカウントする。そして、第２の比較回路は、第２のカウンタによりカウントされる受信データ数と、予め受信に関して記憶されたデータ数（以下、設定受信データ数と言う）とを比較し、両者が同一になると、第２の信号を出力する。

そして、切換回路は、第１の比較回路及び第２の比較回路から第１の信号及び第２の信号の両方が出力されると、通信許可信号の出力先を、複数のスレーブ装置のうち、マスタ装置が次に通信すべきスレーブ装置に切り換えるようになっている。

このような請求項１の通信システムによれば、スレーブ装置のそれぞれについて、予め、送信すべき送信データ数、及び受信すべき受信データ数をマスタ装置に記憶しておくだけで、そのマスタ装置において、送信データ数分のデータが送信され、かつ受信データ数分のデータが受信された際、通信許可信号の出力先が次に通信すべきスレーブ装置にハード的に自動で切り換わる。これにより、マスタ装置は、通信許可信号の出力先を切り換えるためのソフト処理を実行しなくてもよくなり、マスタ装置の負荷（具体的には、例えばマスタ装置に設けられて該マスタ装置の動作を司るＣＰＵの負荷）が低減する。

また、マスタ装置の負荷をより低減させるためには、請求項２にように構成するとよい。
請求項２の通信システムは、請求項１の通信システムにおいて、マスタ装置は、複数のスレーブ装置のそれぞれに送信すべき送信データが記憶されるとともに、複数のスレーブ装置のそれぞれからの受信データを記憶するＲＡＭと、転送回路とを備えている。

転送回路は、通信対象のスレーブ装置へ送信すべき送信データを、ＲＡＭからマスタ装置が備えるデータ送信用の送信回路に転送するとともに、通信対象のスレーブ装置からの受信データを、マスタ装置が備えるデータ受信用の受信回路からＲＡＭに転送する。

つまり、請求項２の通信システムによれば、送信データがＲＡＭから送信回路にハード的に自動で転送されて、その送信回路を介して通信対象のスレーブ装置に送信されるようになる。また、通信対象のスレーブ装置からの受信データが、受信回路からＲＡＭにハード的に自動で転送されて、ＲＡＭに記憶されるようになる。このため、マスタ装置は、データ転送のソフト処理を実行しなくてもよくなり、マスタ装置の負荷が低減する。

ここで、送信データ及び受信データの転送効率を上げるためには、請求項３のように構成することが好ましい。
請求項３の通信システムは、請求項２の通信システムにおいて、転送回路は、ＤＭＡコントローラであるとともに、一度にＤＭＡ転送可能なデータビット長の異なるＤＭＡチャンネルを複数有している。そして、その複数のＤＭＡチャンネルのうち、今回通信するスレーブ装置が送受信する送信データ及び受信データのデータビット長に、一度にＤＭＡ転送可能なデータビット長が合ったＤＭＡチャンネルを用いて、送信データ及び受信データをＤＭＡ転送するようになっている。

このような請求項３の通信システムによれば、複数の送信データをそれぞれ一度にＤＭＡ転送することができ、また、複数の受信データをそれぞれ一度にＤＭＡ転送することができる。つまり、例えば個々の送信データ或いは受信データを分割してＤＭＡ転送しなくても良くなるため、転送効率を上げることができる。

また、ＤＭＡチャンネルを切り換えるためには、請求項４のように構成すれば良い。
請求項４の通信システムは、請求項３の通信システムにおいて、転送回路は、今回通信するスレーブ装置についての設定送信データ数分の送信データのＤＭＡ転送が完了すると、次に通信するスレーブ装置への送信データをＤＭＡ転送すべきＤＭＡチャンネルを起動し、今回通信するスレーブ装置についての設定受信データ数分の受信データのＤＭＡ転送が完了すると、次に通信するスレーブ装置からの受信データをＤＭＡ転送すべきＤＭＡチャンネルを起動するＤＭＡチャンネル起動手段を備えている。

このような請求項４の通信システムによれば、ＤＭＡチャンネル起動手段により、ハード的にＤＭＡチャンネルを切り換えることができ、このため、ＤＭＡチャンネルの切り換えをソフト処理で行わなくてもよくなって、マスタ装置の負荷を抑えることができる。また、次に使用すべきＤＭＡチャンネルが自動的に起動されるため、ＤＭＡ転送が確実に実行されるようになり、ひいてはマスタ装置とスレーブ装置とのデータ通信が確実に実行されるようになる。

次に、請求項５の通信システムは、請求項１〜４の通信システムにおいて、マスタ装置
は、設定送信データ数と設定受信データ数との双方又は一方を、複数のスレーブ装置のそれぞれに対応して記憶するデータ数記憶手段を備えていることを特徴としている。

このような請求項５の通信システムによれば、スレーブ装置毎に、送信すべき送信データ数及び受信すべき受信データ数の双方又は一方を異なる数にすることができるため、所望の通信を実現することができる。

次に、請求項６の通信システムは、請求項１〜５の通信システムにおいて、マスタ装置は、複数のスレーブ装置のそれぞれに対応して通信ビットレートを予め記憶するビットレート記憶手段を備え、該ビットレート記憶手段に記憶された通信ビットレートでデータを送受信するようになっていることを特徴としている。

このような請求項６の通信システムによれば、スレーブ装置毎に通信可能な通信ビットレートが異なっている場合でも、マスタ装置は、その各スレーブ装置と通信を行うことができるようになる。

また、ここで、送信時及び受信時で、異なる通信ビットレートで通信ができるようにすることが好ましい。そこで、請求項７の通信システムは、請求項６の通信システムにおいて、ビットレート記憶手段は、データ送信時の通信ビットレートと、データ受信時の通信ビットレートとをそれぞれ記憶していることを特徴としている。

このような請求項７の通信システムによれば、マスタ装置は、各スレーブ装置と、データの送信時とデータの受信時とで異なる通信ビットレートで通信ができるようになる。
次に、請求項８の通信システムは、請求項１〜７の通信システムにおいて、マスタ装置は、複数のスレーブ装置のそれぞれに対応してデータビット長を予め記憶するビット長記憶手段を備え、各スレーブ装置との間で、そのビット長記憶手段に記憶されたデータビット長でデータを送受信するようになっていることを特徴としている。

このような請求項８の通信システムによれば、スレーブ装置毎に通信可能なデータビット長が異なる場合でも、マスタ装置は、その各スレーブ装置と通信を行うことができるようになる。

また、ここで、送信時及び受信時で、異なるデータビット長で通信できるようにすることが好ましい。そこで、請求項９の通信システムは、請求項８の通信システムにおいて、ビット長記憶手段は、送信データのデータビット長と、受信データのデータビット長とをそれぞれ記憶していることを特徴としている。

このような請求項９の通信システムによれば、マスタ装置は、各スレーブ装置と、データの送信時とデータの受信時とで、異なるデータビット長のデータを送受信できるようになる。

次に、請求項１０の通信システムは、請求項１〜９の通信システムにおいて、マスタ装置は、送信データにエラーチェックコードを付与する際の条件（以下、チェックコード付与条件と言う）を複数のスレーブ装置のそれぞれに対応して記憶するとともに、その記憶されたチェックコード付与条件に従って、送信データにエラーチェックコードを挿入するチェックコード制御回路を備えていることを特徴としている。

このような請求項１０の通信システムによれば、チェックコード制御回路により、エラーチェックコードが、送信データに自動で付与されるようになる。このため、マスタ装置
は、エラーチェックコードを付与するためのソフト処理を実行しなくてもよくなり、マスタ装置の負荷が低減する。

そして、エラーチェックコードの付与は、具体的に、請求項１１のようにすることができる。
請求項１１の通信システムは、請求項１０の通信システムにおいて、チェックコード付与条件には、エラーチェックコードの挿入間隔の情報が含まれており、チェックコード制御回路は、第１のカウンタのカウント値がエラーチェックコードの挿入間隔の情報が表すデータ数と一致した際に、送信データにエラーチェックコードを挿入するようになっている。

このような請求項１１の通信システムによれば、所望のタイミングでエラーチェックコードを付与できるようになり、ひいては所望の通信が実現できる。
ところで、マスタ装置において、受信データについてエラーが検出された場合、エラーがどのスレーブ装置に対応するかが認識できることが好ましい。

そこで、請求項１２の通信システムは、請求項１０，１１の通信システムにおいて、マスタ装置が受信する受信データ（即ち、スレーブ装置がマスタ装置に送信する送信データ）にはエラーチェックコードが付与されており、マスタ装置は、そのエラーチェックコードを用いてエラーを検出した場合に、フラグがセットされるエラーレジスタを、複数のスレーブ装置のそれぞれに対応して備えていることを特徴としている。

尚、各スレーブ装置に、請求項１０，１１の構成を備えるようにすれば、スレーブ装置からマスタ装置への送信データ、つまり、マスタ装置における受信データに、エラーチェックコードが付与されるようにすることができる。

そして、マスタ装置は、エラーチェックコードを用いてエラーを検出した場合、そのエラーが検出された受信データの送信元のスレーブ装置に対応するエラーレジスタにフラグをセットする。このため、マスタ装置において、どのスレーブ装置からの受信データにエラーが生じたかが分かるようになる。よって、例えば、フェールセーフ処理等を有効に実行することができるようになる。

次に、請求項１３の通信システムは、請求項１〜１２の通信システムにおいて、マスタ装置は、第１のカウンタ及び第２のカウンタのカウント値をそれぞれ、当該マスタ装置が複数のスレーブ装置のそれぞれに通信許可信号を１回づつ出力する間積算するとともに、第１のカウンタについての積算値（以下、第１積算値と言う）が複数のスレーブ装置のそれぞれについての設定送信データ数の合計と一致した際、或いは第２のカウンタについての積算値が複数のスレーブ装置のそれぞれについての設定受信データ数の合計と一致した際の何れか遅いタイミングで、割込みを発生させる割込み制御回路を備えていることを特徴としている。

つまり、請求項１３の通信システムでは、マスタ装置が各スレーブ装置と一通り通信を実行し終えたタイミングで、割込みが発生するようになっている。これによれば、例えばスレーブ装置のそれぞれと通信が完了する毎に割込みが発生する場合と比較して、マスタ装置の負荷を低減させることができる。割込みに伴うソフト処理の実行（例えば、実行待ちタスクや高重要度タスクの実行）頻度が小さくなるためである。一方、各スレーブ装置との通信が一通り終了すれば、割込みが発生して実行待ちタスクや高重要度タスクが実行されるようになるため、所望の制御が実現されない、というような問題が生じないように
できる。

次に、請求項１４の通信システムは、請求項１〜１３の通信システムにおいて、マスタ装置と複数のスレーブ装置のそれぞれとは、シリアル通信を行うことを特徴としている。
例えばシリアル通信を行うような簡単な構成の通信システムにおいても、請求項１〜１３のような構成を備えることができ、このためマスタ装置の負荷を低減させることができるようになる。

一方、請求項１５の通信システムは、請求項１〜１３の通信システムにおいて、共通の通信線は、第１通信線と第２通信線とからなる差動２線式通信線であり、マスタ装置と複数のスレーブ装置のそれぞれとは、差動通信を行うことを特徴としている。

このように、差動通信を行う通信システムにおいても、請求項１〜１３のような構成を備えることができ、このため、高速の通信を実現しつつ、マスタ装置の負荷を低減させることができるようになる。

次に、請求項１６の通信システムは、請求項１〜１５の通信システムにおいて、マスタ装置は、クロックを出力するクロック回路を備え、マスタ装置及び複数のスレーブ装置のそれぞれは、クロックの立ち下がりタイミング及び立ち上がりタイミングの双方又は一方に同期して、受信データをラッチするラッチ回路を備えていることを特徴としている。

このように、クロック同期により通信を行う通信システムにおいても、請求項１〜１５の構成を備えるようにすることができ、上述したような効果を得ることができる。
一方、請求項１７の通信システムは、請求項１〜１５に記載の通信システムにおいて、マスタ装置及び複数のスレーブ装置のそれぞれは、通信対象へ出力するデータ信号の論理レベルが連続する場合、ハイ又はローの出力レベルが変化し、論理レベルが連続しない場合、出力レベルが変化しないストローブ信号を出力するストローブ信号出力回路と、データ信号とストローブ信号とが入力されるとともに、何れか一方がハイであればハイレベルの信号を出力し、双方がハイ又はローであればローレベルの信号を出力する排他的論理和回路と、排他的論理和回路から出力される信号の立ち下がりタイミング及び立ち上がりタイミングに同期して、受信データをラッチするラッチ回路とを備えていることを特徴としている。

つまり、請求項１７の通信システムは、いわゆるデータストローブ方式で通信を行うものであり、このような通信システムにおいても、請求項１〜１５の構成を備えるようにすることができる。このため、データストローブ方式の通信で得られる利点、例えばノイズの低減といったような利点を享受しつつ、上述したようなＣＰＵの負荷の低減という効果も得られる通信システムを提供することができる。

次に、請求項１８の発明は、車両の各部を制御するための電子制御装置であって、請求項１〜１７の何れか１項に記載の通信システムを内蔵したことを特徴とする電子制御装置である。

このような電子制御装置によれば、請求項１〜１７について述べたような効果を得ることができる。

以下に、本発明の実施形態を図面に基づき説明する。
［第１実施形態］
〈電子制御装置の構成〉
図１は、本発明が適用された電子制御装置（以下、ＥＣＵと記載する）の構成図である。

図１のＥＣＵ１は、車両を制御するためのものであり、コネクタ２と、マスタ装置としてのマイコン３と、スレーブ装置としての４つのＬＳＩ４とを備えている。
コネクタ２は、このＥＣＵ１と他の機器とを接続するためのインタフェースである。

マイコン３は、周知のＣＰＵ５，ＲＯＭ６，ＲＡＭ７等を備え、ＥＣＵ１の動作を制御する。
ＬＳＩ４は、各種機能を実現する回路であり、マイコン３と通信可能に接続され、マイコン３からデータを受け取ったり、マイコン３に所定の処理結果のデータを渡したりする。具体的に、マイコン３は、通信を制御する通信制御回路１０を備えるとともに、ＬＳＩ４はそれぞれ、通信制御回路１１を備え、その通信制御回路１０，１１を介して、マイコン３とＬＳＩ４とが通信を行う。尚、通信制御回路１０の詳細については後述する。また、以下において、４つのＬＳＩ４を区別する場合には、図１における上のＬＳＩ４から順に、ＬＳＩ（１）、ＬＳＩ（２）、ＬＳＩ（３）、ＬＳＩ（４）と記載する。
〈接続関係〉
次に、図２は、マイコン３とＬＳＩ４との接続関係を表す接続図である。尚、図２では、ＬＳＩ（３），（４）については、ＬＳＩ（１），（２）と同様であるため、記載を省略している。

図２に示すように、マイコン３とＬＳＩ４とは、マイコン３からＬＳＩ４へ出力される後述するストローブ信号（以下、マイコン３からＬＳＩ４へのストローブ信号を送信ストローブと記載する）用の制御線と、マイコン３からＬＳＩ４へデータを送信するための送信データ用の通信線と、ＬＳＩ４からマイコン３へ出力されるストローブ信号（以下、ＬＳＩ４からマイコン３へ出力されるストローブ信号を受信ストローブと記載する）用の制御線と、マイコン３がＬＳＩ４からデータを受信するための受信データ用の通信線とで接続される。これらの通信線及び制御線は、ＬＳＩ（１）〜（４）に共通のものであるとともに、２線式であり、マイコン３とＬＳＩ４とは、差動通信を行うようになっている。

加えて、マイコン３とＬＳＩ４とは、それぞれ、通信の許可或いは不許可を表すチップセレクト信号（以下、ＣＳ信号と記載する）用の個別の制御線で接続される。そして、本実施形態では、アクティブレベルとしてのローレベルのＣＳ信号が入力されたＬＳＩ４は、通信が許可されたと判断して、マイコン３にデータを送出するようになっている。
〈通信制御回路１０の構成、機能〉
ここで、通信制御回路１０の構成及び機能について図３〜図５を用いて説明する。

まず、図３は、通信制御回路１０の構成図である。図３に示すように、通信制御回路１０は、マイコン３の内部バスに接続する内部バスインタフェース１２、受信バッファレジスタ１４ａ，送信バッファレジスタ１４ｂ、受信用内部シフトレジスタ１６ａ、送信用内部シフトレジスタ１６ｂ、クロック生成回路１８、及び転送制御回路２０を中心に構成されている。

ここで、データの送受信に関して説明する。
まず、ＲＡＭ７には、ＬＳＩ４へ送信すべき送信データが記憶されており、その送信デ
ータは、内部バスインタフェース１２を介して送信バッファレジスタ１４ｂに転送される。尚、ここでは、後述するようにＤＭＡ転送されるようになっている。

送信バッファレジスタ１４ｂにＤＭＡ転送された送信データは、送信用内部シフトレジスタ１６ｂに送られ、さらに、その送信用内部シフトレジスタ１６ｂから、ドライバＢＴＤを介してＬＳＩ４に送信される。

次に、ＬＳＩ４からの受信データは、レシーバＢＲＤを介して受信用内部シフトレジスタ１６ａに入力される。そして、受信用内部シフトレジスタ１６ａに入力された受信データは、受信バッファレジスタ１４ａに送られ、その受信バッファレジスタ１４ａから、内部バスインタフェース１２を介して、マイコン３のＲＡＭ７に転送される。尚、ここでも、後述するようにＤＭＡ転送される。

また、ＬＳＩ４からの受信データは、クロック生成回路１８にも入力されるようになっている。そして、このクロック生成回路１８には、他に、レシーバＢＲＳを介して受信ストローブが入力されるようになっている。尚、ドライバＢＴＳは、送信ストローブ用であり、バッファｂ１〜ｂ４は、ＣＳ信号用である。

ここで、クロック生成回路１８の構成及び機能について、図４を用いて説明する。
まず、図４（ａ）は、クロック生成回路１８の構成及び信号の流れを表すブロック図である。図４（ａ）に示すように、クロック生成回路１８は、排他的論理和回路１８ａからなる。クロック生成回路１８、つまり排他的論理和回路１８ａには、前述のように、受信データ及び受信ストローブが入力される。尚、図４（ａ）において、送信側とはＬＳＩ４であり、受信側とはマイコン３である。

ここで、受信ストローブ、即ちストローブ信号は、図４（ｂ）の２段目に示すような信号である。
具体的に、ストローブ信号（図４（ｂ）の２段目）は、データ信号の論理レベルが連続する場合には、ハイ又はローの出力レベルが変化し、データ信号の論理レベルが連続しない場合には、ハイ又はローの出力レベルが変化しない、という信号である。

そして、クロック生成回路１８（排他的論理和回路１８ａ）では、データ信号（ＬＳＩ４からの受信データ）とストローブ信号（受信ストローブ）との何れか一方が論理「１」であればハイレベルとなり、双方が論理「１」又は論理「０」であれば、ローレベルとなる信号が生成される。

マイコン３では、クロック生成回路１８により生成されるそのクロックの立ち上がり及び立ち下がりタイミングで、ラッチ回路１９（図４（ａ））により、受信データがラッチされる。尚、このように、データ信号とストローブ信号とを用いて同期をとる方式は、データストローブ方式と言われる。

ここで、図３に戻り、転送制御回路２０は、ＣＳ制御回路２２と、ＤＭＡ制御回路２４と、割込み制御回路２６と、ＣＲＣ制御回路２８と、ボーレート制御回路３０とを備えている。

また、ＬＳＩ（１）〜（４）のそれぞれに送信すべき送信データ数ＳＮ１〜ＳＮ４を記憶するレジスタ３１〜３４、及びＬＳＩ（１）〜（４）のそれぞれから受信すべき受信データ数ＲＮ１〜ＲＮ４を記憶するレジスタ３５〜３８を備えている。このレジスタ３１〜
３８には、マイコン３が起動した際、ＣＰＵ５の処理により、送信データ数ＳＮ１〜ＳＮ４及び受信データ数ＲＮ１〜ＲＮ４が格納されるようになっている。

ＣＳ制御回路２２は、ＣＳ信号の出力先を、ＬＳＩ（１）〜（４）の何れかに切り換える回路である。ところで、本実施形態では、ＣＳ制御回路２２は、ＣＳ信号の出力先を、ＬＳＩ（１）→ＬＳＩ（４）の順で切り換えるようになっている。つまり、マイコン３は、ＬＳＩ（１）→ＬＳＩ（４）の順で、各ＬＳＩ４と通信を行うようになっている。

ＤＭＡ制御回路２４は、送信データ及び受信データのＤＭＡ転送を制御する回路である。
割込み制御回路２６は、所定のタイミングで割込みを発生させる回路である。

ＣＲＣ制御回路２８は、予め定められた条件に従ってエラーチェックコード（本実施形態では、ＣＲＣである）を送信データに付与したり、受信データのエラーを検出したりするための回路である。

ボーレート制御回路３０は、通信において、単位時間当たりの変復調の回数を制御する、言い換えると、所望の通信ビットレートで通信が行われるようにする回路である。
ここで、ＣＳ制御回路２２、及びＤＭＡ制御回路２４について、図５を用いて説明する。図５は、ＣＳ制御回路２２、ＤＭＡ制御回路２４、及びその周辺を表す構成図である。

まず、ＣＳ制御回路２２について説明する。図５に示すように、ＣＳ制御回路２２は、送信データカウンタ４４と、送信データ数ＳＮ１〜ＳＮ４が格納されるレジスタ４５と、受信データカウンタ５４と、受信データ数ＲＮ１〜ＲＮ４が格納されるレジスタ５５と、比較回路Ｃ１，Ｃ２と、論理積回路５０と、ＣＳ選択回路６０とを備えている。

送信データカウンタ４４は、送信データ数をカウントする。具体的に、送信用内部シフトレジスタ１６ｂが、入力された送信データを１ビットづつ送信回路（図３のドライバＢＴＤ）に出力する。さらに、送信用内部シフトレジスタ１６ｂは、データ数１つ分のビット数だけ送信データを出力すると、送信完了信号を送信データカウンタ４４に出力するようになっている。そして、送信データカウンタ４４は、その送信完了信号が入力されるとカウント動作して、これにより、送信データ数をカウントする。

受信データカウンタ５４は、受信データ数をカウントする。具体的に、受信用内部シフトレジスタ１６ａに、受信回路（図３のレシーバＢＲＤ）を介して受信データが１ビットづつ入力される。さらに、受信用内部シフトレジスタ１６ａにデータ数１つ分のビット数だけ受信データが入力されると、その受信用内部シフトレジスタ１６ａは、受信完了信号を受信データカウンタ５４に出力するようになっている。そして、受信データカウンタ５４は、その受信完了信号が入力されるとカウント動作して、これにより、受信データ数をカウントする。

比較回路Ｃ１は、送信データカウンタ４４のカウント値と、レジスタ４５の送信データ数とを比較し、一致すると、ハイレベルの信号を出力する。
比較回路Ｃ２は、受信データカウンタ５４のカウント値と、レジスタ５５の受信データ数とを比較し、一致すると、ハイレベルの信号を出力する。

比較回路Ｃ１，Ｃ２の出力信号は、それぞれ、論理積回路５０に入力される。論理積回
路５０は、比較回路Ｃ１，Ｃ２からの信号がともにハイレベルの場合のみ、ハイレベルの信号をＣＳ選択回路６０に出力する。

ＣＳ選択回路６０は、論理積回路５０からのハイレベルの信号が入力されると、内部の接続を切り換える。まず、マイコン３の電源がオフの状態の場合、ＣＳ選択回路６０では、ＣＳ信号用のＬＳＩ（１）〜（４）への制御線（以下、制御線ＣＳ１〜ＣＳ４と記載する）の何れも非接続の状態（グランドに接続されていない状態）である。そして、マイコン３により通信の開始を指令（マイコン３が図示しない通信開始レジスタへの書込みを実行）すると、ＣＳ選択回路６０は、まず、制御線ＣＳ１をグランドに接続する。

すると、制御線ＣＳ１の出力レベルはアクティブレベルとしてのローレベルになり、制御線ＣＳ１と接続するＬＳＩ（１）は、通信が許可されたと判断し、マイコン３とＬＳＩ（１）とが通信を行う。

その後、論理積回路５０からハイレベルの信号がＣＳ選択回路６０に入力されると、ＣＳ選択回路６０は、接続を切り換えて制御線ＣＳ２をグランドに接続し、その信号の出力レベルをアクティブレベルにする。

このようにして、ＣＳ選択回路６０は、ハイレベルの信号が入力される毎に、グランドとの接続を、制御線ＣＳ１→制御線ＣＳ２→制御線ＣＳ３→制御線ＣＳ４→非接続というように切り換える。これにより、ＬＳＩ（１）〜（４）へのＣＳ信号が順次アクティブレベルになり、マイコン３は、ＬＳＩ（１）〜（４）と順次通信を行うようになる。

次に、ＤＭＡ制御回路２４について説明する。
ＤＭＡ制御回路２４は、ＤＭＡ転送制御ブロック４１、５１を備えている。
ＤＭＡ転送制御ブロック４１は、送信データについてのものであり、送信データのＤＭＡ転送回数が格納されるレジスタ４１ａと、送信データのＤＭＡ転送回数をカウントするＤＭＡ転送カウンタ４１ｂとを備えている。また、ここで、ＤＭＡ転送制御ブロック４１は、１６ビットのデータを一度にＤＭＡ転送できるＤＭＡチャンネル（以下、ＤＭＡチャンネルＡと記載する）と、３２ビットのデータを一度にＤＭＡ転送できるＤＭＡチャンネル（以下、ＤＭＡチャンネルＢと記載する）とを有しており、そのＤＭＡチャンネル毎に、レジスタ４１ａ及びＤＭＡ転送カウンタ４１ｂを備えている。

ＤＭＡ転送制御ブロック５１は、受信データについてのものであり、１６ビットのデータを一度にＤＭＡ転送できるＤＭＡチャンネルＣと、３２ビットのデータを一度にＤＭＡ転送できるＤＭＡチャンネルＤとを有している。そして、そのＤＭＡチャンネル毎に、受信データのＤＭＡ転送回数が格納されるレジスタ５１ａと、受信データのＤＭＡ転送回数をカウントするＤＭＡ転送カウンタ５１ｂとを備えている。

さらに、図６及び図７を用いて説明する。
図６において、（ａ）、（ｂ）は、ＲＯＭ６に格納されるＤＭＡ転送に関する情報である。

図６（ａ）に示すように、通信対象のＬＳＩ（１）〜（４）のそれぞれに、データビット幅（長）及びデータ数が、送信及び受信のそれぞれについて対応付けられている。これは、送信可能なデータビット幅（長）、受信可能なデータビット幅（長）、送信すべき送信データ数、受信すべき受信データ数を表す。また、図面におけるＣＳｃｈ（ｃｈは、チ
ャンネルのことである）は、通信対象のＬＳＩ（１）〜（４）のそれぞれに対応する制御線（制御線ＣＳ１〜ＣＳ４の何れか）を表す。

また、図６（ｂ）に示すように、ＤＭＡチャンネルＡ〜Ｄのそれぞれに、ＣＳｃｈが対応付けられるとともに、ＲＡＭ７における送信データの読出開始位置或いは受信データの格納開始位置を表すＲＡＭアドレス設定の情報、及びＤＭＡ転送回数の情報が対応付けられている。

ここで、図７は、ＲＡＭ７における送信データ及び受信データの格納位置を表す図面である。尚、図７において、ＲＡＭ７の各アドレスには、３２ビットのデータが格納可能である。

図７に示すように、送信データについて、本例では、ＲＡＭ７のアドレス「ＦＦＦＦ００００Ｈ」から順に、ＬＳＩ（１）への１６ビットの送信データ４つ及びＬＳＩ（３）への１６ビットの送信データ３つ、つまり合わせて７つの１６ビット送信データが格納されている。また、アドレス「ＦＦＦＦ００１８Ｈ」から順に、ＬＳＩ（２）への３２ビットの送信データ２つ及びＬＳＩ（４）への３２ビットの送信データ２つ、つまり合わせて４つの３２ビット送信データが格納されている。

また、受信データについて、本例では、１６ビットの受信データはＲＡＭ７のアドレス「ＦＦＦＦ１０００Ｈ」から順に格納され、３２ビットの受信データはアドレス「ＦＦＦＦ１０１４Ｈ」から順に格納される。例えば、アドレス「ＦＦＦＦ１０００Ｈ」から順に、ＬＳＩ（１）からの１６ビットの受信データ２つ及びＬＳＩ（２）からの１６ビットの受信データ３つ、つまり合わせて５つの１６ビット受信データが格納されることとなる。また、アドレス「ＦＦＦＦ１０１４Ｈ」から順に、ＬＳＩ（３）からの３２ビットの受信データ３つ及びＬＳＩ（４）からの３２ビットの受信データ４つ、つまり合わせて７つの３２ビット受信データが格納されることとなる。

そして、図６（ｃ）に示すように、ＬＳＩ（１）との通信（制御線ＣＳ１のＣＳ信号がアクティブレベル）では、１６ビット送信用のＤＭＡチャンネルＡと１６ビット受信用のＤＭＡチャンネルＣとが起動される。

また、ＬＳＩ（１）との通信が終了すると、次に、ＬＳＩ（２）との通信で使用すべき３２ビット送信用のＤＭＡチャンネルＢと、１６ビット受信用のＤＭＡチャンネルＣが起動する。以下、ＬＳＩ（３）、（４）についても同様である。

次に、転送制御回路２０の動作について説明する。
マイコン３のＣＰＵ５が通信の開始を転送制御回路２０に指令すると、転送制御回路２０では、まず、最初の通信対象であるＬＳＩ（１）に送信すべき送信データ数ＳＮ１（図６（ａ）に示すように、本例では「４」）がレジスタ４５（図５参照）に格納されるとともに、ＬＳＩ（１）から受信すべき受信データ数ＲＮ１（本例では「２」）がレジスタ５５（図５参照）に格納される。

また、各ＤＭＡチャンネルＡ，Ｂのレジスタ４１ａ（図５参照）及びＤＭＡチャンネルＣ，Ｄのレジスタ５１ａ（図５参照）には、ＤＭＡ転送回数（図６（ｂ）参照）が格納される。

そして、送信に関して、ＤＭＡ転送制御ブロック４１（図５参照）がＲＯＭ６に記憶された図６（ａ）、（ｂ）の情報に基づき動作して、最初に起動すべきＤＭＡチャンネルＡ
が起動する。この場合、図６（ａ）によれば、送信データ数が「４」であるため、ＤＭＡ送信要求が４回発生して、４つの送信データ（図７において、アドレス「ＦＦＦＦ００００Ｈ」の先頭から４つ分）がＤＭＡ転送される。つまり、ＲＡＭ７から、その４つの送信データが、内部バスインタフェース１２を介して送信バッファレジスタ１４ｂにＤＭＡ転送される。

送信バッファレジスタ１４ｂは、ＤＭＡ転送された送信データを送信用内部シフトレジスタ１６ｂに転送し、転送が完了すると、転送完了信号をＤＭＡ転送カウンタ４１ｂに出力する。ＤＭＡ転送カウンタ４１ｂは、転送完了信号が入力されるとカウント動作する。これにより、ＤＭＡ転送の実行回数が認識される。

また、送信用内部シフトレジスタ１６ｂから、４つ分の送信データがＬＳＩ（１）に出力される、言い換えると、送信データカウンタ４４により「４」がカウントされると、比較回路Ｃ１からハイ信号が出力される。

一方、受信に関して、受信用内部シフトレジスタ１６ａに、ＬＳＩ（１）から２つ分の受信データが入力される、言い換えると、受信データカウンタ５４により「２」がカウントされると、比較回路Ｃ２からハイ信号が出力される。

また、ＤＭＡ転送制御ブロック５１（図５参照）が図６（ａ）、（ｂ）の情報に基づき動作して、最初に起動すべきＤＭＡチャンネルＣが起動する。そして、図６（ａ）によれば、受信データ数が「２」であるため、ＤＭＡチャンネルＣにおいてＤＭＡ受信要求が２回発生して、２つの受信データがＤＭＡ転送され、ＲＡＭ７に格納される（図７において、アドレス「ＦＦＦＦ１０００Ｈ」の先頭から２つ分）ようになる。

また、ここで、比較回路Ｃ１，Ｃ２の両方からハイ信号が出力されると、論理積回路５０からＣＳ選択回路６０にハイ信号が出力され、ＣＳ選択回路６０内部の接続が切り換わって、制御線ＣＳ２のＣＳ信号がアクティブレベルになる。つまり、マイコン３とＬＳＩ（２）とが通信を行うようになる。

また、この際、論理積回路５０から、レジスタ４５，５５のデータの格納を制御する図示しない制御回路にもハイ信号が出力される。その制御回路は、次に通信すべきＬＳＩ（２）についての送信データ数ＳＮ２をレジスタ４５に格納するとともに、受信データ数ＲＮ２をレジスタ５５に格納する。

一方、ＤＭＡチャンネルＡのＤＭＡ転送（４回）が完了すると、図６（ａ）、（ｂ）の情報に基づき、次に起動すべきＤＭＡチャンネルＢが起動し、ＤＭＡ送信要求が２回発生して２つの送信データ（図７において、アドレス「ＦＦＦＦ００１８Ｈ」の先頭から２つ分）がＤＭＡ転送される。また、図６（ａ）、（ｂ）の情報に基づき、ＤＭＡチャンネルＣで、続けて、３回のＤＭＡ受信要求が発生して３つの受信データがＤＭＡ転送され、ＲＡＭ７に格納される（図７において、アドレス「ＦＦＦＦ１０００Ｈ」の先頭から数えて３つ目〜５つ目）。

以下説明を省略するが、このようにして、マイコン３では、所定数の送信データがＲＡＭ７からＤＭＡ転送されるとともに、その送信データがＬＳＩ４に送信され、また、所定数の受信データがＬＳＩ４から受信されるとともに、その受信データがＲＡＭ７にＤＭＡ転送されるようになっている。かつ、通信対象が自動的に切り換わって、マイコン３は、ＬＳＩ（１）〜（４）と順次通信を行うようになっている。

尚、図６（ｃ）の下段に示すように、ＬＳＩ（１）〜（４）との通信が一通り終了する
と、マイコン３では、割込み制御回路２６（図３参照）が割込みを発生させる（図１０も参照）。

そして、次に、図８〜図１３、図１５、図１６は、本実施形態の作用（データ通信の態様）を表す図面であり、図１４は、ＣＰＵ５が実行する処理の一例である。尚、図１７は、従来のデータ通信の態様を表す図面である。以下、順に説明する。
〈データ通信の例〉
図８は、マイコン３とＬＳＩ（１）とのデータ通信を表すタイムチャートである。尚、マイコン３は、ＬＳＩ（２）〜（４）とも同じようにデータ通信を行う。

まず、マイコン３のＣＰＵ５の処理により、通信の開始が指令されると、ＣＳ選択回路６０（図５参照）の動作により、制御線ＣＳ１のＣＳ信号がアクティブレベルとしてのローレベルになる。そして、マイコン３は、ＬＳＩ（１）へ送信データを送信するとともに、ＬＳＩ（１）からマイコン３へ送信されるデータを受信する。

この例では、マイコン３からの送信データ数ＳＮ１及びＬＳＩ（１）からの受信データ数ＲＮ１はともに「６」である。そして、マイコン３からＬＳＩ（１）へデータ数６つ分の送信データが送信されるとともに、マイコン３にてデータ数６つ分だけＬＳＩ（１）からの受信データが受信され、送信完了時及び受信完了時の何れか遅いタイミングで、ＣＳ選択回路６０内部の接続が切り換わることとなり、この場合ＣＳ信号が非アクティブレベルとしてのハイレベルになって、マイコン３とＬＳＩ（１）との通信が終了する。

また、図９は、送信データ数と受信データ数とがそれぞれ異なる例のタイムチャートである。尚、図９も、マイコン３とＬＳＩ（１）とのデータ通信を表すものとする。
図９の上段は、送信データ数ＳＮ１が「５」、受信データ数ＲＮ１が「１０」の例である。また、図９の下段は、送信データ数ＳＮ１が「９」、受信データ数ＲＮ１が「４」の例である。

この例でも、前述のように、送信完了時及び受信完了時の何れか遅いタイミングで、ＣＳ信号が非アクティブレベルになって、マイコン３とＬＳＩ（１）との通信が終了することとなる。
〈割込み制御〉
次に、図１０は、割込み発生のタイミングを示すタイムチャートである。割込みは、前述の割込み制御回路２６（図３参照）が発生させる。

割込み制御回路２６は、送信データカウンタ４４（図５参照）のカウント値を読み出し、ＬＳＩ（１）〜ＬＳＩ（４）に送信される送信データ数の合計をカウントするとともに、受信データカウンタ５４（図５参照）のカウント値を読み出し、ＬＳＩ（１）〜ＬＳＩ（４）からの受信データ数の合計をカウントする。そして、カウントした送信データ数が、送信データ数ＳＮ１〜ＳＮ４の合計と一致し、かつ、カウントした受信データ数が、受信データ数ＲＮ１〜ＲＮ４の合計と一致すると、割込みを発生させる。

つまり、マイコン３がＬＳＩ（１）〜（４）と一通りデータ通信を行った際に、割込みが発生するようになっている。尚、割込みが発生すると、マイコン３のＣＰＵ５は、実行待ちのタスクや重要度の高いタスクを実行する。
〈通信速度制御〉
次に、図１１は、通信ビットレートが異なる例を表すタイムチャートである。尚、図１１は、マイコン３と、ＬＳＩ（１）、（２）とのデータ通信の例である。

ところで、通信可能な通信ビットレートは、ＬＳＩ４の種類や仕様等により異なる。
そこで、各ＬＳＩ４とのデータの送受信の際の通信ビットレートの情報を、予めマイコン３のＲＯＭ６（ＲＡＭ７でも良い）に記憶させておき、前述のボーレート制御回路３０（図３参照）がその情報を参照して、ＬＳＩ４毎に、及び送信時と受信時とで、それぞれの通信ビットレートで通信が行われるようにする。具体的に、ボーレート制御回路３０は、例えばクロック周波数を変化させる。

このような構成によれば、マイコン３は、図１１に示すように、例えばＬＳＩ（１）との間では、３２Ｍｂｐｓでデータを送信し、１６Ｍｂｐｓでデータを受信することができるようになる。また、ＬＳＩ（２）との間では、３２Ｍｂｐｓでデータを送信し、同じく３２Ｍｂｐｓでデータを受信することができるようになる。
〈エラーチェック制御〉
次に、図１２は、エラーチェックコード（本実施形態では、ＣＲＣ）が付与される例を表すタイムチャートである。尚、図１３は、マイコン３とＬＳＩ（１）とのデータ通信の例である。

マイコン３は、前述のように、ＣＲＣ制御回路２８（図３参照）を備えている。また、ＣＲＣ制御回路２８は、受信ＣＲＣ確認ブロック１７ａ及び送信ＣＲＣ生成ブロック１７ｂ（図５参照）を備えている。そして、受信ＣＲＣ確認ブロック１７ａは、ＣＲＣを用いて受信データのエラーを検出する。一方、送信ＣＲＣ生成ブロック１７ｂは、送信データに、所定の条件にしたがってＣＲＣを付与するようになっている。尚、ＬＳＩ４の通信制御回路１１も、ＣＲＣ制御回路２８と同じ機能を有しており、マイコン３への送信データに、ＣＲＣを付与するようになっている。

図１２に示すように、ＣＲＣを付与する際の付与条件を表す情報が予めマイコン３のＲＯＭ６（或いは、ＲＡＭ７でも良い）に記憶されるようになっており、送信ＣＲＣ生成ブロック１７ｂは、その記憶された付与条件に従って、送信データにＣＲＣを付与する。尚、本実施形態では、ＲＯＭ６には、ＬＳＩ（１）からマイコン３への送信データについての付与条件も記憶されている。つまり、ＲＯＭ６には、送信データと受信データのそれぞれについて、付与条件が記憶されている。

送信ＣＲＣ生成ブロック１７ｂは、付与条件に従い、送信データ数２つ（対象データ数＝２）毎にＣＲＣを付与して、あわせて３つのＣＲＣを付与（ＣＲＣ付与数＝３）する。この際、送信データカウンタ４４のカウント値を参照して、カウント値が２増加する毎（つまり、２つの送信データが送信される毎）に、ＣＲＣを送信用内部シフトレジスタ１６ｂに入力する。尚、ＣＲＣを付与する場合には、レジスタ４５（図５参照）には、送信データ数ＳＮ１〜ＳＮ４に、送信についてのＣＲＣ付与数をプラスした値が設定されることになる。具体的には、送信データ数ＳＮ１〜ＳＮ４と送信についてのＣＲＣ付与数とが図示しない加算回路により加算されるとともに、その加算値がレジスタ４５に入力されるようになっている。受信データについても同様である。つまり、レジスタ５５には、受信データ数ＲＮ１〜ＲＮ４に、受信についてのＣＲＣ付与数をプラスした値が設定されることになる。

また、ここで、送信用内部シフトレジスタ１６ｂにＣＲＣが入力されると、その入力されたＣＲＣが送信用内部シフトレジスタ１６ｂから出力されるまでは、送信バッファレジスタ１４ｂにＤＭＡ転送された送信データは、送信用内部シフトレジスタ１６ｂに出力されない。そして、送信バッファレジスタ１４ｂから送信データが出力されるまでは、ＲＡＭ７から次の送信データが送信バッファレジスタ１４ｂにＤＭＡ転送されなくなる。

つまり、送信ＣＲＣ生成ブロック１７ｂがＣＲＣを付与しても、結果的に送信データ数ＳＮ１〜ＳＮ４分の送信データが送信されるようになるとともに、ＣＲＣが出力された後、通信が停止することとなり、所望の通信が実現される。

また、ここで、マイコン３は、図１３（７段目〜１０段目）に示すように、エラーが検出された際にフラグがセットされるエラーレジスタを、ＬＳＩ４のそれぞれに対応して備えている。

図１３のように、例えばＬＳＩ（２）との通信中に受信ＣＲＣ確認ブロック１７ａによりエラーが検出されると、その受信ＣＲＣ確認ブロック１７ａにより、ＬＳＩ（２）についてのエラーレジスタにフラグがセットされる。

加えて、マイコン３のＣＰＵ５は、図１４に示す処理を、各ＬＳＩ４のそれぞれについて実行する。尚、ＣＰＵ５は、図１４の処理を、割込みが発生した際に実行する。
この処理では、まず、Ｓ１１０で、エラー履歴があるか否かを判定する。具体的に、エラーレジスタにフラグがセットされているか否かを判定する。エラー履歴があると判定すると、Ｓ１２０へ移行し、エラー発生回数をカウントする図示しないエラーカウンタを１だけインクリメントするとともに、エラーレジスタをリセットする。

次に、Ｓ１３０へ進み、エラーカウンタのカウント値が３であるか否かを判定する。カウント値が３であると判定すると、Ｓ１４０へ移行し、通信異常をダイアグ情報として所定のメモリに記憶するとともに、所定のフェールセーフ処理を実行する。一方、Ｓ１３０でカウント値が３でない（３未満）と判定すると、そのまま当該処理を終了する。

また、Ｓ１１０で、エラー履歴がないと判定すると、Ｓ１５０へ移行し、受信した受信データに基づき、各種制御を実行する。
次に、図１５は、ＥＣＵ１を用いた車両制御の一例を表す図である。この例では、車両のエンジンの８気筒分について、４つのＬＳＩ４が各気筒に設けられたセンサから検出されるデータ値のＡ／Ｄ変換を行う。図１５では、ＬＳＩ（１）がセンサ＃１，２を担当し、ＬＳＩ（２）がセンサ＃３，４を担当し、ＬＳＩ（３）がセンサ＃５，６を担当し、ＬＳＩ（４）がセンサ＃７，８を担当する。

図１５の例では、センサ＃１〜＃８それぞれから、０．５°ＣＡ毎（エンジンのクランク軸が０．５°回転する毎）にそのセンサ＃１〜＃８の電圧値が検出され、ＬＳＩ４は、その電圧値をＡ／Ｄ変換する。そして、９０°ＣＡ毎に、マイコン３は、各ＬＳＩ４と通信を行って、処理結果のデータ（Ａ／Ｄ変換値）を受け取る。

つまり、図１５の例では、マイコン３は、（１）〜（８）で示す期間（下から１段目参照）ＬＳＩ４と通信を行うこととなる。そして、例えば（２）の期間を詳細に表したのが、図１６である。

図１６に示すように、９０°ＣＡのタイミングで、通信が起動される（ＣＰＵ５が通信開始を指令する）。すると、まず、制御線ＣＳ１のＣＳ信号がアクティブレベルになって、マイコン３はＬＳＩ（１）と通信を行う。完了すると、続いて自動的に、制御線ＣＳ２のＣＳ信号がアクティブレベルになって、マイコン３はＬＳＩ（２）と通信を行う。以下、同様にして、マイコン３は、ＬＳＩ（３）及びＬＳＩ（４）と、それぞれ通信を行う。

マイコン３とＬＳＩ（１）〜（４）との通信が一通り終了すると、割込みが発生し、マ
イコン３はＬＳＩ４との通信を停止する（ＣＳ選択回路６０の接続状態が非接続状態となる）とともに、受信データに基づき、各種制御のための処理を実行する。例えば、失火判定等を行う。尚、この間（９０°ＣＡのタイミング以降の期間）も、ＬＳＩ４は、それぞれ、センサ＃１〜＃８から検出される電圧値のＡ／Ｄ変換を行う。

そして、次に、１８０°ＣＡのタイミングになると、再び通信が起動され、マイコン３とＬＳＩ４との通信が開始される。
つまり、各ＬＳＩ４は、マイコン３との前回のデータ通信が終了したタイミングから９０°ＣＡに相当する期間データを取得するとともに保持して、その保持していたデータを次のデータ通信でマイコン３に出力する。
〈従来例〉
ここで、参考として、従来のソフト制御を主に利用した通信の例について、図１７を用いて説明する。図１７の例では、まず、９０°ＣＡのタイミングで通信が起動されるとともにソフト処理でＬＳＩ（１）のＣＳ信号がアクティブレベルになり、マイコン３とＬＳＩ（１）とが通信を行う。完了すると、割込みが発生する。すると、マイコン３は、一旦ＬＳＩ４との通信を停止し、割込み処理を実行する。そして、再び通信が起動されるとともにソフト処理でＬＳＩ（２）のＣＳ信号がアクティブレベルに切り換えられると、次にマイコン３とＬＳＩ（２）とが通信を行う。以下、同様にして、マイコン３は、ＬＳＩ（３）及びＬＳＩ（４）と、それぞれ通信を行う。そして、マイコン３は、各ＬＳＩ４との通信が一通り終了すると、受信データに基づき、各種制御のための処理を実行する。

ところで、このような従来例のように、各ＬＳＩ４との通信が終了する毎にソフト処理でＣＳ信号を切り換えるようにすると、ＣＰＵ５の負荷が大きくなってしまう。また、切り換えのために時間がかかってしまう。しかも、ＣＳ信号の切り換え毎に割込みが発生すると、さらにＣＰＵ５の負荷が大きくなってしまう。

そうすると、規定期間内に制御のための処理が終了しない場合が生じる。例えば、図１７に示すように、各種制御のための処理が、次の通信の開始タイミング（１８０°ＣＡのタイミング）までに終わらないこととなる。尚、この場合、適切な制御が実現されないこととなってしまう。
〈本実施形態の効果〉
これに対し、本実施形態では、これまで説明したように、ＣＳ信号がハード構成により自動的に切り換わるとともに、マイコン３がＬＳＩ４と一通り通信を行ってから割込みが自動的に発生するように構成されている。このため、ＣＰＵ５の負荷が増大することがなく、また、図１６に示すように、マイコン３がＬＳＩ（１）〜（４）と連続で通信を行うことができるようになる。よって、例えば、図１６のように、各種制御のための処理が規定期間内に終了するようにすることができ、これにより適切な制御が実現されるようになる。

また、本実施形態では、送信データ数と受信データ数とが個別に記憶され、送信が完了した際、或いは受信が完了した際の何れか遅いタイミングで、ＣＳ信号が切り換わるようになっている。このため、マイコン３とＬＳＩ４との通信が確実に実現される。

また、ＤＭＡ制御回路２４により、送信データ及び受信データがＤＭＡ転送されるようになっているため、ＣＰＵ５の負荷の増大を抑えることができる。しかも、送信データ数及び受信データ数に合わせて、ＤＭＡ転送回数も予め記憶されており、このため、ＤＭＡ転送とデータの送受信とが間接的に連動して、データ通信がスムーズに行われるようになる。

また、本実施形態では、マイコン３は、通信可能な通信ビットレートやデータビット長がＬＳＩ４毎に異なる場合でも、各ＬＳＩ４と通信を行うことができるようになっている。つまり、マイコン３の汎用性が広いと言える。

また、マイコン３は、ハード構成（ＣＲＣ制御回路２８）により、送信データにＣＲＣを付与するようになっているため、これにより、ＣＰＵ５の負荷が増大することなく、データ通信の確実性が担保される。また、ＣＲＣが付与された受信データについてエラーが検出されると、エラーレジスタにフラグがセットされるようになっており、これにより、フェールセーフ処理等を有効に実施できるようになる。

また、本実施形態では、データ信号とストローブ信号とを用いて同期をとるデータストローブ方式を採用しており、これによれば、ノイズが低減するという効果や、データ信号とクロック信号との間に生じる時間のずれの調整が不要になるという効果も合わせて得られる。

尚、本実施形態において、送信データカウンタ４４が第１のカウンタに相当し、比較回路Ｃ１が第１の比較回路に相当し、受信データカウンタ５４が第２のカウンタに相当し、比較回路Ｃ２が第２の比較回路に相当し、論理積回路５０及びＣＳ選択回路６０が切換回路に相当し、ドライバＢＴＤが送信回路に相当し、レシーバＢＲＤが受信回路に相当し、ＤＭＡ制御回路２４が転送回路に相当し、ＣＲＣ制御回路２８がチェックコード制御回路に相当し、割込み制御回路２６が割込み制御回路に相当し、ラッチ回路１９がラッチ回路に相当し、図４（ｂ）に示すストローブ信号及びドライバＢＴＳがストローブ信号出力回路に相当し、ＤＭＡ転送制御ブロック４１，５１がＤＭＡチャンネル起動手段に相当し、ＲＯＭ６がデータ数記憶手段、ビットレート記憶手段、ビット長記憶手段に相当している。
［第２実施形態］
次に、第２実施形態について説明するが、第１実施形態と異なる点についてのみ説明する。

第２実施形態のＥＣＵ１は、第１実施形態のＥＣＵ１と比較して、マイコン３と４つのＬＳＩ４との通信方法が異なっている。図１８は、第２実施形態のＥＣＵ１におけるマイコン３とＬＳＩ４との接続関係を表す接続図である。

図１８に示すように、本第２実施形態では、第１実施形態と異なり、マイコン３からＬＳＩ４へ送信される送信データ用の通信線、及びマイコン３がＬＳＩ４から受信する受信データ用の通信線は、それぞれ１本であり、マイコン３とＬＳＩ４とは、シリアル通信を行うようになっている。また、ストローブ信号を出力しない点が異なっている。

そして、マイコン３は、図１９に示す構成を有している。
本第２実施形態のマイコン３は、第１実施形態と比較して、図１９に示すように、受信用内部シフトレジスタ１６ａ及び送信用内部シフトレジスタ１６ｂに代えて、送受信用内部シフトレジスタ４６を備えている点、クロック生成回路１８を備えていない点、送信データ数及び受信データ数を合わせた送受信データ数ｎ１〜ｎ４を記憶するレジスタ６１〜６４を備えている点が異なっている。また、ＣＳ制御回路２２の構成が異なっている。

ここで、本第２実施形態のＣＳ制御回路２２、及びその周辺の構成を、図２０に示す。
図２０に示すように、本第２実施形態のＣＳ制御回路２２は、第１実施形態と比較して、送信データカウンタ４４及び受信データカウンタ５４に代えて、送受信データカウンタ
４７を備えている点、送信データ数が格納されるレジスタ４５及び受信データ数が格納されるレジスタ５５に代えて、送受信データ数ｎ１〜ｎ４が格納されるレジスタ４８を備えている点、比較回路Ｃ１のみを備えている点、論理積回路５０を備えていない点が異なっている。

図１９において、送受信用内部シフトレジスタ４６の動作は、基本的に、受信用内部シフトレジスタ１６ａ及び送信用内部シフトレジスタ１６ｂと同じである。尚、送受信用内部シフトレジスタ４６は、受信データ及び送信データを同時に格納することはできないようになっている。

図２０において、送受信データカウンタ４７は、送信データ数及び受信データ数を合わせてカウントする。
具体的に、まず、送受信用内部シフトレジスタ４６は、送信バッファレジスタ１４ｂから入力された送信データを、１ビットづつ送信回路（バッファｂＴ：図１９参照）に出力する。さらに、送受信用内部シフトレジスタ４６は、データ数１つ分のビット数だけ送信データを出力すると、送信完了信号を送受信データカウンタ４７に出力する。また、送受信用内部シフトレジスタ４６には、受信回路（バッファｂＲ：図１９参照）を介して受信データが１ビットづつ入力される。さらに、送受信用内部シフトレジスタ４６にデータ数１つ分のビット数だけ受信データが入力されると、その送受信用内部シフトレジスタ４６は受信完了信号を送受信データカウンタ４７に出力する。

そして、送受信データカウンタ４７は、その送信完了信号及び受信完了信号が入力されるとカウント動作し、これにより、送信データ数及び受信データ数を合わせてカウントする。

レジスタ４８には、送受信データ数ｎ１〜ｎ４が、順次格納されるようになっている。尚、どのように格納されるかは、第１実施形態と同様である。
比較回路Ｃ１は、送受信データカウンタ４７のカウント値と、レジスタ４８に格納された送受信データ数とを比較し、一致すると、ハイレベルの信号をＣＳ選択回路６０に出力する。

つまり、本第２実施形態のＥＣＵ１によれば、通信線が１本の線からなる通信システムにおいて、第１実施形態について述べた効果と同じ効果を得ることができる。
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術範囲内において種々の形態をとることができる。

例えば、上記実施形態では、ＣＰＵ５は、図１４の処理を割込みが発生した際に実行するが、割込み発生時以外において実行するようにしてもよい。
また、上記第１実施形態において、データストローブ方式を用いないようにしてもよい。一方、上記第２実施形態において、データストローブ方式を用いるようにしてもよい。

また、マスタＥＣＵと複数のスレーブＥＣＵとからなる通信システム、つまり、ＥＣＵ同士が通信を行う通信システムにおいても、本発明を適用することができる。

発明が適用されたＥＣＵ１の構成図である。 マイコン３とＬＳＩ４との接続状態を表す接続図である。 通信制御回路１０及びその周辺の構成図である。 クロック生成回路１８を説明する図である。 ＣＳ制御回路２２及びその周辺の構成図である。 ＤＭＡ転送を説明する図である。 ＲＡＭ７におけるデータ格納位置を説明する図である。 本実施形態の作用を表すタイムチャートである（その１）。 本実施形態の作用を表すタイムチャートである（その２）。 ＣＳ自動切換、割込み発生を説明するタイムチャートである。 本実施形態の作用を表すタイムチャートである（ビットレート）。 本実施形態の作用を表すタイムチャートである（ＣＲＣ付与）。 エラー検出を説明する図である。 ＣＰＵ５がエラー検出に関して実行する処理のフローチャートである。 ＥＣＵ１の動作の具体例を説明する図である（その１）。 ＥＣＵ１の動作の具体例を説明する図である（その２）。 従来の動作の一例を説明する図である。 第２実施形態のマイコン３とＬＳＩ４との接続状態を表す接続図である。 第２実施形態の通信制御回路１０及びその周辺の構成図である。 第２実施形態のＣＳ制御回路２２及びその周辺の構成図である。

符号の説明

１…ＥＣＵ、２…コネクタ、３…マイコン、４…ＬＳＩ、１０…通信制御回路、１２…内部バスインタフェース、１４ａ…受信バッファレジスタ、１４ｂ…送信バッファレジスタ、１６ａ…受信用内部シフトレジスタ、１６ｂ…送信用内部シフトレジスタ、１７ａ…受信ＣＲＣ確認ブロック、１７ｂ…送信ＣＲＣ生成ブロック、１８…クロック生成回路、１８ａ…排他的論理和回路、１９…ラッチ回路、２０…転送制御回路、２２…ＣＳ制御回路、２４…ＤＭＡ制御回路、２６…割込み制御回路、２８…ＣＲＣ制御回路、３０…ボーレート制御回路、３１〜３８…レジスタ、４１…ＤＭＡ転送制御ブロック、４１ｂ…ＤＭＡ転送カウンタ、４４…送信データカウンタ、４６…送受信用内部シフトレジスタ、４７…送受信データカウンタ、５０…論理積回路、５１…ＤＭＡ転送制御ブロック、５１ｂ…ＤＭＡ転送カウンタ、５４…受信データカウンタ、６０…ＣＳ選択回路、６１〜６４…レジスタ、Ｃ１，Ｃ２…比較回路。

Claims (18)

1. マスタ装置と複数のスレーブ装置とが、データ通信のための共通の通信線と、そのマスタ装置と各スレーブ装置とを個別に接続する制御線（以下、ＣＳ線と言う）とで接続され、前記マスタ装置と、そのマスタ装置から前記ＣＳ線を介して通信許可信号が入力された何れかのスレーブ装置とが、前記通信線を介してデータ通信を行うように構成された通信システムにおいて、
   前記マスタ装置は、前記通信許可信号の出力先を前記複数のスレーブ装置の何れかに切り換える手段として、
   当該マスタ装置から通信中のスレーブ装置へ出力されるデータの数（以下、送信データ数と言う）をカウントする第１のカウンタと、
   前記第１のカウンタによりカウントされる送信データ数と、予め送信に関して記憶されたデータ数（以下、設定送信データ数と言う）とを比較し、両者が同一になると、第１の信号を出力する第１の比較回路と、
   前記通信中のスレーブ装置から当該マスタ装置に入力されるデータの数（以下、受信データ数と言う）をカウントする第２のカウンタと、
   前記第２のカウンタによりカウントされる受信データ数と、予め受信に関して記憶されたデータ数（以下、設定受信データ数と言う）とを比較し、両者が同一になると、第２の信号を出力する第２の比較回路と、
   前記第１の比較回路及び前記第２の比較回路から前記第１の信号及び前記第２の信号の両方が出力されると、前記通信許可信号の出力先を、前記複数のスレーブ装置のうち、当該マスタ装置が次に通信すべきスレーブ装置に切り換える切換回路とを備えていることを特徴とする通信システム。
2. 請求項１に記載の通信システムにおいて、
   前記マスタ装置は、
   前記複数のスレーブ装置のそれぞれに送信すべき送信データが記憶されるとともに、前記複数のスレーブ装置のそれぞれからの受信データを記憶するＲＡＭと、
   通信対象のスレーブ装置へ送信すべき送信データを、前記ＲＡＭから当該マスタ装置が備えるデータ送信用の送信回路に転送するとともに、通信対象のスレーブ装置からの受信データを、当該マスタ装置が備えるデータ受信用の受信回路から前記ＲＡＭに転送する転送回路とを備えていることを特徴とする通信システム。
3. 請求項２に記載の通信システムにおいて、
   前記転送回路は、ＤＭＡコントローラであるとともに、一度にＤＭＡ転送可能なデータビット長の異なるＤＭＡチャンネルを複数有し、その複数のＤＭＡチャンネルのうち、今回通信するスレーブ装置が送受信する送信データ及び受信データのデータビット長に、一度にＤＭＡ転送可能なデータビット長が合ったＤＭＡチャンネルを用いて、送信データ及び受信データをＤＭＡ転送するようになっていることを特徴とする通信システム。
4. 請求項３に記載の通信システムにおいて、
   前記転送回路は、
   今回通信するスレーブ装置についての前記設定送信データ数分の送信データのＤＭＡ転送が完了すると、次に通信するスレーブ装置への送信データをＤＭＡ転送すべきＤＭＡチャンネルを起動し、今回通信するスレーブ装置についての前記設定受信データ数分の受信データのＤＭＡ転送が完了すると、次に通信するスレーブ装置からの受信データをＤＭＡ転送すべきＤＭＡチャンネルを起動するＤＭＡチャンネル起動手段を備えていることを特徴とする通信システム。
5. 請求項１ないし請求項４の何れか１項に記載の通信システムにおいて、
   前記マスタ装置は、
   前記設定送信データ数と前記設定受信データ数との双方又は一方を、前記複数のスレーブ装置のそれぞれに対応して記憶するデータ数記憶手段を備えていることを特徴とする通信システム。
6. 請求項１ないし請求項５の何れか１項に記載の通信システムにおいて、
   前記マスタ装置は、
   前記複数のスレーブ装置のそれぞれに対応して通信ビットレートを予め記憶するビットレート記憶手段を備え、該ビットレート記憶手段に記憶された通信ビットレートでデータを送受信するようになっていることを特徴とする通信システム。
7. 請求項６に記載の通信システムにおいて、
   前記ビットレート記憶手段は、データ送信時の通信ビットレートと、データ受信時の通信ビットレートとをそれぞれ記憶していることを特徴とする通信システム。
8. 請求項１ないし請求項７の何れか１項に記載の通信システムにおいて、
   前記マスタ装置は、
   前記複数のスレーブ装置のそれぞれに対応してデータビット長を予め記憶するビット長記憶手段を備え、各スレーブ装置との間で、そのビット長記憶手段に記憶されたデータビット長でデータを送受信するようになっていることを特徴とする通信システム。
9. 請求項８に記載の通信システムにおいて、
   前記ビット長記憶手段は、送信データのデータビット長と、受信データのデータビット長とをそれぞれ記憶していることを特徴とする通信システム。
10. 請求項１ないし請求項９の何れか１項に記載の通信システムにおいて、
    前記マスタ装置は、
    送信データにエラーチェックコードを付与する際の条件（以下、チェックコード付与条件と言う）を前記複数のスレーブ装置のそれぞれに対応して記憶するとともに、その記憶されたチェックコード付与条件に従って、送信データにエラーチェックコードを挿入するチェックコード制御回路を備えていることを特徴とする通信システム。
11. 請求項１０に記載の通信システムにおいて、
    前記チェックコード付与条件には、エラーチェックコードの挿入間隔の情報が含まれており、前記チェックコード制御回路は、第１のカウンタのカウント値が前記エラーチェックコードの挿入間隔の情報が表すデータ数と一致した際に、送信データにエラーチェックコードを挿入するようになっていることを特徴とする通信システム。
12. 請求項１０又は請求項１１に記載の通信システムにおいて、
    前記受信データにはエラーチェックコードが付与されており、
    前記マスタ装置は、そのエラーチェックコードを用いてエラーを検出した場合に、フラグがセットされるエラーレジスタを、前記複数のスレーブ装置のそれぞれに対応して備えていることを特徴とする通信システム。
13. 請求項１ないし請求項１２の何れか１項に記載の通信システムにおいて、
    前記マスタ装置は、
    前記第１のカウンタ及び第２のカウンタのカウント値をそれぞれ、当該マスタ装置が前記複数のスレーブ装置のそれぞれに前記通信許可信号を１回づつ出力する間積算するとともに、第１のカウンタについての積算値（以下、第１積算値と言う）が前記複数のスレーブ装置のそれぞれについての前記設定送信データ数の合計と一致した際、或いは第２のカ
    ウンタについての積算値が前記複数のスレーブ装置のそれぞれについての前記設定受信データ数の合計と一致した際の何れか遅いタイミングで、割込みを発生させる割込み制御回路を備えていることを特徴とする通信システム。
14. 請求項１ないし請求項１３の何れか１項に記載の通信システムにおいて、
    前記マスタ装置と前記複数のスレーブ装置のそれぞれとは、シリアル通信を行うことを特徴とする通信システム。
15. 請求項１ないし請求項１３の何れか１項に記載の通信システムにおいて、
    前記共通の通信線は、第１通信線と第２通信線とからなる差動２線式通信線であり、前記マスタ装置と前記複数のスレーブ装置のそれぞれとは、差動通信を行うことを特徴とする通信システム。
16. 請求項１ないし請求項１５の何れか１項に記載の通信システムにおいて、
    前記マスタ装置は、クロックを出力するクロック回路を備え、
    前記マスタ装置及び前記複数のスレーブ装置のそれぞれは、前記クロックの立ち下がりタイミング及び立ち上がりタイミングの双方又は一方に同期して、受信データをラッチするラッチ回路を備えていることを特徴とする通信システム。
17. 請求項１ないし請求項１５の何れか１項に記載の通信システムにおいて、
    前記マスタ装置及び前記複数のスレーブ装置のそれぞれは、
    通信対象へ出力するデータ信号の論理レベルが連続する場合、ハイ又はローの出力レベルが変化し、前記論理レベルが連続しない場合、前記出力レベルが変化しないストローブ信号を出力するストローブ信号出力回路と、
    前記データ信号と前記ストローブ信号とが入力されるとともに、何れか一方がハイであればハイレベルの信号を出力し、双方がハイ又はローであればローレベルの信号を出力する排他的論理和回路と、
    前記排他的論理和回路から出力される信号の立ち下がりタイミング及び立ち上がりタイミングに同期して、受信データをラッチするラッチ回路とを備えていることを特徴とする通信システム。
18. 車両の各部を制御するための電子制御装置であって、
    請求項１ないし請求項１７の何れか１項に記載の通信システムを内蔵したことを特徴とする電子制御装置。

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