563026 A7 B7 五、發明説明（1) 發明背景 (請先閲讀背面之注意事項再填寫本頁) 本發明是關於積體電路裝置、電子機器及積體電路裝 置之配置方法。 近年來，連接個人電腦與周邊機器（廣義爲電子機器 )用之介面規格’以USB(Universal Serial Bus:通用串列 匯流排）爲所矚目。此USB具有可以以相同規格之連接器 連接習知上以個別規格的連接器連接的滑鼠和鍵盤和列表 機等之周邊機器，而且也能實現所謂隨插即用和熱插頭之 優點。 另一方面，此US B與相同作爲串列匯流排介面規格 而登場之IEEE 1 394相比，有傳送速度慢之問題。 經濟部智慧財產局員工消費合作社印製 因此，一面具有對於習知的US B 1.1之規格的下位互 換性，一面與US B 1.1相比，可以實現格外高速之 480Mbps ( HS模式）的資料傳送速度之USB2.0規格被策 劃著而受到囑目。另外，定義關於USB2.0之實體層電路 和邏輯層電路之一部份的介面規格之UTMI(USB2.0 Transceiver Macrocell Interface ·· USB2.0 無線電收發機宏 單元介面）也被策劃著。 且說，在此USB2.0中，在習知的USB1.1所定義的 FS(Full Speed :全速）模式之外，另外準備有被稱爲 HS (High Speed :高速）模式之傳送模式。在此HS模式中 ，以480Mbps進行資料傳送之故，與以12Mbps進行資料 傳送之FS模式相比，可以實現格外高速的資料傳送。因 此，如依據USB2.0，對要求高速的傳送速度之硬碟機和 本纸張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） -4- 563026 A7 B7 五、發明説明（2) 光碟機等之儲存機器，可以提供最適當之介面。 但是，在USB2.0中，需要比USB 1.1格外高速發送接 收小振幅之信號。因此，對處理此小振幅之信號的實體層 的電路要求高性能，在依據包含此實體層之電路的UTMI 之宏單元（兆單元，宏區塊）中，關於單元配置和配線， 期望以手工作業進行。 另一方面，在包含依據UTMI之宏單元的積體電路裝 置組裝入SIE(Se rial Interface Engine :串列介面引擎）和使 用者邏輯等之邏輯層的電路，此邏輯層之電路的構成和規 格是因應使用積體電路裝置之使用者而不同。因此，在包 含此種宏單元之積體電路裝置的設置和製造上，存在需要 一面維持實體層之電路的高性能，一面需要因應多樣的使 用者之期望的技術課題。 發明摘要 本發明是鑑於以上之技術課題而完成者，其目的在於 提供：一面維持實體層之電路的高性能，一面可以組裝入 種種構成之上層的電路的積體電路裝置、利用此之電子機 器及積體電路裝置之配置（layout)方法。 爲了解決上述課題，關於本發明之積體電路裝置是一 種包含複數的宏單元之積體電路裝置，包含：至少包含透 過匯流排進行資料傳送之所給予的介面規格的實體層的電 路之第1宏單元；及包含比前述實體層還上位層之電路的 第2宏單元，前述第1宏單元被配置爲使得前述第1宏單 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 -5- 563026 A7 B7 五、發明説明（3) 元的第1、第2邊交叉之部份的角落部份位於積體電路裝 置的角落部份。 (請先閲讀背面之注意事項再填寫本頁) 在本發明中，第1宏單元被配置爲使得包含實體層（ 例如，最下位層）之電路的第1宏單元的角落部份位於積 體電路裝置的角落部份（包含角落部份爲略微一致之情形 )。而且，例如在與第1宏單元不同之配置區域配置包含 比實體層還上位層之第2宏單元。如此配置，可以一面維 持第1宏單元包含之實體層之電路的高性能，一面可以將 種種構成之上位層電路當成第2宏單元組裝入積體電路裝 置。 又，也可以使第1宏單元包含上位層之電路的一部份 。另外，也可以使積體電路裝置包含第1、第2宏單元以 外的宏單元。 經濟部智慧財產局員工消費合作社印製 另外，在本發明中，也可以在沿著前述第1宏單元的 前述第1邊而配置之第1 I/O區域配置被連接在前述所給 予之介面規格的匯流排的資料端子，在沿著前述第1宏單 元的前述第2邊而配置之第2 I/O區域至少配置產生透過 前述資料端子之資料傳送用的時脈之電路的電源端子、以 及時脈端子之至少其中一者。 如此一來，可以利用由第2邊朝向第4邊所輸入之時 脈以取樣由第1邊朝向第3邊流動之資料，可以實現沒有 浪費之合理的資料傳送。 另外，在本發明中，也可以在沿著面對前述第1宏單 元的前述第1邊的第3邊或者面對前述第2邊之第4邊的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 563026 A7 B7 五、發明説明（4) 至少一方’設置在前述第1、第2宏單元間交換信號用之 介面區域。 (請先閲讀背面之注意事項再填寫本頁} 如此一來，例如，可以使將在第1、第2宏單元間交 換信號之延遲和交接定時控制在適當的範圍變得容易。 又’也可以使介面區域包含將第1宏單元來之信號傳 達給第2宏單元用之緩衝器，和將由第2宏單元來之信號 傳達給第1宏單元用之緩衝器等。 經濟部智慧財產局員工消費合作社印製 另外，在本發明中，前述第1宏單元可以包含：被連 接在連接於前述所給予之介面規格的匯流排之資料端子， 透過前述資料端子，接收資料之接收電路；及產生所給予 之頻率的時脈之時脈產生電路；及依據由前述時脈產生電 路所產生之時脈，產生透過前述資料端子被傳送之資料的 取樣時脈之取樣時脈產生電路，在設由前述第1宏單元之 前述第1邊朝向面對之第3邊之方向爲第1方向之情形， 在沿著前述第1邊而配置之第1 I/O區域的前述第1方向 側配置前述接收電路，在設由前述第1宏單元之前述第2 邊朝向面對之第4邊之方向爲第2方向之情形，在沿著前 述第2邊而配置之第2 I/O區域的前述第2方向側配置前 述時脈產生電路，在前述接收電路之前述第1方向側而爲 前述時脈產生電路的前述第2方向側配置前述取樣時脈產 生電路。 如此一來，可以使接收電路與取樣時脈產生電路之間 的距離和時脈產生電路與取樣時脈產生電路之間的距離變 短，能夠減輕配線的寄生電容和寄生電阻對電路動作產生 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -7- 563026 A7 B7 五、發明説明（5) 之不好影響。 (請先閱讀背面之注意事項再填寫本頁) 又，也可以將取樣時脈產生電路在第1方向中鄰接接 收電路，在第2方向中鄰接時脈產生電路而配置。 另外，在本發明中，前述時脈產生電路產生頻率相同 ，但是相位相互不同之第1〜第N之時脈，前述取樣時 脈產生電路可以包含：檢測在被產生之第1〜第N之時 脈的邊緣之中的其一的邊緣間有資料之邊緣的邊緣檢測電 路；及依據在前述邊緣檢測電路之邊緣檢測資訊，由前述 第1〜第N之時脈中選擇其一之時脈，將選擇之時脈當 成前述取樣時脈輸出之時脈選擇電路。 如依據本發明，會檢測出在多相的第1〜第N之時 脈的邊緣中的其一的邊緣間有資料之邊緣。例如，會檢測 出資料之邊緣在第1、第2時脈之邊緣間、在第2、第3 時脈之邊緣間等。而且，依據所獲得之邊緣檢測資訊（顯 示在哪個時脈之邊緣兼有資料之邊緣之資訊），由第1〜 第N之時脈中，其一之時脈被選擇，該時脈被當成取樣 時脈而輸出。 經濟部智慧財產局員工消費合作社印製 如此依據本發明，以依據邊緣檢測資訊，由第1〜第 N之時脈中選擇時脈之簡單的構成，可以產生資料之取樣 時脈。因此，即使是與高速時脈同步而被輸入之資料，也 能夠以小規模之電路構造產生取樣該資料用之適當的取樣 時脈。 另外，在本發明中，也可以在前述第2 I/O區域配置 對前述時脈產生電路供給電源之第1電源端子與對前述取 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8- 563026 A7 ___ _B7 五、發明説明（6) (請先閲讀背面之注意事項再填寫本頁) 樣時脈產生電路供給電源之第2電源端子，前述時脈產生 電路在前述第2方向中，鄰接前述第1電源端子而配置， 一端連接在前述第2電源端子的高電位側的電源端子，另 一端連接在低電位側之電源端子的電容元件之區域在前述 第2方向中，鄰接在前述第2電源端子而配置。 如此一來，因可以縮短第1電源端子與時脈產生電路 之間的電源配線之長度故，能夠將電源的壓降抑制在最小 限度。 另外’可以在接近第1電源端子之地方有效地穩定第 1電源端子的電源電壓變動，可以保證取樣時脈產生電路 等之電路的穩定動作。 經濟部智慈財產局員工消費合作社印製 另外，在本發明中，前述第1宏單元可以包含：被連 接在連接於前述所給予之介面規格的匯流排之資料端子， 透過前述資料端子接收資料之接收電路；及被連接在前述 資料端子，可以檢測透過前述資料端子所接收之資料是否 有效之檢測電路，在設由前述第1宏單元的前述第2邊朝 向面對之第4邊的方向爲第2方向之情形，前述接收電路 與前述檢測電路在前述第2方向中，爲被鄰接配置。 如此一來，可以有效防止錯誤接收之資料被傳達於後 段電路等之不當狀況，能夠實現穩定的電路動作。 另外，在本發明中，前述第1宏單元包含：被連接在 連接於前述所給予之介面規格的匯流排之資料端子，透過 前述資料端子接收資料之接收電路；及被連接在前述資料 端子，可以透過前述資料端子發送資料之發送電路，在設 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -9- 563026 A7 B7 五、發明説明（7) 由前述第1宏單元的前述第2邊朝向面對之第4邊的方向 爲第2方向之情形，前述發送電路可以配置在前述接收電 路的前述第2方向側。 如此一來，例如，可以縮短被使用在接收資料的取樣 之時脈的路徑等，另一方面，可以防止該時脈路徑與發送 資料之路徑重疊等之事態。 另外，在本發明中，前述第1宏單元包含：被連接在 連接於前述所給予之介面規格的匯流排之資料端子，透過 前述資料端子接收資料之接收電路；及被連接在前述資料 端子，可以透過前述資料端子發送資料之發送電路，在設 由前述第1宏單元的前述第1邊朝向面對之第3邊的方向 爲第1方向之情形，前述發送電路與前述資料端子可以在 前述第1方向中被鄰接配置。 如此一來，可以縮短發送電路與資料端子之距離，能 夠將寄生在資料端子的配線路徑之電阻、電容、電感對電 路動作所造成之不好影響等抑制在最小限度。 另外，在本發明中，前述第1宏單元可以是配線及電 路單元配置被固定化之宏單元，前述第2宏單元可以是配 線及電路單元配置被自動配置配線之宏單元。 如此一來，可以一面維持第1宏單元包含之實體層的 高性能，一面利用自動配置配線，將種種構成之電路當成 第2宏單兀組裝在積體電路裝置。 另外，在本發明中，前述所給予之介面規格也可以爲 USBOJniversal Serial Bus :通用串列匯流排）規格。 本紙張尺度適用中國國家標準（CNS ) A4規格（2l〇X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝· 經濟部智慧財產局員工消費合作社印製 -10- 563026 A7 _____B7_ 五、發明説明（8) 在此情形，所給予之介面規格可以使用USB2.0規格 和進一步發展USB2.0規格之規格。 另外，本發明是關於包含：上述任一種之積體電路裝 置；及進行透過前述積體電路裝置以及前述匯流排所傳送 之資料的輸出處理或者取入處理或者記憶處理之裝置之電 子機器。 如此一來，因可以將包含高性能之實體層的電路的積 體電路裝置組裝入電子機器故，可以提升電子機器之性能 。另一方面，藉由改變第2宏單元之電路構成，可以將種 種之電路構造的積體電路裝置組裝入電子機器，可以因應 多樣的使用者的期望。 實施例之詳細說明 以下，利用圖面詳細說明本發明之實施形態。 又，在以下說明之本實施形態並非限定專利申請範圍 所記載之本發明的內容者。另外，在本實施形態所說明之 構成的全部不一定是本發明之解決手段所必須者。 1 .電路構成 如第1圖所示般地，本實施形態之積體電路裝置（資 料傳送控制裝置）是包含宏單元MCI(第1宏單元）與宏單 元MC2(第2宏單元）。又，這些宏單元MCI、MC2 (兆單 元、宏區塊）是具有邏輯機能之中規模或者大規模之電路 的單位。另外，本實施形態之積體電路裝置也可以包含3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝丨- (請先閲讀背面之注意事項再填寫本頁) ip. 訂 經濟部智慧財產局員工消費合作杜印製 -11 - 563026 A7 B7 ----- -----^ 五、發明説明（9) 個以上之宏單元。 在第1圖中，MC1是至少包含透過匯流排（例如，串 列匯流排）以進行資料傳送之介面規格（例如，USB或考 IEEE 1 3 94等）之實體層的電路之宏單元。如以USB2.〇(或 者發展USB2.0之規格）爲例，MCI可以使用依據 UTMI(USB2.0 Transceiver Macrocell Interface)之規格的無 線電收發機宏單元。在此情形，MCI包含實體層電路、 以及邏輯層電路之一部份。 另一方面，MC2是包含比實體層還上位層（邏輯層 、通訊協定層或者應用層等）之電路的宏單元。如以 USB2.0 爲例，MC2 爲包含 SIE(Serial Interface Engine :串 列介面引擎）和使用者邏輯（裝置固有之電路）等之邏輯 層電路（MC 1包含之邏輯層電路之其它的部份）。 又，在第1圖中，MCI也可以利用只包含實體層之 電路的宏單元。另外，MC2只要是至少包含比實體層還 上位之層的電路即可。 第2圖是顯示宏單元MCI之電路構成之一例。 宏單元MCI(第1宏單元）包含：資料處理電路10、時 脈控制電路12、時脈產生電路14、HS(High Speed :高速） 電路20、FS(Full Speed ··全速）電路30。這些電路爲邏輯 層電路。另外，MCI包含實體層電路之類比前端電路40 (發送接收電路）。又，宏單元MCI不需要包含第2圖 所示之電路方塊的全部，也可以省略那些的一部份。 資料處理電路1 0 (廣義爲進行資料傳送用之所給予 I紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -12- (請先閱讀背面之注意事項再填寫本頁，> •楚· -訂- 經濟部智慧財產局員工消費合作社印製 563026 A7 _B7_ 五、發明説明（10) (請先閲讀背面之注意事項再填寫本頁) 的電路）進行依據USB2.0之資料傳送用的種種之處理。 更具體爲：在發送時，進行在發送資料附加 SYNC(SYNChronization ：同步）、S〇P( St art 〇f Packet :封 包開始）、EOP(End Of Packet ··封包結束）之處理，和位元 塡補（bit stuffing )處理等。另一方面，在接收時，進行 檢測、削除接收資料之SYNC、S〇P、E0P之處理，和去 除位元塡補處理等。進而，資料處理電路1 0也進行產生 控制資料的發送接收用之各種的定時信號之處理。 又，接收資料由資料處理電路1 0而被輸出於後段的 電路之SIE(Serial Interface Engine)，發送資料由SIE被輸 入資料處理電路10。而且，此SIE包含：辨識USB封包 ID和位址用之SIE控制邏輯；及進行端點號碼之辨識和 FIFO控制等之端點處理用之端點邏輯。 時脈控制電路1 2接受由SIE來之各種的控制信號， 進行控制時脈產生電路14之處理等。 經濟部智慧財產局員工消費合作社印製 時脈產生電路14是產生在裝置內部使用之480MHz 之時脈，和在裝置內部及SIE使用之60MHz之時脈的電 路，包含〇SC、PLL480M、PLL60M。 此處，0SC (振盪電路）例如藉由與外部振動元之組 合以產生基本時脈。 PLL480M是依據在0SC(振盪電路）所產生之基本時脈 以產生在HS(High Speed)模式所必要之480MHz之時脈， 與在FS(Full Speed)模式、裝置內部及SIE所必要之 6 0MHz 之時脈之 PLL(Phase Locked Loop :鎖相迴路）。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 563026 A7 B7 五、發明説明（11) (請先閱讀背面之注意事項再填寫本頁) PLL60M是依據在OSC(振盪電路）所產生之基本時脈 以產生在FS模式、裝置內部及SIE所必要之60MHz之時 脈。 HS電路20是進行在資料傳送速度成爲480Mbps之 HS模式的資料的發送接收用之邏輯電路，FS電路30是 進行在資料傳送速度成爲12Mbps之FS模式的資料的發 送接收用之邏輯電路。 HS電路20包含：取樣時脈產生電路22 ( HSDLL， High Speed Delay Line PLL :高速延遲線 PLL )、彈性緩 衝器（Elasticity buffer) 24。 此處，取樣時脈產生電路24依據由時脈產生電路1 4 所產生之時脈與接收資料，產生接收資料之取樣時脈。 另外，彈性緩衝器24是吸收裝置內部與外部裝置（被 連接在匯流排之外部裝置）之時脈頻率差（時脈漂移）等 用之電路。 經濟部智慧財產局員工消費合作社印製 類比前端電路40 (發送接收電路）是包含進行在FS 和HS模式之發送接收用之驅動器和接收器之類比電路。 在USB中，藉由使用資料端子DP(Data + )及DM(Data-)之 差動信號以發送接收資料。 在USB2.0中，HS模式（廣義爲第1模式）與FS模 式（廣義爲第2模式）是被定義爲傳送模式。HS模式爲 依據USB2.0而新被定義之傳送模式。FS模式爲在習知的 USB1.1中已經被定義之傳送模式。 因此’在本實施形態之積體電路裝置中，類比前端電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 563026 A7 B7 五、發明説明（1会 -裝-- (請先閲讀背面之注意事項再填寫本頁) 路40包含：進行在HS模式之發送接收用之HS模式用驅 動器及接收器；與在FS模式進行發送接收用之FS模式 用驅動器及接收器。 更具體爲：類比前端電路40包含：FS驅動器42、FS 差動接收器44、單端DP接收器46、單端DM接收器48 、HS電流驅動器50 (發送電路）、低速用噪聲抑制（ Squelch)電路52 (檢測電路）、高送用噪聲抑制電路54 (檢測電路）、HS差動接收器56 (接收電路）。 FS驅動器42在FS模式中，利用資料端子DP、DM 差動輸出由FS第路30來之FS_Dpout以及FS_DMout所 形成之差動信號。此FS驅動器42藉由由FS電路30來之 FS_OutDis而被控制輸出。 FS差動接收器44在FS模式中，放大透過Dp、DM 被輸入之差動信號，當成FS_D a tain對於FS電路30輸出 。此FS差動接收器44藉由FS_CompEnb而被控制放大。 單端DP接收器46在FS模式中，放大透過DP被輸 入之單端的信號，當成SE__DPin對於FS電路30輸出。 經濟部智慧財產局員工消費合作社印製 單端DM接收器48在FS模式中，放大透過DM被輸 入之單端的信號，當成SE —DMin對於FS電路30輸出。 H S電流驅動器5 0 (發送電路）在η S模式中，放大 由HS電路20來之HS —DPout以及HS_DMout所形成之差 動輸入信號，透過DP、DM輸出。即HS電流驅動器50 藉由以一定之電流値驅動DP或者DM之信號線，產生 J(DP 爲 400mV、DM 爲 0V)或者 K(DP 爲 0V、DM 爲 400mV) 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） -15- 563026 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（1含 之狀態。此HS電流驅動器50藉由由HS電路20來之 HS_〇utDis被控制輸出，而且，藉由HS_CurrentSourceEnb 以進行驅動電流之控制。 低速用噪聲抑制電路52 (檢測電路，低速用發送包 跡檢測器）在FS模式中，檢測透過DP、DM被輸入之差 動信號（資料之有無），當成HS_SQ_L輸出。即區別資 料與雜訊而檢測出。此低送用噪聲抑制電路52藉由 HS_SQ_LJnb而被控制動作，藉由HS_SQ_L_Pwr而被控 制省電力。 高送用噪聲抑制電路54 (檢測電路，高送用發送包 跡檢測器）在HS模式中，檢測透過DP、DM被輸入之差 動信號（資料之有無），當成HS-SQ而對於HS電路20 輸出。即區別資料與雜訊而檢測出。此高速用HS0_SQ電 路54藉由由HS電路20來之HS —SQ_Enb而被控制動作， 藉由HS_SQ_Pwi·而被控制省電力。 HS差動接收器56 (接收電路）在HS模式中，放大 透過DP、DM被輸入之差動信號，輸出HS_DataIn、 HS—DataIn_L。即在HS模式中，檢測DP、DM線爲J或者 K之哪一種之狀態。此HS差動接收器56藉由HS_RxEiib 而被控制放大。 差動之資料端子中的DP透過開關元件（電晶體） S W1以及動作（P u 11 - u p )電阻R p u而被連接在高電位側之 電源電壓（例如3.3V)。另外，差動之資料端子中的DM 被連接在開關元件SW2。這些SW1、SW2藉由RpuEnb而 (請先閱讀背面之注意事項再填寫本頁) b. 裝· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16 - 563026 A7 ___ B7___ 五、發明説明（β 被控制。即使RpuEnb爲有源的，透過SW1以及Rpu而使 DP動作，能夠將HS裝置當成HS裝置使用。 (請先閲讀背面之注意事項再填寫本頁) 又，在本實施形態中，爲了保持在DP、DM間之負荷 平衡，也透過SW2在DM連接僞電阻RPU}。 2 ·宏單元之配置 在本實施形態中，如第3A圖所示般地，配置MC以 使得宏單元MCI (第1宏單元，無線電發收兩用機）之邊 SD1、SD2 (第1、第2邊）的交叉部份之角落部份CN與 積體電路裝置ICD(半導體晶片）之角落部份一致（也包含 幾乎一致之情形）。而且，在宏單元MC 1之配置區域以 外之區域配置宏單元MC2(第2宏單元，SIE、使用者邏輯 之宏單元）。 此處，在第3A圖中，MC 1爲配線以及電路單元配置 被固定化之硬性宏單元。更具體爲：例如配線和電路單元 配置藉由手工作業之佈局而進行（配線、配置之一部份也 可以自動化）。 經濟部智慧財產局員工消費合作社印製 另一方面，MC2爲配線以及電路單元配置被自動配 置配線之軟性宏單元。更具體爲：例如藉由閘極陣列之自 動配置配線工具，自動進行基板單元間之配線等（也可以 固定化配置、配線之一部份）。 宏單元MC 1如第2圖所示般地，包含：要求以微小 信號而高送動作之類比前端電路40，和要求在480MHz動 作之HS電路20，和要求產生480MHz之時脈之時脈產生 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 563026 A7 B7 五、發明説明（1弓 電路14等。因此，如以被使用在閘極陣列等之自動配置 配線工具以進行活單元MCI之這些電路的配置、配線， (請先閱讀背面之注意事項再填寫本頁) 無法維持宏單元MCI之高性能。因此，期望以手工作業 之佈局以進行宏單元MC 1之電路單元的配置、配線。 另一方面，宏單元MC2不包含實體層電路（類比前 端電路），不被要求如宏單元MCI之高速的動作。而且 ，宏單元MC2之電路構成因應使用積體電路裝置之使用 者的期望和組裝有積體電路裝置之電子機器的用途，而有 多樣之變化。因此，在宏單元MC2之電路單元的配置、 配線期望藉由自動配置配線工具進行。 因此，在本實施形態中，如第3A圖所示般地，配置 MCI以使宏單元MC 1之角落部份CN位於積體電路裝置 ICD之角落部份。如此一來，例如，即使在宏單元MC 2 之電路構造和規模變化之情形，也可以容易加以對應。 經濟部智慧財產局員工消費合作社印製 例如，在宏單元MC 2之電路爲小規模之情形，如將 MCI、MC2如第3B圖所示般地加以配置即可，在MC2之 電路爲大規模之情形，如將MCI、MC2如第3C圖般地加 以配置即可。 而且，在此情形，在本實施形態中，在積體電路裝置 ICD之角落配置宏單元MC 1之故，宏單元MC 2之電路 構造和規模即使因應使用者之期望而變化，可以將在宏單 元MC 1之核心內的電路單元之配置、配線，和在1/〇區 域之端子（焊墊）之配置幾乎固定化。因此，可以一面因 應多樣之使用者的期望，一面維持宏單元MC 1之高性能 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 563026 A7 B7 五、發明説明（1弓 〇 (請先閲讀背面之注意事項再填寫本頁} 另外，在本實施形態中，在積體電路裝置ICD之角 落固定配置宏單元MC 1之故，如第3B圖、第3C圖所示 般地，關於在宏單元MC 1 MC2間交換資料用之介面區 域IFR(配置緩衝資料用之緩衝器之區域），可以固定配置 在面對邊SD1之邊SD3(或者面對邊SD2之邊SD$)之地方 。此處，所謂介面區域IFR是包含緩衝由宏單元MC 1來 之信號，輸出給宏單元MC 2之緩衝器，和緩衝由MC2 來之信號，輸入給MC 1之緩衝器等之區域。 如此，藉由固定配置介面區域IFR，在宏單元MCI、 MC2間被交換之信號的延遲和交接定時可以容易控制在 容許範圍內，即使在宏單元MC 2之電路構造和規模變化 之情形，也可以保證穩定之電路動作。 即如介面區域IFR之場所被固定化，可以容易估計宏 單元MC 1、MC2間之信號線的寄生電容。因此，可以設 定使這些信號線的寄生電容控制在容許範圍內，進行軟性 宏單元之宏單元MC 2的自動配置配線，可以使信號定時 之設計容易化。 經濟部智慧財產局員工消費合作社印製 又，爲了更容易化信號定時之設計，關於宏單元MC 2側之介面區域（緩衝區域），期望固定配置在鄰接宏單 元MC 1側之介面區域IFR之區域（沿著邊SD3之區域） 〇 另外，在本實施形態中，也可以如第3D圖所示般地 ，配置宏單元MC 1 、MC2。即在第3A圖、第3B圖、第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 563026 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（1为 3C圖中，雖在宏單元MCI之邊SD4(第4邊）之右側（第 2方向側）存在宏單元MC 2之區域，但是在第3D圖中 ，並不存在。即宏單元MC 1之邊SD4(第4邊）位於宏單 元MC 2之邊SD^T(第4邊）之位置。第3D圖之配置在宏 單元MC 1之電路規模小之情形，和端子數少之情形有效 〇 3 ·資料端子、電源端子、時脈端子之配置 在本實施形態中，如第4圖所示般地，在沿著宏單元 MC 1之邊SD1 (第1邊）之I/O區域IOR1 (第1 I/O區域）配 置資料端子DP、DM(焊墊），在沿著邊SD2(第2邊）之I/O 區域IOR2配置電源端子VDD、VSS和時脈端子XI、X〇 〇 此處，DP、DM是被連接在USB之匯流排之資料端子 。在USB中，利用這些差動的資料端子DP、DM，進行資 料之發送接收。 另外，VDD、VSS(PVDD、PVSS、XVDD、XVSS)是產 生透過DP、DM之資料傳送用之時脈的電路（例如，第2 圖之時脈產生電路14或者取樣時脈產生電路22等）之電 源端子，XI、XO爲時脈端子。例如，第2圖之時脈產生 電路1 4和取樣時脈產生電路22是藉由由這些之電源端子 VDD、VSS所供給之電源而動作。另外，XI、XO各爲第2 圖之振盪電路OSC之輸入端子、輸出端子。又，也可以 透過XI輸入外部時脈。 (請先閲讀背面之注意事項再填寫本頁) •裝·
、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 563026 A7 B7_ 五、發明説明（1冷 (請先閲讀背面之注意事項再填寫本頁) 如此，如將DP、DM配置在沿著邊SD1之IOR1 ’將 VDD、VSS、XI、X〇配置在沿著邊SD2之I〇R2，可以利 用沿著方向DR2(由邊SD2朝向面對之邊SD4之第2方向） 所輸入之時脈以取樣沿著方向DR 1 (由邊SD 1朝向面對之 邊SD3之第1方向）而流動之而流動之資料。而且，可以 將所取樣之資料透過沿著邊SD3之區域的介面區域IFR 輸出給宏單元MC 2。藉由此，可以實現沒有浪費之合理 的資料傳送。 特別是在USB2.0之HS模式的取樣時脈的頻率爲 480MHz，非常高速。因此，爲了不引起時脈失真等，期 望在儘可能早之階段取樣透過DP、DM而接收之資料。 經濟部智慧財產局員工消費合作社印製 在本實施形態中，如第4圖所示般地，在積體電路裝 置ICD之角落配置宏單元MC 1，在沿著邊SD1之IOR1 配置DP、DM，在沿著邊SD2之IOR2配置取樣時脈產生 用之VDD、VSS、XI、X◦。因此，可以縮短資料至被取樣 之場所爲止之距離（第4圖之L1、L2 )，可以在很早之 階段取樣透過DP、DM所輸入之資料。藉由此，如 USB2.0之HS模式般地，在高頻率之傳送模式中，也可以 有效防止接收錯誤之產生。 又，介面區域IFR雖也可以配置在沿著邊SD4之方 向，但是如考慮資料之流動方向爲DR 1，則期望在沿著 SD3之方向配置IFR。 4 ·時脈產生電路等之配置 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -21 - 563026 A7 B7 五、發明説明（10 (請先閱讀背面之注意事項再填寫本頁) 在本實施形態中，如第5圖所示般地，在I/O區域 I0R1之DR1側（由邊SD1朝向SD3之第1方向側）配置 接收電路100 (第2圖之HS差動接收器56)。 另外，在I/O區域IOR2之DR2側（由邊SD2朝向面 對之SD4.之第2方向側）配置第2圖之時脈產生電路14 〇 而且，在接收電路100之DR1側（上側），時脈產 生電路14之DR2側（右側）配置取樣時脈產生電路22。 如第5圖般地配置，接收電路100與取樣時脈產生電 路22之間的距離可以縮短。因此，可以使連結接收電路 1 00與取樣時脈產生電路22之配線的長度變短，可以防 止不需要之電容寄生在透過DP、DM而由接收電路100所 接收之資料的配線。此結果爲：能夠防止在資料之上升、 下降波形產生訛誤，而且，可以在少的信號延遲下將由接 收電路1 00來之資料傳達給取樣時脈產生電路22。 經濟部智慧財產局員工消費合作社印製 另外，如第5圖所示般地配置，時脈產生電路14與 取樣時脈產生電路22之間的距離也可以變短。因此，可 以使連結時脈產生電路14與取樣時脈產生電路22之配線 的長度變短，可以防止不需要之電容寄生在由時脈產生電 路14所產生之高頻（480MHz )之時脈（頻率相同，相位 不同之多相的第1〜第N之時脈）的配線。此結果爲： 可以防止在時脈信號的上升、下降波形產生訛誤、在多項 之時脈間產生信號延遲差等之事態。 而且，如此藉由縮短接收電路100與取樣時脈產生電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 563026 A7 _B7___ 五、發明説明（2() (請先閱讀背面之注意事項再填寫本頁) 路22之間的距離和時脈產生電路14與取樣時脈產生電路 22之間的距離，可以不使用最新的半導體製程實現產生 在USB2.0之HS模式所要求的高頻的取樣時脈之電路。 第6圖是顯示本實施形態之取樣時脈產生電路22 ( HSDLL電路）之構成例。 時脈產生電路14包含之PLL480M輸出頻率相同，相 位相互不同之時脈CLK0、CLK1、CLK2、CLK3、CLK4(廣 義爲第1〜第N之時脈）。更具體爲：PLL4 80M之VCO(振 盪頻率被控制爲可以改變之振盪手段）所包含之5個的差 動輸出比較器（廣義爲奇數段之第1〜第N個反轉電路 )之輸出被當成時脈CLK0〜CLK4使用。 取樣時脈產生電路22包含邊緣檢測電路70、時脈選 擇電路72。而且，此邊緣檢測電路70檢測由接收電路 100 (第2圖之HS差動接收器56)所輸入之資料的邊緣 ，將該邊緣檢測資訊輸出給時脈選擇電路72。 經濟部智慧財產局員工消費合作社印製 更具體爲：檢測出在由PLL480M來之CLK0〜4之邊緣 C上升或者下降邊緣）之中的其中之一的邊緣間有資料 HS_DataIn之邊緣，將該邊緣檢測資訊輸出給時脈選擇電 路72。 如此一來，時脈選擇電路72依據此邊緣檢測資訊， 選擇時脈CLK0〜4中之任一者之時脈，將選擇之時脈當成 取樣時脈SCLK，輸出給後段之彈性緩衝器24。 第7A圖、第7B圖是說明取樣時脈產生電路22之動 作用的定時波形圖。 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -23- 563026 A7 ___B7_ 五、發明説明（21) (請先閱讀背面之注意事項再填寫本頁} 如第7A圖、第7B圖所示般地，CLK0〜4是頻率相同 之4 80MHz之時脈。另外，在以時脈之週期爲T之情形， 各時脈間之相位只位移T/5(廣義爲T/N)。 而且，在第7Α圖中，藉由第6圖之邊緣檢測電路70 檢測出成爲取樣對象之HS_DataI.ii(接收資料）之邊緣ED位 於時脈CLK0與CLK1之間。如此一來，具有由 HS_DataIn之邊緣ED例如只偏差3個（廣義爲設定數Μ 個）之邊緣EC3之時脈CLK3由第6圖之時脈選擇電路 72所選擇，此被選擇之CLK3被當成HS_DataIn之取樣時 脈SCLK而輸出給後段之電路（彈性緩衝器24)。 另一方面，在第7B圖中，由邊緣檢測電路70檢測出 HS_DataIn之邊緣ED在CLK2與CLK3之間。如此一來， 具有由HS_Datain之邊緣ED例如只偏離3個（廣義爲設 定數Μ個）之邊緣ECO之時脈CLK0由時脈選擇電路72 所選擇，此被選擇之時脈CLK0被當成HS_DataIn之取樣 時脈SCLK而輸出給後段之電路（彈性緩衝器24 )。 經濟部智慧財產局員工消費合作社印製 如此，如依據本實施形態之取樣時脈產生電路22， 藉由檢測出HS_DataIn之邊緣ED，依據所獲得之邊緣檢 測資訊，由CLK0〜CLK4選擇時脈之簡單構成，可以產生 HS_DataIn之取樣時脈SCLK。因此，如USB2.0之HS模 式般地，HS__DataIn爲與外部裝置之480MHz同步之高速 的傳送資料之情形，也可以產生是能夠適當取樣此 HS_DataIn 之時脈 SCLK。 另外，如依據本實施形態，如第7A圖、第7B圖所 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 563026 A7 __B7 _ 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 示般地，可以使所產生之取樣時脈SCLK之邊緣ES位址 HS_DataIn之邊緣間的正中間附近。因此，後段之電路（ 彈性緩衝器24 )可以充分確保資料保持用之設定時間和 保持時間，能夠格外提高資料接收之可靠度。 另外，如依據本實施形態，使用在HS_D a tain之邊緣 檢測和SCLK之產生用之5相（多相）的時脈CLK0〜4可 以有效利用PLL480M之VCO所包含之差動輸出比較器（ 反轉電路）的輸出。因此，無須爲了產生CLK0〜4而新設 置別的電路，可以謀求電路之小規模化。 第8圖是顯示時脈產生電路14所包含之PLL4 80M之 詳細構成例。 此PLL480M包含：相位比較器80、充電泵電路82、 濾波電路 84、VC〇（Voltage Controlled Oscillator :電壓 控制振盪器）86、分頻器88等。 經濟部智慧財產局員工消費合作社印製 此處，相位比較器80比較基本時脈RCLK(例如12〜 24MHz)與由分頻器88來之時脈DCLK4之相位，輸出相位 誤差信號PUP、PDW(PUP是相位進相信號，PDW是相位 延遲信號）。 充電泵電路82依據由相位比較器80來之PUP、PDW ，進行充電泵動作。更具體爲：PUP —成爲有源，進行充 電濾波電路84所包含之電容器的動作，PDW —成爲有源 ，進行放電電容器的動作。而且，對VC086給予藉由濾 波電路84被平滑化之控制電壓VC。 VC〇86因應控制電壓VC，進行該振盪頻率被控制爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 563026 A7 _B7_ 五、發明説明（功 (請先閲讀背面之注意事項再填寫本頁) 可變之振盪動作，產生480MHz之時脈QCLK0〜4。例如， 控制電壓VC —變高，振盪頻率也變高’控制電壓VC — 變低，振盪頻率也變低。 由VC0 86所產生之時脈QCLK0、1、2、3、4透過緩 衝器BF00〜04、BF10〜14，各被當成CLK0、3、1、4、2而 輸出於外部。又，BF20〜23是與BF 24之負荷配合用之僞 緩衝器。 分頻器88分頻（1/N)透過緩衝器BF04、BF24而 由VC0 86所輸入之時脈QCLK4，將分頻後之時脈DCLK4 輸出給相位比較器80。 如依據第8圖之構成的PLL480M，可以產生與基本時 脈RCLK(由振盪電路OSC所產生之時脈）相位同步之高頻 的480MHz之時脈CLK0〜4。 如上述般地，在第6圖之取樣時脈產生電路22中， 經濟部智慧財產局員工消費合作社印製 依據由接收電路100 (差動接收器56)來之HS_DataIn之 邊緣資訊與由時脈產生電路14 ( PLL480M)來之多相的 4 80MHz之時脈CLK0〜4，產生取樣時脈SCLK。因此，如 在HS_DataIn和時脈CLK0〜4之配線產生不需要之電容， 有無法產生適當之取樣時脈之虞。 如依據本實施形態， 將宏單元MC 1配置於積體 電路裝置ICD之角落，如第5圖所示般地配置接收電路 1 00、時脈產生電路1 4、取樣時脈產生電路22。因此，可 以使接收電路1 00與取樣時脈產生電路22之間的配線長 度和時脈產生電路1 4與取樣時脈產生電路22之間的配線 本紙張尺度適用中國國家標準（CNS ) A4規格（ 210X297公釐） " -26- 563026 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（24 長度極端變短。此結果爲··即使在採用如第6圖之構造的 取樣時脈產生電路22的情形，也可以產生適當的取樣時 脈。 5 .電容器區域之配置 在本實施形態中，如第9圖所示般地，在沿著邊SD2 之I/O區域I0R2配置對時脈產生電路14供給電源之電源 端子PVDD、PVSS(第1電源端子）與對取樣時脈產生電路 22和其它之邏輯電路112 (第2圖之彈性緩衝器24、FS 電路30、資料處理電路10)供給電源之電源端子XVDD 、XVSS(第2電源端子）。 而且，在本實施形態中，將時脈產生電路14在方向 DR2(第2方向）鄰接電源端子PVDD、PVSS而配置。 另一方面，將使電源端子XVSS、XVSS之電源電壓 的變動穩定化用之電容元件區域11 0在方向DR2鄰接電 源端子XVDD、XVSS而配置。此處，電容元件CP如第 10圖所示般地，爲一端（正極側）被連接在XVDD、另一 端（負極側）被連接在XVSS之元件，利用使基板電位穩 定化之防護環（環狀電源）等而構成。 如第9圖所示般地，如鄰接電源端子PVDD、PVSS而 配置時脈產生電路14，可以縮短PVDD、PVSS與時脈產 生電路1 4之間的電源配線之長度。因此，可將由於在時 脈產生電路1 4所流動之電流而造成的壓降抑制在最小限 度，能夠保證時脈產生電路1 4的穩定動作。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-27- 經濟部智慧財產局員工消費合作社印製 563026 A7 _B7__ 五、發明説明（2冷 特別是時脈產生電路14所包含之PLL480M (參考第 8圖）需要產生高頻（480MHz)之時脈，所以消費電流非 常多。而且，由於此消費電流，一在電源產生大的壓降， PLL480M所包含之反轉電路的增益降低，會產生無法保 證480MHz之振盪動作的情形。 如本實施形態般地，如鄰接電源端子PVDD、PVSs而 配置時脈產生電路14，可以有效防止此種情形產生。 另外，如第9圖所示般地，如鄰接電源端子XVDD、 XVSS而配置電容元件區域110，可以在接近XVDD、 XVSS之場所有效使XVDD、XVSS之電源電壓變動穩定化 〇 特別是取樣時脈產生電路22和邏輯電路11 2所包含 之彈性緩衝器在高頻（480MHz )動作。因此，由於起因 於MOS電晶體之閘極電容的充放電的電源電壓變動，會 有這些取樣時脈產生電路22和彈性緩衝器發生誤動作之 虞。 如本實施形態般地，如在電源端子XVDD、XVSS之 很接近處配置電容元件區域1 1 〇，可以有效防止此種形成 產生。另外，也具有能夠有效利用時脈產生電路14的 DR1側（上側）之無用空間（空區域）之效果。 又’在第9圖中，類比電路114是產生基準電壓和基 準電流用之電路。另外，例如也可以將時脈產生電路14 之振盪電路OSC配置於類比電路114所配置之區域附近 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝·
、1T -28- 563026 A7 B7 五、發明説明（2弓 6 ·接收電路與檢測電路之配置關係 (請先閱讀背面之注意事項再填寫本頁} 在本實施形態中，如第9圖所示般地，類比前端電路 40包含區別匯流排上之信號爲有效資料或者雜訊用之檢 測電路1 02 (第2圖之高速用噪聲抑制電路54，包跡檢測 器）。 此檢測電路102是藉由保持匯流排之信號的峰値，檢 波信號之包絡線，以檢測匯流排信號的振幅。而且，例如 ，該振幅如在100m V以下，判斷信號爲雜訊，如在 1 5 0m V以上，判斷爲有效之資料。而且，在判斷爲有效之 資料的情形，檢測電路102將第11A圖之檢測信號HS_SQ 設爲Η準位（有源）。藉由此，AND電路103成爲導通 狀態，由接收電路1 00來之接收資料被傳達給.取樣時脈產 生電路22。 且說在USB2.0中，淸楚需要非常高速地進行此檢測 電路1 0 2之信號檢測動作。 即在USB2.0中，在通過集線器時，第11B圖之 SYNC之位元被削除。因此，末端之裝置在接收資料時， 經濟部智慧財產局員工消費合作社印製 有SYNC之位元數變得非常少之可能性。因此，檢測電路 102之信號檢測動作如太慢，HSJQ成爲Η準位之定時變 慢，有接收資料喪失之虞。 因此，在本實施形態中，如第9圖所示般地，在由宏 單元MC 1之邊SD2朝向SD4之方向DR2中，鄰接配置 接收電路100與檢測電路102 (噪聲抑制電路）。 如此一來，可以使在第11Α圖之路徑ΡΤ1、ΡΤ2之配 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -29- 563026 A7 B7 五、發明説明（27) (請先閲讀背面之注意事項再填寫本頁) 線的寄生電容、寄生電阻成爲相等。因此，例如在匯流排 之信號被檢測爲雜訊之情形，檢測電路102之輸出HS_SQ 即刻成爲L準位，可以防止錯誤資料透過路徑PT1以及 AND電路103而傳達給取樣時脈產生電路22。另一方面 ，在匯流排之信號被檢測出爲有效之資料的情形，檢測電 路102之輸出HS_SQ成爲Η準位，可以即刻傳達給取樣 時脈產生電路22。如此在本實施形態中，藉由使在路徑 ΡΤ1、ΡΤ2之配線的寄生電容、寄生電阻成爲相等，可以 成功實現穩定的電路動作。 第12圖是顯示檢測電路102 (噪聲抑制電路）之構 成例。 第12圖之檢測電路102包含：差動放大電路60、第 1以及第2峰値保持電路62、64、定電位設定電路66、 比較電路68。 差動放大電路60爲放大由DP、DM來之差動輸入信 號之相差的電壓，產生差動輸出信號GP、GM。 經濟部智慧財產局員工消費合作社印製 第1峰値保持電路62檢測差動輸出信號之一方的輸 出信號GP之峰値，保持在節點PKH。 第2峰値保持電路64檢測差動輸出信號之一方的輸 出信號GM之峰値，保持在節點PKH。 定電位設定電路66以比節點PKH之電位變化速度還 緩慢變化之時間常數，將節點PKH之電位回復爲對應信 號之未檢測出狀態之一定電位。 比較電路68比較基準電位RP與節點PKH之電位， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30- 563026 A7 B7 五、發明説明（2冷 將其結果當成HS-SQ輸出。 (請先閲讀背面之注意事項再填寫本頁) 如此，第1 2圖之檢測電路102將依據DP、DM所獲 得之差動輸出信號GP、GM之峰値保持在節點PKH，將此 PKH之電位以足夠之時間常數回復到與信號未檢測狀態相 關之一定電位。而且，將此節點PKH之電位與基準準位 RP比較，即使DP、DM之差動輸入信號爲微小振幅而且 高速之情形，也可以高精度地判別接收資料之有無。 7 .接收電路與發送電路之配置關係 在本實施形態中，如第9圖所示般地，將發送電路 104 (第2圖之HS電流驅動器50)配置在接收電路100 ( HS差動接收器56)之DR2側（由SD2朝向SD4之第2方 向側，右側）。 例如，作爲本實施形態之比較例之佈局手法，如第 13A圖所示般地，也可以考慮將發送電路104配置於接收 電路100之方向XDR2側（DR2側之相反側，左側）之手 法。 經濟部智慧財產局員工消費合作社印製 但是，在此手法中，如第13 A圖所示般地，由時脈 產生電路14來之時脈的配置區域與對發送電路104供給 發送資料之邏輯電路112之區域重疊。因此，有佈局效率 變差之問題。 特別是在第6圖、第7A圖、第7B圖之手法中，在 產生取樣時脈之情形，期望寄生在由時脈產生電路1 4來 之時脈（多相時脈）之配線的電容和電阻儘可能小。但是 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） -31 - 563026 A7 B7 五、發明説明（2令 (請先閲讀背面之注意事項再填寫本頁) ，在第13A圖之佈局手法中，時脈產生電路14與取樣時 脈產生電路22之間的距離分開，在由時脈產生電路1 4之 時脈配線會附加無謂之寄生電容、寄生電阻。 進而，在第13A圖之佈局手法中，配置在發送電路 I 04之下側的資料端子DP、DM也被配置在接近角落部份 CN之場所。因此，資料端子DP、DM之銲線被斜斜配線 ，DP、DM之銲線的長度產生差異。此結果爲：在寄生於 DP、DM之銲線的電感也產生差異，DP、DM之負荷平衡 被破壞，有發送電路104之性能降低之虞。 相對於此，如第13B圖所示般地，如將發送電路104 配置在接收電路100的DR2側（右側），可以將接收電 路1 00配置在接近角落部份CN之場所。此結果爲：可以 防止由時脈產生電路14來之時脈的配線區域與邏輯電路 II 2之區域重疊的情形，能夠提高佈局效率。 另外，如依據第1 3B圖之佈局，可以使時脈產生電 路14與取樣時脈產生電路22間之距離接近，可以將寄生 在由時脈產生電路14來之時脈配線的電容和電阻壓抑在 最小限度。 經濟部智慧財產局員工消費合作社印製 進而，在第13B圖之佈局手法中，可以將資料端子 DP、DM配置在遠離角落部份CN之場所。藉由此，可以 使資料端子DP、DM之銲線直直配線，能夠將DP、DM之 銲線的長度差壓抑在最小限度。此結果爲：DP、DM之銲 線的寄生電感差也可以壓抑在最小限度，能夠保持DP、 DM之負荷平衡，可以實現高性能之發送電路104。 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297公釐） -32 - 563026 A7 B7 五、發明説明（3() 8 .發送電路與資料端子之配置關係 (請先閱讀背面之注意事項再填寫本頁) 本實施形態之發送電路1 04如第1 4A圖所示般地，包 含由定電流源IS(閘極電極被設定爲一定電位之P型電晶 體）與N型電晶體（開關元件）NTP、NTA、NTM所構成 之電流驅動器。此處，N型電晶體NTP、NTA、NTM之閘 極電極由DPG、AVG、DMG所控制◊而且，如第14B圖 所示般地，藉由將DPG設定爲Η準位（有源），一定電 流由定電流源IS透過Ν型電晶體ΝΤΡ而流往DP，匯流 排之狀態成爲J狀態。另一方面，藉由將DMG設定爲Η 準位，一定電流由定電流源IS透過Ν型電晶體NTM而流 往DM，，匯流排之狀態成爲K狀態。而且，因應發送資 料，使匯流排成爲J或者K狀態，可以進行在HS模式之 發送。 另一方面，在發送（HS發送）期間以外之期間中， 如第14B圖所示般地，藉由使AVG設定爲Η準位，一定 電流由定電流源IS透過Ν型電晶體ΝΤΑ而流往AVSS ( 經濟部智慧財產局員工消費合作社印製 由IS來之一定電流被廢棄）。如此，即使在發送期間以 外之期間中，可以使定電流源IS之一定電流透過N型電 晶體NTA持續流往AVSS，在發送開始時，可以即刻將穩 定之一定電流透過NTP或者NTM流往DP或者DM，可以 提筒發送電路1 0 4之回應性。 且說如此作爲發送電路1 04在使用電流驅動器之情形 ，期望使寄生在第14A圖之路徑PTP、PTM之電阻、電容 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -33- 563026 A7 B7 五、發明説明（31) 、電感相互匹配，以保持DP、DM之負荷平衡。 (讀先閱讀背面之注意事項再填寫本頁) 因此，在本實施形態中，如第9圖所示般地，將發送 電路104與資料端子DP、DM在方向DR1 (由SD1朝向 SD3之第1方向，上方向）相鄰接配置。 更具體爲：如第1 5圖所示般地，在資料端子DP、 DM之正上方（方向DR1)配置發送電路104 (第14 A之 電流驅動器）之N型電晶體NTP、NTM。另外，在發送期 間以外之期間中，將流過由定電流源1C來之一定電流的 電源端子AVSS配置在資料端子DP、DM之間的區域，在 此AVSS之正上方（方向DR1 )配置N型電晶體NTA。 如果如此配置，可以使DP、NTP間之配線的寄生電 阻、電容、電感與DM、NTM間之配線的寄生電阻、電容 、電感相匹配，可以容易保持DP、DM之負荷平衡。藉由 此，可以提高發送電路1 04之性能。 經濟部智慧財產局員工消費合作社印製 特別是在本實施形態中，如以第1 3B圖說明般地， 將發送電路104配置在接收電路100之DR2側（右側） 。而且，如以第15圖說明般地，發送電路104鄰接資料 端子DP、DM之DR1側（上側）而配置。因此，結果爲 :資料端子DP、DM之配置位置成爲遠離角落部份CN， 如以第13B圖說明般地，寄生於DP、DM之銲線的電感 差也可以減少。藉由此，更可以良好保持DP、DM之負荷 平衡。 又，在第15圖中，在NTP、NTA、NTM之DR1側（ 上側）配置第2圖之電阻Rpn、Rpn’以及開關元件SW1、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -34- 563026 A7 B7 五、發明説明（3会 (讀先閲讀背面之注意事項再填寫本頁) SW2。即 NTP、SW1、Rpu 之佈局與 NTM、SW2、Rpu，之佈 局成爲對稱。藉由此，可以使寄生在DP、DM之電阻、電 容、電感成爲等效。又，在第15圖中，也可以將定電流 源IS配置在NTP、NTA、NTM之DR1側（上側）和Rpu 、：Rpu，之 DR1 側。 9 ·電子機器 接著，說明包含本實施形態之積體電路裝置（資料傳 送控制裝置）之電子機器例。 例如，在第1 6 A圖顯示電子機器之1的列表機的內 部方塊圖。在第17A圖顯示其之外觀圖。CPU(微電腦）510 進行系統整體之控制等。操作部5 11爲使用者操作列表機 用者。在ROM516儲存控制程式、字形等，RAM517是作 用爲CPU510之工作區域。DMAC518爲不透過CPU510而 進行資料傳送用之DMA控制器。顯示面板519爲將列表 機之動作狀態通知使用者用者。 經濟部智慧財產局員工消費合作社印製 透過USB，由個人電腦等之其它裝置所傳送來之串列 的列印資料藉由積體電路裝置500而被轉換爲並列的列印 資料。而且，轉換後的並列列印資料藉由CPU5 10或者 DMAC518被送往歹(J印處理咅β (歹[J表機弓[擎）512。而且， 在列印處理部5 1 2中，對於並列列印資料施以所給予之處 理，藉由由列印頭等所形成之列印部（進行資料之輸出處 理之裝置）5 14而被輸出列印在紙張上。 第1 6B圖是顯示電子機器之1的掃描器之內部方塊 本紙張尺度適用中國國家標準( CNS ) A4規格（210X 297公釐） -35- 563026 A7 __B7 五、發明説明（3含 (請先閱讀背面之注意事項再填寫本頁) 圖。第17B圖是顯示其之外觀圖。CPU520進行系統整體 之控制等。操作部521爲使用者操作掃描器用者。在 ROM5 26儲存控制程式等，RAM527作用爲CPU520之工作 區域。DMAC528爲DMA控制器。 藉由由光源、光電轉換器等形成之影像讀取部（進行 資料之取入處理之裝置）522以讀取原稿之影像，所讀取 之影像資料由影像處理部（掃描引擎）524所處理。而且 ，處理後之影像資料藉由CPU 5 20或者DMAC528而送往 積體電路裝置500。積體電路裝置500將此並列之影像資 料轉換爲串列資料，透過USB發送給個人電腦等之其它 的裝置。 第16C圖是顯示電子機器之1之CD-RW光碟機的內 部方塊圖，第1 7C圖顯示其之外觀圖。CPU530進行系統 整體之控制等。操作部531爲使用者操作CD_RW用者。 在ROM536儲存控制程式等，RAM537作用爲CPU530之 工作區域。DMAC5 3 8爲DMA控制器。 經濟部智慧財產局員工消費合作社印製 藉由雷射、馬達、光學系統等所形成之讀取&寫入部 (進行資料之取入處理之裝置或者進行資料之記憶處理之 裝置）5 3 3，由CD-RW5 32所讀取之資料被輸入信號處理 部5 34，對其施以錯誤訂正處理等之所給予之信號處理。 而且，施以信號處理之資料藉由CPU5 30或者DMAC538 而被送往積體電路裝置500。積體電路裝置500將此並列 之資料轉換爲串列資料，透過USB發送給個人電腦等之 其它的裝置。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） -36- 563026 A 7 B7 五、發明説明（Μ (請先閱讀背面之注意事項再填寫本頁} 另一方面，透過USB由其它之裝置被送來之串列資 料藉由積體電路裝置500而被轉換爲並列資料。而且，此 並列資料藉由CPU530或者DMAC 5 3 8而被送往信號處理 部534。而且，在信號處理部534中，對於此並列資料施 以所給予之信號處理，藉由讀取&寫入部533而記憶在 CD-RW532 中。 又，在第16A圖、第16B圖、第16C圖中，也可以 在CPU510、520、530之外，另外設置在積體電路裝置 500之資料傳送控制用之CPU。 如將本實施形態之積體電路裝置使用在電子機器，可 以實現在USB2.0之HS模式的資料傳送。因此，使用者 藉由個人電腦等而進行列印之指示時，可以以少的時間延 遲完成列印。另外，在對掃描器之影像取入之指示後，以 少的時間延遲，使用者可以觀看讀取影像。另外，可以由 CD-RW高速進行資料之讀取和對CD-RW之資料的寫入。 經濟部智慧財產局員工消費合作社印製 另外，如將本實施形態之積體電路裝置使用在電子機 器，即使爲製造成本低廉之通常的半導體製程，也可以製 造可以在HS模式下的資料傳送之積體電路裝置。因此， 可以謀求資料傳送控制裝置的低成本化’也可以謀求電子 機器之低成本化。另外，可以提升資料傳送之可靠度、電 子機器之可靠度。 另外，如將本實施形態之積體電路裝置使用在電子機 器，可以一面維持積體電路裝置的高性能’ 一面滿足製造 電子機器之多樣的使用者之期望，可以提高電子機器之附 -37 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇X297公釐） 563026 A7 B7 五、發明説明（3$ 加價値。 -裝-- (請先閲讀背面之注意事項再填寫本頁) 又’可以適用本實施形態之積體電路裝置之電子機器 在上述以外，例如也可以考慮：種種之光碟機（CD-ROM 、DVD)、光磁碟機（M〇）、硬碟機、TV、VTR、視頻 照相機、音頻機器、電話機、投影機、個人電腦、電子記 事簿、文字處理機等之種種產品。 又，本發明並不限定於本實施形態，在本發明之要旨 的範圍內，可以有種種變形實施之可能。 例如，本發明之積體電路裝置之第1宏單元之電路構 造並不限定於第2圖所示之構造，可以有種種之變形實施 可能性。 另外，本發明之積體電路裝置之各電路的配置也不限 定於第3A〜第15圖所說明者，可以有種種變形實施可能 性。 另外，本發明雖然特別期望適用在USB2.0之介面（ 經濟部智慧財產局員工消費合作社印製 資料傳送），但是並不限定於此。例如，在依據與 USB2.0相同思想之規格和發展USB2.0之規格的介面也可 以適用本發明。 圖面之簡單說明 第1圖是本實施形態之積體電路裝置的槪念機能方塊 圖之例子。 第2圖是顯示宏單元MCI之電路構成例。 第3A圖、第3B圖、第3C圖是顯示宏單元MCI、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -38- 563026 A7 B7 五、發明説明（3弓 MC2之配置例。 第4圖是顯示資料端子等之配置例。 (請先閲讀背面之注意事項再填寫本頁) 第5圖是顯示時脈產生電路等之配置例。 第6圖是顯示取樣時脈產生電路之構成例。 第7A圖、第7B圖是說明取樣時脈產生電路的動作 用之定時波形圖。 第8圖是PLL480M之構成例。 第9圖是顯示電容元件區域、接收電路、檢測電路、 發送電路之配置例。 第10圖是說明電容元件CP用之圖。 第1 1 A圖、第11 B圖是說明檢測電路（噪聲抑制電 路）的動作用之圖。 第1 2圖是顯示檢測電路之構成例。 第13A圖、第13B圖是說明發送電路與接收電路之 配置關係用之圖。 第14A圖、第14B圖是說明發送電路之電流驅動器 用之圖。 經濟部智慧財產局員工消費合作社印製 第15圖是顯示端子DP、AVSS、DM、N型電晶體 NTP、NTA、NTM之配置例之圖。 第16A圖、第16B圖、第16C圖是種種之電子機器 的內部方塊圖之例子。 第17A圖、第17B圖、第17C圖是種種之電子機器 的外觀圖之例。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -39- 563026 A7 B7 ___ 五、發明説明（37) 圖號說明 I CD:積體電路裝置，MCI、2:第1、第2宏單元， CN :角落部份，sdi〜4 :第1〜4邊，DR1、2 :第1、第 2方向，IFR ··介面區域，IOR1、2 ·· I/O區域， DP、DM :資料端子，VDD、VSS :電源端子， PVDD、PVSS :第1電源端子，XVDD、XVSS ··第2電源 端子，AVDD、AVSS :電源端子，XI、X〇 ··時脈端子， 10 :資料處理電路，12 ··時脈控制電路，14 ··時脈產生電 路，20 : HS電路，30 : FS電路，40 :類比前端電路， 42 : FS驅動器，44 ·· FS差動接收器，46 ··單端DP接收 器’ 48 :單端DM接收器，50 ·· HS電流驅動器（發送電 路），52 :低速用噪聲抑制電路（檢測電路），54 :高速 用噪聲抑制電路（檢測電路），56 ·· HS差動接收器（接 收電路），70 :邊緣檢測電路，72 ··時脈選擇電路， 1〇〇 ·•接收電路，102 ··檢測電路，1〇4 :發送電路， II 〇 :電源元件區域，11 2 ··邏輯電路 (請先閲讀背面之注意事項再填寫本頁)
經濟部智慈財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -40 -