JP4298639B2 - Ａｓｉｃ - Google Patents

Description

本発明は複数のフリップフロップを有するＡＳＩＣに関するものである。

従来、同期回路で構成され、独立した機能ブロックを複数搭載した半導体集積回路（ＩＣ）では、同一クロックにて接続される全てのフリップフロップ（以下、ＦＦとも称す。）を調べ、クロックの入力端子からの遅延を計算しＦＦ間のクロックスキューを調整し、各々のフリップフロップに供給されるクロックの入力端子からのクロック遅延を同等にするようクロックツリーを構成してその動作性能（ＩＯのＡＣスペック等）を向上させようとしていた。具体的には、クロックのスキューを±５００ＰＳ以下の範囲に納めるような設計となっていた。
特開２０００−２３８３４２号公報

しかしながら、上述の従来技術で問題になってくるのが、ＡＳＩＣ（ＩＣ）内部のＦＦの駆動に関わるバッファ、インバータ等のゲートによる同時スイッチングである。ＡＳＩＣは高集積化により、１チップに多ゲート化搭載可能となりその結果、多ＦＦを搭載することで多くの論理機能を１チップに搭載可能となって来ている。

そして従来は、１万ゲートでも十分大きなＩＣであった物が、近頃では、１０万ゲート〜１０００万ゲートのものが普通となり、さらにそれを超える物も、増えてきている。そのため、チップサイズが大きくなる結果、内部の電源配線の長さが長くなってきており、多数のＦＦの駆動のためのインバータ、バッファのスイッチング動作によるスイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。

同時に、そのようなＡＳＩＣ内部のＦＦの同時動作に関わるクロックバッファ等バッファ、インバータ等のゲートの同時スイッチングは、回路の動作マージンを低下させたり、システムの誤動作を生じさせる原因となる可能性が生じてしまう。

具体的に説明する。まず、図６（ｂ）に示すようなＦＦのドライバ回路を構成する６−１〜６−２のインバータ回路の詳細回路を図７（ａ）で説明する。

ＣＭＯＳのインバータ回路は、通常、図７（ａ）の７−１のＰＣＨ ＭＯＳ ＦＥＴと、７−２のＮＣＨ ＭＯＳＦＥＴから構成されており、詳細動作に関しては，「ＭＯＳ ＬＳＩ設計入門 （Ｊ．メーバー Ｍ．Ａ．ジャック Ｐ．Ｂ．デニア著 菅野卓雄 桜井貴康 監訳）」、産業図書、Ｐ６５〜６９参照等紹介されているので省略するが、７−１のように、ＰＣＨＭＯＳ ＦＥＴのソース側をＶＤＤに接続し、ドレイン側を７−４の出力端子と７−２のＮＣＨＭＯＳ ＦＥＴのドレインに接続し、そのソースをＶＳＳに接続し、７−１と７−２のＦＥＴのゲートを７−３の入力端子に接続し、前記ＶＤＤ、ＶＳＳ間に７−１，７−２のＦＥＴ共にＯＮとなりうる十分な電源を印加して７−３の入力端子とＶＳＳ間にＶＩＮを０ＶからＶＤＤまで可変させると図７（ｂ）に図示したＶｏの特性のように７−４の出力電圧が変化すると共に、この例では、最大電流がＶＤＤ／２のときになっているが（この値はＰＣＨＭＯＳ及び、ＮＣＨＭＯＳのデメンジョン設計で変わってくるが）、７−１，７−２のＦＥＴがＯＮ領域のとき電流が流れる。理想的な方形波が加われば、本来この過渡電流は０となるはずだが，実際のクロックの信号波形は、信号の立ち上がりｔｒが０ではありえず、この立ち上がりの遷移状態で、ＡＳＩＣ中の回路では次段のゲート容量の充放電電流に加えて、ＰＣＨ，ＮＣＨＦＥＴ共に流れる貫通電流による過渡電流が流れる。

実際のＡＳＩＣにおけるスイッチングの際には、ＰＣＨ ＭＯＳ，ＮＣＨＭＯＳ両者がオン時の過渡電流をいかに小さくするかが、消費電力、不要輻射を小さくする為の、重要な課題である。

次に、フリップフロップ（以下、ＦＦと記す）に関して説明する。図６（ｂ）の６−２のインバータの出力端子をφに、６−１のインバータの出力端子をφバーとして図６（ａ）の回路のφ、φバーに接続することで、図８（ａ）に示すシンボルの動作を可能とするＤタイプフリップフロップ（以下、ＤＦＦと記す）が構成される。尚、ＦＦの詳細は，「ＣＭＯＳの応用設計技法」、産報出版、Ｐ７２〜７６参照、そこに具体的な動作等も記述されているため，詳細の説明は省略する。

このように構成されたＦＦに図８（ｂ）の下図のようなクロックを６−４の入力端子に加えると、図８（ｂ）の上段図の電流波形のような過渡電流は、クロックの遷移毎、かつ遷移後０〜０．５ｎｓｅｃ程度の範囲で流れる。数千個以上のＦＦのクロック入力に同時にクロックが入力され、その立ち上がり、立下り毎に、最悪数百ｍＡ／電源ＰＩＮ以上の非常に立ち上がりの急峻な過渡電流が流れる事になる。そのような、急峻な電流（電圧）変化が数ｍｍの配線に流れる場合、分布定数的に扱わねばならなくなることは経験的に知られているが、それは逆にいうなら、このような条件下では、インピーダンスが固定定数から分布定数に変化し、Ｌ成分等による輻射による損失、即ち、言い換えるなら輻射ノイズが生じることに他ならない。そして、固定定数では、無視できたＬ成分が、電流変化の関数で変化して増大し、Ｌによる不要輻射と共に、Ｌｄｉ／ｄｔの効果による電源電圧変動を、内部電源に引き起こす事で、ＡＳＩＣの不安定要因をも作り出す。（Ｌは、電源配線上のインダクタンス成分）特に配線幅が細い場合、Ｌ成のインダクタンス値が増えるため，そのような現象が起こりやすくなる（「超高速ＭＯＳデバイス 著者 菅野卓雄監修 香山晋編」、培風著、ｐ２４５ 図６．１７参照）。

又，ＡＳＩＣ上の配線長は、５ｍｍから１０ｍｍ以上のサイズまで大きくなってきており、ＱＦＰのリードフレーム（２５６ＰＩＮＱＦＰのサイズは、２８ｍｍ２ある）を含めた電源の配線長は、ＶＤＤ，ＶＳＳ毎に最悪１０〜２０ｍｍにも達するとみなせる。すなわち、このような条件がＡＳＩＣ内部で生じると、ＦＦの同時スイッチングのスキューのタイミングが±２００ＰＳの範囲のレベルでは，特に非常に強い不要輻射が生じることが実際観測されており，±５００ＰＳの範囲でも危険性をもつ（部分的に非線形な電流変化が生じるような分布がある場合）。

そのような条件を説明した文献を示す。（「Ｄｅｓｉｇｎ ｗａｖｅ ｍａｇａｚｉｎｅ ２００２年１１月号」、Ｐ１４３参照）そのようなＡＳＩＣを用いた場合、そのシステム機器でＡＳＩＣ原因による不要輻射レベルを外部の対策で落とす事が非常に困難となる原因となる。

なお、この原因は、６−１，６―２のインバータによるバッファだけでなく、ＦＦ本体を構成する４個のＮＯＲ（これは、ｓｅｔ、ｒｅｓｅｔ端子がＬで固定されているとき、等価的にインバータとなるため，ＦＦのデータが反転する場合に、前述の過渡電流が流れる可能性がある。）によっても生じる可能性がある。そのため、そのような不要輻射を抑える技術が必要となってきている。一例としては、ＳＳＣＧを用いて、スペクトルを逐次変動させる事で，見かけ上不要輻射を少なく見せる技術はあるが，そのような手段では，ノイズ源を本質的になくすことは出来ないし、コスト的にもノイズ対策で余計な費用がかかることになる。具体的には、図５に示す回路の総電流の図に示してあるが，ＳＳＣＧの場合には、その最上階の電流波形のように、クロックの周期の増減に応じてピーク電流の周期が増減する事で，その電流ピークは全く変わらないため，本質的には、不要輻射の絶対値は変わらず、本質的な対策になっていない。

このような強度の不要輻射を発生しないものの、電源電圧を変動させる点では似ている、ＡＳＩＣのＩＯの同時スイッチングに関しては，従来からもいろいろ対策されてきており、現在では、メーカーの設計ルールを満足するような、追加電源ＰＩＮを付加させれば問題は生じなくなっているが、本特許における課題は、通常のルールで作っても生じてしまう可能性が大きい問題がある。

実際、ＩＯスイッチングの対策として，ＡＳＩＣ内部の機能ブロック毎のタイミングを、クロックバッファの数を変えて対策し、コストダウンに供するというアイデアもあるが、（「ＭＯＳ ＬＳＩ設計入門（Ｊ．メーバー Ｍ．Ａ．ジャック Ｐ．Ｂ．デニア著 菅野卓雄 桜井貴康 監訳）」、産業図書、Ｐ６５〜６９参照）ここでは、機能ブロック毎のタイミングを、クロックバッファの段数を変えて、ＩＯバッファのスイッチングのタイミングを変えるというアイデアが散見されるが、メガマクロの機能ブロックでは、現在ではブロックレベルが数千〜数万個のＦＦを持つものも数多く見られ，それらの同時スイッチングだけで、上記、本特許で言及している問題が容易に生じてしまう。また、クロックバッファの段数の変更だけでは、クロック周波数が１０ＭＨＺ以上のクロックを用いる現状のＡＳＩＣにおいて、ＡＳＩＣ内部の微細タイミング調整は実際は、ほぼ不可能である。

本発明によれば、上記課題を解決するため、１チップで構成されるＡＳＩＣにおいて、複数のフリップフロップが、１ブロックあたり所定数以下のフリップフロップを有する複数のブロックに分割され、前記複数のブロックは、同一の電源が供給され、かつ、同一クロックで駆動され、前記ＡＳＩＣのクロック入力端子からのクロックの伝播遅延が前記複数のブロック毎に互いに異なるように、前記クロック入力端子と前記複数のブロックのそれぞれの間に互いに異なる遅延時間のバッファが設けられ、前記複数のブロックの電源供給部に、ＭＯＳＦＥＴによって構成されるＭＯＳ容量が並列に接続され、前記ＭＯＳ容量は前記ＡＳＩＣの制御に用いられない空きゲートであることを特徴とするＡＳＩＣを提供するものである。

以上説明したように、本発明によれば、ブロック毎にクロックの遅延時間を調整することで、ブロックに流れる過渡電流の集中を防ぐことができ、各ブロックの電源供給部にＭＯＳＦＥＴによって構成されるＭＯＳ容量を並列に接続することで、各ブロックに流れる過渡電流のピークを制限して、電流の立ち上がりを遅くすることができ、不要輻射を抑えることができ、ＭＯＳ容量はＡＳＩＣの制御に用いられていない空きゲートであるので、新たにＭＯＳＦＥＴを追加する必要がない。

（第一の実施例）
以下、図面に基づき本発明の実施の形態を説明する。

先ず、本発明が適用される前提について説明する。同期回路の場合、１本のクロック信号により全てのＦ／Ｆが動作するようになっているため、クロック信号に対する負荷がかなり大きい。信号の立上り，立下りの波形なまりも大きくなりがちである。そのため、クロック信号には多数の駆動能力の異なるバッファを挿入しながら駆動能力を調整する必要がある。即ち、１本のクロックが、駆動能力を調整することにより、枝分かれしていくことになる。これがクロックツリーである。

従来のやり方は、クロックの入力端子からのＦＦの入力端子までの遅延量を、できる限り同じにして、クロックスキューの調整範囲を±５００ＰＳ内に納めるように設計していた。

本実施例では、そのようなチューニングの考え方をかえ、基本的には，一つの機能ブロックであっても、ある一定数以下のＦＦがブロックに入るようにブロック構成を分離し、クロック入力端子から各ブロックのクロック入力端子までの遅延（グローバルバッファでの）を分散させかつ、ブロック中のタイミングはブロック毎で取れるように、タイミングを調整するようにする。同時にブロック間の動作が同時に重ならない様に、デレーの値は正しく計算して、ＶＤＤ，ＧＮＤの電源間の過渡電流のピークが互いに重ならぬ様に、すこしづつタイミングを遅延して調整する。

具体的な回路を図１に示し、説明する。１〜６はグローバルバッファ（ドライブ能力の大きなクロックバッファ）で、図２のように、ＡＳＩＣの中で、クロック入力端子から遠方の回路のドライブや，個別ブロック毎のドライブ用バッファとして配置されている。２−３のクロック入力端子が２−１７の入力ＰＡＤを通して、１のグローバルバッファ（クロックバッファでも可）の入力端子に接続され、１のグローバルバッファの出力端子が２〜６のグローバルバッファの入力端子に接続され、２〜６のグローバルバッファの出力端子はそれぞれ２０〜２４のブロック中の７〜１９、１９−２のクロックバッファの入力端子に接続されている。（２のグローバルバッファの出力端子は２０中の７，８のクロックバッファの入力端子に接続され、３のグローバルバッファの出力端子は、２１のブロック中の９，１０のクロックバッファ入力端子に接続され、４のグローバルバッファの出力端子は２２のブロック中の１１，１２，１３のクロックバッファの入力端子に接続され、５のグローバルバッファの出力端子は２３のブロック中の１４，１５，１６，１７のクロックバッファの入力端子に接続され、６のグローバルバッファの出力端子は２４のブロック中の１９、１９−２のクロックバッファの入力端子に接続されている。そして、それぞれのバッファは、それぞれの出力の負荷の大きさを考慮しかつ、２−３の入力端子ＣＬＫからのクロック信号のＬからＨ，ＨからＬへのクロック信号の遷移のタイミング遅延が各ブロック毎に互いに異なるようにデメンジョンを調整してある。）具体的な遅延は、図１０に示す様なタイミングで、２〜６のグローバルバッファの出力信号が出力される。
（ＩＯパッドに関しては，第２の実施例で説明するので、この実施例では、省略する。）。

２０〜２３は４つのブロックで１つの機能を構成するブロックで、ＦＦの規模を考慮して分割して設計されたもので、２０と２１は、７０の信号線で接続され、２１と２２は７３の信号線で接続され、２２と２３は７４の信号線で接続され、２０と２３は７１，７２の信号線で接続されている。２０〜２３の回路は、インタフェースの一部のＤＦＦがかかれているが、実際には図示していない最大数千個（プロセスによっては、数万個）のＤＦＦやゲート回路で各ブロックは構成されており、ブロック毎に当該クロックの動作を満足するタイミングが保証されるように設計されている。インタフェース用のＤＦＦとして、２０のブロックでは、２５〜３０のＤＦＦが表記されており、２１のブロックでは、３１〜３３のＤＦＦが、２２のブロックでは３４，３５のＤＦＦが、２３のブロックでは３６〜４０のＤＦＦが、２４のブロックでは４１，４２のＤＦＦが説明のための例として表記されている。各ブロック間では、７０の信号線は２７のＤＦＦのＱ出力端子と３２のＤＦＦのＤ入力端子を接続し、７１の信号線は、２８のＤＦＦのＱ出力端子と３８のＤＦＦのＤ入力端子を接続し、７２の信号線は、３０のＤＦＦのＱ出力端子と３７のＤＦＦのＤ入力端子を接続している。７３の信号線は、３３のＤＦＦのＱ出力端子と３４のＤＦＦのＤ入力端子を接続している。７４の信号線は、３５のＤＦＦのＱ出力端子と３６のＤＦＦのＤ入力端子を接続している。また、２０のブロック は２−１、２−２の入力端子がそれぞれ、２−２０，２−１９のＩＯパッドを介して直接入力され、２−１１のＩＯパッドを通して２−７の出力端子に直接外部に信号ＳＩＧ４ＯＵＴが出力される。

同様に、２３のブロックからは、２−１２，２−１３のＩＯパッドを通してそれぞれ、２−７，２−８の出力端子に信号ＳＩＧ１ＯＵＴ，ＳＩＧ２ＯＵＴが出力される。２１のブロックには２−４の入力端子が２−１６のＩＯパッドを通してＳＩＧ３ＩＮの信号が直接入力されている。

２４のブロックには、２−５の入力端子が２−１５のＩＯパッドを通してＳＩＧ４ＩＮの信号が直接入力されており、同時に、２−１４のＩＯパッドを通して２−９の出力端子に直接外部に信号ＳＩＧ３ＯＵＴが出力される。２４のブロックは他のブロックと関係の無い独立した機能ブロックとなっている。各ブロックには、本実施例ではＭＡＸ３０００個程度のＦＦで構成されているが，図では，説明に必要な最小限のＦＦしか表示していない。

次にクロック系統の接続及び機能、動作について説明する。ブロック内のクロックの接続については、２３のブロック内を例にとって説明する。１４，１５，１６，１７のクロックバッファは、それぞれ違うドライブ能力を持つバッファで、ＦＦの位置と役割に応じてタイミング調整を微調するために、使い分けられている。（通常、バッファは、２個のインバータの組み合わせで作られるため，前段のインバータのデメンジョン（ドライブ能力）と、後段のインバータのデメンジョン（ドライブ能力）の組み合わせをかえることで、必要なドライブ能力と、遅延時間を有するバッファを作る事が出来る。必要なら複数このバッファを組み合わせる事も可能である（「超高速ＭＯＳデバイス 著者 菅野卓雄監修香山晋編」、培風著、Ｐ２３６〜Ｐ２５７参照）。

１４のクロックバッファは、３６のＦＦが、他の２２のブロック中の３５のＦＦからの信号を受けるＦＦのクロックとして使用され，３６のクロック端子に例としてつながっているが、当然その他、それと同等のタイミングを作る必要のある図示されていない他のＦＦのクロック端子にも接続されている。

同様に１５のクロックバッファは、３７，３８のＦＦが、他の２０のブロック中の２８，３０のＦＦからの信号を受けるＦＦのクロックとして使用され，３７，３８のクロック端子に例としてつながっているが、当然その他、それと同等のタイミングを作る必要のある図示されていない他のＦＦのクロック端子にも接続されている。

同様に１６のクロックバッファは、３９のＦＦのクロック端子に接続され、同様に１７のクロックバッファは、４０のＦＦのクロック端子に接続され、それぞれ外部端子に接続される外部回路と同期がとりやすくタイミング調整されている。他のブロックにあるクロックバッファもそれぞれのブロックのレイアウトの位置、制御対象のＦＦの数でドライブ能力を調整して構成されている。同様に、７，８クロックバッファで２０のブロック中のＦＦのタイミングのチューニング行い、９，１０のクロックバッファで２１のブロック中のＦＦのタイミングのチューニング行い、１１，１２，１３クロックバッファで２２のブロック中のＦＦのタイミングのチューニング行い、１９、１９−２のクロックバッファで２４のブロックのタイミングのチューニングを行っている。

これらのタイミングのチューニング例を一例として、図９にタイミングチャートを示す。実際、２０，２１，２２、２３、２４のブロックは小さく分割されているので、内部のＦＦのクロックスキュータイミングは±３００ｐｓのばらつきに抑える設計が可能である。そして、２０，２１，２２，２３、２４はそれぞれ、図９（ａ）のように互いに５００ＰＳのＣＬＫのクロック入力端子からのデレーを持つように１、２，３，４，５、６のデメンジョン（ドライブ能力）をチューニングする事で，電源ＯＮ，ＯＦＦの過渡電流を連続にかつ、ｄｉ／ｄｔの傾斜を小さくする設計が可能となる。図９（ｂ）にそのようにブロックのタイミング調整をした場合の、総電流の様子を示すグラフを示す。又、従来のようにすべてのＦＦを±３００ＰＳのスキューの範囲のタイミングで調整した場合の電流のグラフを図９（ｃ）に示す。

今簡単のために、２０，２１，２２、２３、２４のブロック中のＦＦの数が同数とすると、それぞれのブロックで流れるピーク電流がＰ（ｍＡ）とすると、９−３の場合のピーク電流は、５×Ｐ（ｍＡ）となり、従来例に対して、５つのブロックに分割した場合、同じスキューの範囲でのチューニングでもｄｉ／ｄｔの値は、１／５程度となる。ただし、このように複数のブロックに分割した場合、２４のように他のブロックとのインタフェースを持たない独立した機能ブロックは、ブロック間のタイミングのチューニングを考える必要は無く、ＩＯとクロックとのＡＣスペック規定に従って、クロックのチューニングをすれば良い。

具体的には，２−３のＣＬＫに対する２−５のＳＩＧ４ＩＮの入力信号のセットアップホールド規定、及び、２−９のＳＩＧ３ＯＵＴに対する出力遅延規定を調整すればよい。そしてこのブロックは、他のブロックの配置場所を考慮した遅延条件を宛てて、そのブロック自体は，±３００ＰＳ（６００ＰＳの範囲）のスキュー範囲でクロックの到達時間がばらつくように１９，１９−２クロックバッファのデメンジョンを調節する。必要であれば、さらに異なったドライブ能力、遅延時間を持ったクロックバッファをブロック内に追加して調整する必要がある。（これは，他のブロックも同じである。）それに対して，２０〜２３で構成される機能ブロックの場合には、ブロック間のデータインタフェースのタイミングの調整も、ＡＳＩＣの外部とのＩＯのタイミング以外に必要となる。そのような部分は、タイミング調整が容易（クロックに対するセットアップホールド保証）となるように、２８，３８のＦＦ間、３０−３７のＦＦ間、２７−３２のＦＦ間、３３，３４のＦＦ間、３５−３６のＦＦ間のように間にゲート回路をおかず、直接ＦＦでデータを受けるようにする事で，タイミング調整を簡単にできるようにする事ができる。

そして、例えば２３のブロック自体は、２０，２２とのブロック間のＡＣスペックを満足しつつ、かつ、２−７，２−８の出力端子に対する出力遅延（ＣＬＫに対する）等のＡＣスペックを満足しつつ、そのブロック内で±３００Ｐｓのスキューに収まるように、１４〜１７のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。そのことは、他のブロックも同様の扱いでデレーのチューニングをすればよい。

２０のブロックは、２１，２３のブロック間のタイミングを考慮しつつ、２−１の入力端子のＡＣ規定、即ち当該入力端子の入力信号のＣＬＫに入力されるクロックに対するセットアップ、ホールドを守るように、かつ、２−６の出力端子に対する出力遅延（ＣＬＫに対する）等のＡＣスペックを満足しつつそのブロック内で±３００Ｐｓのスキューに収まるように、７〜８のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。

同様に、２１のブロックも同様である。即ち、２０，２２とのブロック間のＡＣスペックを満足しつつ、かつ、２−４の入力端子のＡＣ規定、即ち当該入力端子の入力信号のＣＬＫに入力されるクロックに対するセットアップ、ホールドを守るように、又、２−６の出力端子に対する出力遅延（ＣＬＫに対する）等のＡＣスペックを満足しつつ、そのブロック内で±３００Ｐｓのスキューに収まるように、７〜８のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。

同様に、２２のブロックも同様である。即ち、２１，２３とのブロック間のＡＣスペックを満足しつつ、そのブロック内で±３００Ｐｓのスキューに収まるように、１１〜１３のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。

これらの計算は、当然図２のレイアウトのブロック図のレイアウトイメージを用い、回線距離、配線容量、配線インピーダンス、バッファの駆動能力、負荷の大きさ等を考慮してレイアウトしたときのタイミングがメットするようにチューニングされる。このように構成することにより、電源配線上の電流の遅延時間が事実上無いとしてかつ、理想的電圧源が印加されていると考えると、回路を流れる電流が、従来手法であれば図９（ｃ）に対して，今回の物であれば、図９（ｂ）の様に電流ピークを小さくし、かつ立ち上がりｄｉ／ｄｔを小さくすることができる。また、電流が連続的に流れるように考えているので、電流の立ち上がり、立下りが急峻になる部分は、最初と、最後の部分しか生じなくなる。

（第二の実施例）
図３（ａ）に、１電源の場合のＧＮＤ，ＶＣＣの電源の配線を示す。この図では、各辺にＶＤＤ，ＶＳＳが２組ずつ構成されており、また、ＬＳＩのチップ上には、そのＩＯパッドに供給するための、ＩＣの外周を取り巻くように構成されているＶＤＤリング３−５、ＶＳＳリング３−４が構成されている。（図２においては、２−１１〜２−２０までのＩＯパッドも同等の扱いをされている）具体的には，４−１の入力パッド、４−３の出力パッドはそれぞれ、そのＶＤＤの電源端子、ＶＳＳ電源端子は、３−５，３−４のリングに接続されている。（図２においては、２−１１〜２−２０までのＩＯパッドも同等の扱いをされている）配線は、レーヤ−を変えて配線することで互いに重なることなく分離して配線することが出来、内部の必要なところで，コンタクトをとることで、電源を供給する事ができる（配線の自由度のため）。

４−１は、同一電源で駆動される３−７のバッファに接続され、４−３は、同一電源で駆動される３−８のバッファで駆動される。このような構造のＡＳＩＣは、現在では、０．３５ｕｍのルール等（０．３ｕ〜０．６５．ｕルール）で使用されており、多ＰＩＮのＩＯを使いたいとき、かつ、比較的ゲート規模が小さいとき等に電源端子を節約できるので，使われることが多い。ただし、それに対して，図３（ｂ）のような２電源方式のＡＳＩＣが考えられている。

次にこれについて、説明する。３−３を電源分離領域として、内部を内部電源領域、その外部を外部電源領域として、別電源で制御できるように、ウエルを分離して構成して、その間の耐圧を十分とれる構造にしてあるＡＳＩＣであり、内部電源には、各辺から、一対づつのＶＤＤＩＮα、ＶＳＳＩＮαが入力から供給されている。

又，外部のＩＯパッド等のインタフェース用の電源は、それとは別の電源、ＶＤＤ，ＶＳＳがやはり各辺から一対づつ供給されている。（詳細構造は、公知のため省略する）この場合、当然、ＶＤＤ，ＶＳＳ，ＶＤＤＩＮα、ＶＳＳＩＮαの信号線の配線層は互いに独立なレーヤで構成され、互いに絶縁膜でさえぎられ、ショートしない構造となっている。ただし、ＶＳＳとＶＳＳＩＮαは、Ｓｉ基板上で、接続されているため，外部で接続しても問題は生じない。この場合、ＶＳＳ，ＶＤＤは、ＩＯパッドの電源として通常使われ，具体的には，３−５のＶＤＤリングを通じて４−４の入力パッド、４−５の出力パッドのＶＤＤ電源として供給され、３−４のＶＳＳリングを通じて４−４の入力パッド、４−５の出力パッドのＶＳＳ電源として供給されている。

それに対して，ＶＤＤＩＮα、ＶＳＳＩＮαは、内部ロジックにたいして供給されている電源であり、３−３の電源分離領域の内側のふちを沿うように、ＶＳＳＩＮα、ＶＤＤＩＮαのリングが構成されている。（ＩＯパッドとは、外部信号と、ＡＳＩＣ内部のインタフェースとして入れられる一種のバッファで、シュミットトリガ等の波形整形機能や、ノイズリダクション機能等を有した入力パッドや、外部の付加に応じたドライブ能力を持つ出力パッド等があり，外部の静電気防御回路等と一緒になって構成された回路の総称である）ＶＳＳは、特に、リーク電流が、外部電源領域と内部電源領域で生じないように、ガードリングとしても機能する。これらの、電源は内部ロジックの電源として、使われ，例えば，ＩＯパッドとのインタフェースに位置する４−４の入力信号をレベル変換する３−１のレベルシフタ、又内部の信号を４４−５のＰＡＤを通じてＳＩＧαＯＵＴに出力するたもの信号を内部信号から外部信号へレベル変換するレベル変換回路３−２への電源も供給している。このように構成された２電源方式のＡＳＩＣは、内部とＩＯＰＡＤ部の２電源を分けなければ、ＩＯのインタフェース電圧３．５Ｖ以上のものに対応できない、０．２５ｕｍ以下のＡＳＩＣに通常適用されるが、ノイズ対策用としても、ＩＯと、内部電源を分離する事で、使われる事もある。このような場合には、内部電源と、ＩＯＰＡＤの電源が異なるので，内部回路で、同時スイッチングノイズが生じても、その、ノイズの載った電源で、ＰＡＤの電源が揺らされる事が無く、動作が可能である。又、電源毎に独立に、ノイズ対策即ち、ＶＤＤ，ＶＳＳ間へのＣの追加等で、ＬＳＩの外部からノイズ対策が可能である。

しかし、この場合には、２電源にすることにより、余計なＩＯパッドが必要となり、ＡＳＩＣのコストアップにつながってしまうし、内部でノイズが発生しているとき、直接輻射で外部にノイズが出力される危険性も避けられない。

そのため，今回のような実施例１で述べた不要輻射対策をすれば、図３（ａ），図３（ｂ）のどちらの物に対しても不要輻射効果があるが、図３（ａ）の１電源のものは、実施例１の対策が無ければ、実際には、内部のスイッチングノイズが、ＩＯＰＡＤにのり、内部クロックに同期した高調波がＩＯ信号に重畳されて出力され、ノイズを取るのが，非常に困難となるため，効果が期待できる数少ない手法となっている。

いま説明した事を、図４（ａ）、図４（ｂ）に等価回路に示してある。次にこのことに関して、定量的に説明する。今、ＱＦＰ構造の２５６ＰＩＮのＡＳＩＣについて説明する。このようなパッケージの外周は、２５ｍｍ×２５ｍｍぐらいあり、内部におくｃｈｉｐのパッドサイズも通常、５ｍｍ２程度、またはそれ以上ある。このような構造のＶＤＤから４−１，４−２，４−３の入力ＰＡＤ，内部ロジック、出力ＰＡＤにいたる引きまわれる配線長は、５ｍｍから１５ｍｍぐらいあり、等価回路的に考えても、少なくともＡＳＩＣ上の配線だけでも５ｍｍ以上ある。

また、同時に、ＶＳＳから４−１，４−２，４−３の入力ＰＡＤ，内部ロジック、出力ＰＡＤにいたる内部に引き回される配線長も同等あると考えられる。このような条件で、ＡＳＩＣのクロックスキューの調整を、±３００ＰＳ程度に絞ると、部分的には立ち上がりが１５０ＰＳ程度又はそれ以下〜２５０ＰＳ程度の条件が出来てしまう可能性があり、事実そのレベルのスキューで不要輻射がでる事が確認されている。レイアウト条件においては，ｄｅｓｉｇｎ ｗａｖｅ ｍａｇａｚｉｎｅ ２００２年１１月号Ｐ１４３に紹介されているように、
ｔｄ＝Ｌ√εｒ／Ｃｏ（Ｌ：配線長、Ｃｏ光速、εｒ：比誘電率、ｔｄ 電圧の立ち上がり時間）
の条件より立ち上がりｔｄが厳しくなると、回路を分布定数的に扱う必要がでてくることが知られている。

このことは，このぐらいの急峻な信号の立ち上がりが生じると、回路定数が変わってしまい，分布定数で扱う必要のある領域となってしまい，それによって、回路から不要輻射が当然増加してしまうことが分かっている。例えば、ｔｒ＝０．２ｎｓの立ち上がりでは、εｒ＝３．９のＡＳＩＣのＳｉＯ２上では、Ｌが６ｍｍ以上あると、分布定数で扱わねばならぬ領域に入ることがわかるが、このことは，このレベルのスキューの範囲では、チップサイズが１０ｍｍ２程度が普通のＡＳＩＣにおいては，容易に不要輻射が生じてしまう可能性があることが、推察されるし、実際起こっている。この場合、その不要輻射の信号が、ＶＤＤ、ＶＳＳラインに乗り、それが、４−３の出力ＰＡＤの電源をふらし、結果としてその変位が４−３の出力ＰＡＤが出力する出力信号にクロックによる遷移実施時の不要輻射信号が、重畳されたり、直接空間への輻射として外部に出力されてしまう原因となる。このため，このような４−２の内部ロジックを、第一の実施例のように、レイアウト時にタイミング管理して、スキューを十分大きく広げることにより、（ｔｄ＞Ｌ√εｒ／Ｃｏとなるような条件で）不要輻射を小さくしたり、防ぐが可能となる。なお、このような不要輻射が良く起こるのは，高速動作用ＡＳＩＣであるが、通常のＡＳＩＣでも、通常のゲートの充放電による過渡電流と、貫通電流の和でこのような輻射が生じる可能性があり、そのような場合でもこの対策は非常に有効である。又、周波数的にも、１０ＭＨＺ〜５００ＭＨＺの範囲で動作するＡＳＩＣに特に有効である。これ以上の周波数の場合は、十分なスキューを取る余裕がなくなるため，このような手法以外で不要輻射対策をとる必要がある。１０ＭＨＺ以下の周波数でもスキューをきつくするようにチューニングする現代のツールを用いた場合、有効となる。

（第三の実施例）
図１１に第３の実施例を示す。１１−１〜１１−５がＰＣＨ ＭＯＳ ＦＥＴによって形成されるＭＯＳ容量で、１１−６〜１１−１０がＮＣＨ ＭＯＳ ＦＥＴによって形成されるＭＯＳ容量で、１１−１と１１−６，１１−２と１１−７、１１−３と１１−８、１１−４と１１−９、１１−５と１１−１０がペアーとなり、それぞれ、２０，２１，２２，２３，２４のブロックに供給されるＶＤＤ，ＧＮＤ間に接続されている。これらのペアーは、それぞれ、図２の、２−３４，２−３３，２−３２，２−３１，２−３０の領域のゲートを形成するためのＭＯＳＦＥＴを容量にして、用いている。個別のＭＯＳＦＥＴは、ＰＣＨ ＭＯＳは、ゲートとソースがＶＤＤに接続され、ドレインがＶＳＳに接続される構造になり、ＮＣＨＭＯＳは、ゲートとソースがＶＳＳに接続され、ドレインがＶＤＤに接続される構造となっている。

このように構成することで、ブロック毎に分けて電源に容量を付加することが出来、各ブロックに流れる過渡電流のピークを制限し、電流の立ち上がりを遅くする事が可能となる。

（第四の実施例）
図１２に実際このような、ノイズの生じるＡＳＩＣに流れる実際の電流波形を示す。この電流は、複数ある電源端子、例えば一本のＧＮＤ端子をＯＰＥＮとして、外部のＧＮＤと、そのｏｐｅｎにされたＡＳＩＣのパッケージのオープンにされたＧＮＤＰＩＮ間の電圧を測る事によって、実際測定できる。このように、実際外部に不要輻射が生じるのは、電流波形が急峻になる電流の立ち上がり側、即ちｔｒ（１０％〜９０％）側（又は、それを基準として生じるリンギングや、電圧のステップ変化）であり、この値が、５００Ｐｓ以下の場合、本特許で説明したようなモードの不要輻射が生じやすくなる。このため，このｔｒが、５００Ｐｓ以上になるように、（ｍｏｓ容量の場合図１１のようにＡＳＩＣを構成し、また拡散容量は、この図のＭＯＳ容量を拡散容量に置き換えればよい）このように、ＡＳＩＣ内部に、そのＡＳＩＣの論理ゲートを構成するためのＭＯＳＴＲを用いて構成した。ＭＯＳ容量等（その他の拡散容量でも可）を各ブロック毎に、または、分散して、ＶＤＤ、ＧＮＤの電源間に付加することで，この不要輻射を削減、または消滅させる事が可能となる。このように、実際の電流の立下り時間には、ｔｒの数倍かかる場合もあるので、ブロック間のタイミング調整による最大スキューは、前記クロックに加えるクロックの最大周期の±２／１０程度又はそれ以下に抑えることが好ましく、それ以上になると、ＡＳＩＣの機能の実現が逆に困難になる。

次に、このことに関して，図１４の等価回路を用いて説明する。（固定定数としての）１４−１は、外部電源で、電圧ＶＩＮ、内部に内部抵抗０の理想的電源（定電圧電源）である。

１４−２から１４−４は、それぞれ直列に接続され、リードフレーム、ボンデイングワイヤー、電源端子（ＡＳＩＣ上の電源ＰＡＤ）からＡＳＩＣ内の１４−１３で示されるブロックまでの配線の、それぞれの構成要素のＬ成分（インダクタンス）で、標準的には（Ｃｕのリードフレーム＋金線＋Ａｌ配線）それぞれ２０ｎＨ程度の値（固定定数として測定すると）を持つ。なお、１４−２は、Ｌ１、１４−３は、Ｌ２、１４−８は、Ｌ３のインダクタンスを持つものとする。１４−６，１４−７，１４−８は、それぞれ直列に接続され、リードフレーム、ボンデイングワイヤー、電源端子（ＡＳＩＣ上の電源ＰＡＤ）からＡＳＩＣ内の１４−１３で示されるブロックまでの電源端子までの配線の、それぞれ抵抗成分で、標準的には，数ｍΩ〜数百ｍΩ程度の値を持つ。１４−２と、１４−６は、互いに並列接続されており合わせた形でリードフレームの等価インピーダンスをあらわし，１４−３と、１４−７は、互いに並列接続されており合わせた形でＡＳＩＣを接続するボンデイングワイヤー（金線）の等価インピーダンスを表し、１４−４と、１４−８は、互いに並列接続されており、合わせた形で、電源端子（ＡＳＩＣ上の電源ＰＡＤ）からＡＳＩＣ内の１４−１３で示されるブロックまでの電源端子までの配線の等価インピーダンスをあらわす。同時に、１４−５と１４−９は、１４−１３のブロックが接続されているＰＡＤと同じ電源端子（ＡＳＩＣ上の電源ＰＡＤ）から、ＡＳＩＣ内の１４−１２で示される別ブロックまでの配線のインピダンスのＬ（インダクタンス）成分と、抵抗成分で、互いに並列接続され、その両者あわせたものがその等価インピーダンスである。

本来、これと同等の構造のインピーダンスが、ＧＮＤ側のパスにも存在するが、今は，簡単のために、ＶＤＤ側だけ示している。

次に、１４−１２，１４−１３のブロックの等価回路（数千個のＦＦのＯＮ，ＯＦＦの遷移条件の電流変化時のモデル）について、図１４（ｂ）で説明する。これらのブロックは、クロックがＨ−＞Ｌ、Ｌ−＞Ｈに切り替わった瞬間に、１４−１６が（ＶＤＤ側の電源端子）、他方がＧＮＤに接続されている。１４−１５の低ＯＮ抵抗の一方の端子にスイッチして切り替わり、その次の瞬間、他方がＧＮＤに接続されている、１４−１４の急激にＯＮ抵抗が増大する可変抵抗に切り替わるモデルとして、表現されている。そして、１４−１２、１４−１３の各ブロックの直近の電源ライン間（ＶＤＤ側、及びＶＳＳ側）には、それぞれ、１４−１０、１４−１１のコンデンサが挿入されている。

このように構成された回路を動作させた場合の動作に関して説明する。クロックが反転する直前では、１４−１０、１４−１１のコンデンサーには、ＶＩＮの電圧と同じ電圧となるような電荷がたまっている。また、１４−１２と１４−１３では、反転のタイミングが３〜５００ｎｓずれている物とする。（１４−１２のほうが後にスイッチングする。今簡単のために１４−１３が反転したときには、１４−１２，１４−１０の影響は無視できると考える）。クロックが反転すると、１４−１６が、１４−１５のオン抵抗側にスイッチされ、１４−１０、１４−１１のチャージされた電荷が放電される。容量の電圧が、（ＶＩＮ×Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）の電圧まで放電されて下がるまでは，Ｃがない場合流れるイニシャル電流（ＶＩＮ）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）より、小さなイニシャル電流（ＶＩＮ−Ｖｃ）／（Ｒ１＋Ｒ２＋Ｒ３）の電流がリードフレーム、ボンデイングワイヤー、ＡＳＩＣ内部配線を流れる。

具体的に計算すると，前記条件下では、Ｃがあるときの方が，必ず、Ｖｃ／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）の電流分だけ、少なくて済む。次の瞬間、１４−１３は、１４−１６が１４−１４の抵抗が急激に増加する可変抵抗側に切り替わり、数百ＰＳたつと、ほぼ∞の抵抗と見なせる状態となる。この状態になると、Ｌ１，Ｌ２，Ｌ３に流れていた電流と同じ電流をそれらのＬが流そうとするため，Ｌ中のエネルギーの逆起電力がＶＩＮに加算されて１４−１３の電源間に加わる事になる。この場合も、１４−１１のＣがある場合，Ｃの端子間の電位を連続に変化させようと、Ｃの再充電が始まるため，急激な１４−１３のブロックの電源間の電位変化は避けられる。（逆にいえば，このような急激な電位変化がノイズの一つの原因となる可能性も大きい）１４−１１のＣの電位がＶＩＮにほぼ充電された時点で、１４−１２のブロックのクロックが反転するように設計してあると、１４−１１で上記で説明した事と同じことが，１４−１２側のブロックでも独立に起こるようになり、Ｌ１，Ｌ２で、１４−１２と１４−１３のブロックのクロックの反転時の大電流が同時に重畳して流れることを避ける事ができ、Ｌ１，Ｌ２での過剰なエネルギー蓄積に伴う過剰な電位変化を避ける事が可能となる。

このように、容量をブロック毎にその直近に電源間に挿入する事で，特に図１２の電流波形の立ち上がりｔｒが、５００ＮＳ以上になるようにＣを付加することで，内部の配線等でのＬ成分を分布定数的に扱わない条件とする事で，Ｌに蓄えられ、輻射されるノイズを削減できると共に、そのエネルギーで内部の電位の急変も抑える事ができる作用が生じる。結果として、図１２でマイナスに流れるＬに蓄えられるエネルギーによって生じるマイナスの電流も抑える事が出来、ＡＳＩＣの制御が安定化される作用が生じる。また、分割したブロック毎のピーク電流が重ならない様に、クロックの反転のタイミングをブロック間でずらす事により、前記、Ｌ成分（Ｌ１，Ｌ２）に一度に蓄えられるエネルギーを抑える事が出来、急激な電圧変化を抑える作用が生じる。なお、ここで、ｔｒの定義として、不要輻射対策していない場合、Ｌによるリンギングが生じやすくなるので、ｔｒは、最初の電流のピークを基準にする物とする。なお、ここでは、Ｃ、Ｒ，Ｌを固定定数としたが，ｔｒが５００ｎｓ以下のレベルでは，分布定数として扱う必要のあることは，勿論である。

（第五の実施例）
図１３に第５の実施例の複写機のブロック図を示す。複写機１３−１は、通常、スキャナー、プリンターより構成され、外部の人間のキー操作で、圧板上の被複写情報が、転写媒体上にコピーされるようにスキャナー、プリンタに備えられたモータが紙等の媒体を搬送しながら、媒体の位置を検出するセンサーで位置情報を検出して、媒体の位置を正確に把握して情報をコピーするように動作するが、この一般的な動作に関しては公知なので省略する。

このような複写機で，例えば、ＡＳＩＣ１３−４のモータ制御用ＡＳＩＣは、本特許の構成で作られた不要輻射対策の技術を用いていて、１３−３の基板上に実装され、モータドライバの実装された１３−２とは別基板で１３−１の離れた実装領域の確保できる場所に格納されている。１３−２の基板上にはモータドライバが具備されており、その基板は例えばモータの実装される排紙部近くに置かれている。そのドライバーの相信号入力端子が１６−６の信号線を通じて，１３−１０のバッファを介して１３−４のＡＳＩＣのクロック出力端子に接続されている。１３−７は、ドライバの制御信号（レベルでの信号）を渡す信号線とする。

具体的には，１３−６は、１３−２の第２の基板上のバッファ１３−１０の入力端子に接続され、その出力端子が１３−９のモータドライバの（電源の接続は、図示していない部分でＧＮＤ間、ＶＤＤ間で接続されている）又，１３−４の制御出力端子が、１３−５のバッファーの入力端子に接続され、その出力端子が図示されていない１３−１の本体の操作部のモニター表示回路の制御信号入力端子に接続されている。同時に、１３−１の本体の操作部のプリント動作スタート信号が、１３−８を介して１３−４に接続されている構造を、例として説明する。次に動作に関して説明する。今１３−１の本体の操作部のプリント動作スタート信号情報を、第一の基板に構成された１３−４のＡＳＩＣが、１３−８の信号線を通じて検出して、それに対応した制御情報を１３−６、１３−７を用いて１３−９のモータドライバに送出する。同時に、１３−４は、１３−５のバッファを通じて、モータのスタート信号が送出された事を、図示していない本体の制御回路に返すように動作する。このような構成は、通常、ＩＯ部と内部電源分離構造を持つ、２電源方式のＡＳＩＣであれば問題なく構成可能であるが、単一電源構造で、大規模ＡＳＩＣ（１０万ゲート以上）の場合、第一，第二、第三等の実施例のような工夫が無ければ，放射ノイズが大きくなり、ノイズ対策が困難となり、通常、基板をまたいでの信号のやり取りの場合，同一基板上に１３−５の様なバッファーや、トランジスタ等の信号変換回路を設けてノイズ成分をカットオフしたりして、ノイズ対策を行っている。

それに対して、本クレームのようにクロックスキューを分散させたり、ＡＳＩＣ内部に、ゲートを構成するＭＯＳ ＦＥＴ等で容量を付加することで，このノイズ成分を低減させることが出来、１３−６，１３−７のように、同一基板上にバッファーや、トランジスタ等の信号変換回路なしで、不要輻射を増大させず、基板を跨ぐ配線接続が可能となる。なお、上記のように、ＩＯと内部電源を別構成にしているＡＳＩＣにおいても、内部の回路で電源部にノイズが乗り、内部ゲートのスレッシュホールド電圧が変動する事で、ＡＳＩＣで生成するクロック生成回路のクロックの出力クロックに微妙なジッタが出るような場合、例えばそれが、ＣＣＤの駆動回路等だとすると、クロックにジッタが乗ることで、画像にノイズ成分が乗ってしまう問題がある。このような場合も、クロックのスキューを分散化することや、内部のブロック毎に電源間に容量を付加することは，非常に効果が生じる。

第一の実施例を説明する図 第一の実施例のレイアウトブロック図 （ａ）は１電源系ＡＳＩＣの電源構成とインターフェースのブロック図、（ｂ）は２電源系ＡＳＩＣの電源構成とインターフェースのブロック図 （ａ）はＡＳＩＣのＩＯと、内部回路の電源分離を説明する詳細図、（ｂ）はＡＳＩＣのＩＯと、内部回路の電源分離を説明する詳細図 電流波形の時間的変化を示す図 （ａ）はＤＦＦの詳細説明図、（ｂ）はＦＦのドライバ回路図 （ａ）、（ｂ）はインバータの詳細説明図 （ａ）、（ｂ）はＤＦＦの貫通電流として流れる電流を説明する図 （ａ）、（ｂ）、（ｃ）はブロック毎に流れる電流と、全体電流を示す図 ブロック間のタイミングのずれを説明するタイムチャート ＡＳＩＣ内部にＭＯＳ容量を付加した図 リードフレーム端子で観測される実電流波形の図 第５の実施例を示す図 （ａ）、（ｂ）はＡＳＩＣの電源系の等価回路を示す図

符号の説明

１−６ グローバルバッファ
２５−４２ ＤＦＦ
７−１９ クロックバッファ
２−１１〜２−２１ ＩＯパッド
ＶＤＤ ＶＤＤＩＮα ＋電源（端子）
ＶＳＳ、ＶＳＳＩＮα −電源（端子）
１４−２，１４−６ リードフレームの等価回路
１４−３，１４−７ ボンデイング ワイヤーの等価回路
１４−４，１４−８ １４−１３ブロックへの配線部の等価回路
１４−５，１４−９ １４−１２ブロックへの配線部の等価回路
６−１，６−２ インバータ
７−１，７−２ ＭＯＳＦＥＴ

Claims (1)

1. １チップで構成されるＡＳＩＣにおいて、
   複数のフリップフロップが、１ブロックあたり所定数以下のフリップフロップを有する複数のブロックに分割され、
   前記複数のブロックは、同一の電源が供給され、かつ、同一クロックで駆動され、前記ＡＳＩＣのクロック入力端子からのクロックの伝播遅延が前記複数のブロック毎に互いに異なるように、前記クロック入力端子と前記複数のブロックのそれぞれの間に互いに異なる遅延時間のバッファが設けられ、
   前記複数のブロックの電源供給部に、ＭＯＳＦＥＴによって構成されるＭＯＳ容量が並列に接続され、
   前記ＭＯＳ容量は前記ＡＳＩＣの制御に用いられない空きゲートであることを特徴とするＡＳＩＣ。

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