JP3598065B2 - スイッチングレギュレータおよびこれを用いたｌｓｉシステム - Google Patents
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Description
【０００１】
技術分野
本発明は、スイッチングレギュレータに関する技術に属するものであり、特に、スイッチングノイズを低減する技術に属する。
【０００２】
背景技術
近年、携帯電話やノート型パソコン等の携帯電子機器の普及にはめざましいものがある。これに伴い、半導体技術の分野において、低消費電力化技術は必須のものとなってきた。ＬＳＩの消費電力を抑えるためには、ＬＳＩ自体の電源電圧を下げるのが効果的であり、このために、効率の高い電源電圧変換回路が必要となっている。
【０００３】
スイッチングレギュレータは、その動作原理上、リニアレギュレータと比較してはるかに効率の高いレギュレータとして知られ、これまでに、様々な方式が研究開発されている。そして、ＬＳＩの動作高速化や低消費電力化に伴い、スイッチングレギュレータに対して、高効率化および高速スイッチング化の要求が、一層高まっている。
【０００４】
図１８は従来のスイッチングレギュレータであって、降圧型の同期整流方式スイッチング電源（ＤＣ／ＤＣコンバータ）の基本回路構成を示す図である。直流電源１はこのスイッチングレギュレータの出力を生成するためのソースであり、チョッピングの対象である。直流電源１はその電源側が、Ｐ型ＭＯＳトランジスタによって構成された出力用スイッチングトランジスタ２のソース端子に接続され、そのＧＮＤ側が、Ｎ型ＭＯＳトランジスタによって構成された整流用スイッチングトランジスタ３のソース端子に接続されている。
【０００５】
図１９は図１８のスイッチングレギュレータの動作を示すタイミングチャートである。制御部５は出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいてスイッチングトランジスタ２，３のオン・オフ制御を行う。電圧比較器４が出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、この比較結果を受けてパルス生成回路６はオン・オフ制御のためのパルス信号ＳＣを出力する。この信号ＳＣはスイッチングトランジスタ２，３のゲート駆動用バッファ８，９に与えられる。スイッチングトランジスタ２、３のドレイン電圧ＶＤはスイッチングトランジスタ２，３のオン・オフ動作およびダイオード１１によってチョッピングされ、インダクタンス素子１２およびコンデンサ１３を有する平滑回路１０によって平滑され、出力電圧Ｖｏｕｔとして出力される。なお、変換効率は次式で定義される。
変換効率＝（出力電力）／（入力電力）
【０００６】
解決課題
従来のスイッチングレギュレータでは、高い変換効率を維持するためには、スイッチングトランジスタ２，３のオン抵抗をできるだけ下げてスイッチングサイズの最適化を行ったり、スイッチング周波数を上げて高速スイッチングを行うことによって交流損失を減らすことが必要であった。ところが、高速にスイッチングさせる場合には、これに起因して、大きなスイッチングノイズが発生するという問題が生じた。
【０００７】
すなわち、図１８に示すように、電源配線にはいわゆる寄生インダクタ１０２が存在する。そして、スイッチングトランジスタ２，３のソース・ドレイン間電圧ＶＤＳが大きいときには、スイッチング動作による急激な電流変化によって、寄生インダクタ１０２に起因するｄｉ／ｄｔノイズが発生する。このノイズはスイッチングの度に電源電圧レベルを揺らし、これにより、出力電圧Ｖｏｕｔにも同様のノイズが現れる。この結果、出力電圧Ｖｏｕｔに、電源配線の寄生インダクタンス１０２に起因するＬ・ｄｉ／ｄｔのスイッチングノイズが発生してしまう。
【０００８】
このようなスイッチングノイズを低減するために、例えば従来から、容量挿入の共振型スイッチングレギュレータが用いられている。この共振型スイッチングレギュレータは、ＬＣ共振を利用して、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）すなわち零電圧（電流）スイッチングを行うものである。しかしながら、この共振型スイッチングレギュレータは、その制御回路の構成が非常に複雑であり、またタイミング制御も容易ではない。さらに、この共振型スイッチングレギュレータは、出力電流が大きいほど交流損失が大きくなり、この結果、変換効率も低下してしまうという問題を有している。
【０００９】
発明の開示
本発明は、スイッチングレギュレータとして、変換効率を高く維持しつつ、スイッチングノイズを低減することを目的とする。
【００１０】
具体的には、本発明は、スイッチングレギュレータとして、複数の出力用スイッチングトランジスタを備え、前記複数の出力用スイッチングトランジスタがそのオン動作およびオフ動作のうちの少なくとも一方において所定の順に動作するように構成されたものである。
【００１１】
本発明によると、複数の出力用スイッチングトランジスタが、そのオン動作およびオフ動作のうちの少なくとも一方において所定の順に動作するため、スイッチング動作の際の急激な電流変化を抑えることができる。これにより、寄生インダクタに起因するｄｉ／ｄｔノイズを低減することができる。
【００１２】
そして、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタがオン動作のときはオン抵抗の大きいものから順にオンし、オフ動作のときはオン抵抗の小さいものから順にオフするように、構成されているのが好ましい。
【００１３】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタがオン動作のときはトランジスタ幅の小さいものから順にオンし、オフ動作のときはトランジスタ幅の大きいものから順にオフするように、構成されているのが好ましい。
【００１４】
また、前記本発明に係るスイッチングレギュレータにおける，前記複数の出力用スイッチングトランジスタのうちの最初にオンする出力用スイッチングトランジスタは、非飽和領域におけるドレイン電流の値が当該スイッチングレギュレータの最大負荷電流値よりも大きくなるように、構成されているのが好ましい。
【００１５】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタは複数の群に分かれて構成されており、前記複数の出力用スイッチングトランジスタが、オン動作のときは出力用スイッチングトランジスタの個数の少ない群から順にオンし、オフ動作のときは出力用スイッチングトランジスタの個数の多い群から順にオフするように、構成されているのが好ましい。
【００１６】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタに対してそれぞれ設けられ、当該出力用スイッチングトランジスタをその駆動信号に応じて動作させる複数の駆動回路を備え、前記複数の駆動回路のうちの少なくとも１つは、当該出力用スイッチングトランジスタのゲートを前記駆動信号に応じて駆動するインバータと、前記インバータに流れる電流が一定の大きさになるように制御する定電流源回路とを備えたものとするのが好ましい。
【００１７】
さらに、前記少なくとも１つの駆動回路は、前記定電流源回路が制御する前記インバータに流れる電流の大きさを当該スイッチングレギュレータの負荷電流量に応じて制御する電流量制御回路を備えているのが好ましい。また、前記少なくとも１つの駆動回路は、前記駆動信号を入力とし、前記インバータを構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタがともにオンすることのないよう、前記インバータに信号を与えるノンオーバーラップ回路を備えているのが好ましい。
【００１８】
また、前記本発明に係るスイッチングレギュレータにおける複数の出力用スイッチングトランジスタは、サイズが相対的に大きいものが当該スイッチングレギュレータが構成されたＬＳＩのＩ／Ｏパッドに相対的に近い位置に配置され、サイズが相対的に小さいものが前記Ｉ／Ｏパッドから相対的に遠い位置に配置されているのが好ましい。
【００１９】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタの少なくとも１つに対して設けられ、当該出力用スイッチングトランジスタがオンまたはオフするタイミングを当該スイッチングレギュレータの負荷電流値に応じて設定するタイミング設定回路を備えているのが好ましい。
【００２０】
また、前記本発明に係るスイッチングレギュレータは、複数の整流用スイッチングトランジスタを備え、前記複数の整流用スイッチングトランジスタがそのオン動作およびオフ動作のうちの少なくとも一方において所定の順に動作するように構成されているのが好ましい。さらに、前記複数の整流用スイッチングトランジスタがオン動作のときはオン抵抗の大きいものから順にオンし、オフ動作のときはオン抵抗の小さいものから順にオフするように、構成されているのが好ましい。
【００２１】
さらに、前記複数の整流用スイッチングトランジスタに対してそれぞれ設けられ、当該整流用スイッチングトランジスタを、その駆動信号に応じて動作させる複数の駆動回路を備え、前記複数の駆動回路のうちの少なくとも１つは、当該整流用スイッチングトランジスタのゲートを前記駆動信号に応じて駆動するインバータと、前記インバータに流れる電流が一定の大きさになるように制御する定電流源回路とを備えたものとするのが好ましい。
【００２２】
また、前記複数の整流用スイッチングトランジスタの少なくとも１つに対して設けられ、当該整流用スイッチングトランジスタがオンまたはオフするタイミングを当該スイッチングレギュレータの負荷電流値に応じて設定するタイミング設定回路を備えているのが好ましい。
【００２３】
また、前記複数の出力用スイッチングトランジスタのうち少なくとも１つがオンしているとき、前記複数の整流用スイッチングトランジスタがオンすることを防止する論理回路を備えているのが好ましい。
【００２４】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタのオン・オフ動作を制御する制御部を備え、前記複数の出力用スイッチングトランジスタのオン動作のときは、前記制御部は最初にオンする出力用スイッチングトランジスタをオンさせ、他の出力用スイッチングトランジスタはその前にオンする出力用スイッチングトランジスタのゲート信号の変化に応じてオンし、前記複数の出力用スイッチングトランジスタのオフ動作のときは、前記制御部は最初にオフする出力用スイッチングトランジスタをオフさせ、他の出力用スイッチングトランジスタはその前にオフする出力用スイッチングトランジスタのゲート信号の変化に応じてオフするように構成されているのが好ましい。
【００２５】
さらに、複数の整流用スイッチングトランジスタを備え、前記複数の整流用スイッチングトランジスタがそのオン動作およびオフ動作において所定の順に動作するように構成されており、かつ、前記複数の出力用スイッチングトランジスタのオン動作のときは、前記制御部は最初にオフする整流用スイッチングトランジスタをオフさせ、他の整流用スイッチングトランジスタはその前にオフする整流用スイッチングトランジスタのゲート信号の変化に応じてオフし、最初にオンする出力用スイッチングトランジスタは最後にオフする整流用スイッチングトランジスタのゲート信号の変化に応じてオンし、他の出力用スイッチングトランジスタはその前にオンする出力用スイッチングトランジスタのゲート信号の変化に応じてオンし、前記複数の出力用スイッチングトランジスタのオフ動作のときは、前記制御部は最初にオフする出力用スイッチングトランジスタをオフさせ、他の出力用スイッチングトランジスタはその前にオフする出力用スイッチングトランジスタのゲート信号の変化に応じてオフし、最初にオンする整流用スイッチングトランジスタは最後にオフする出力用スイッチングトランジスタのゲート信号の変化に応じてオンし、他の整流用スイッチングトランジスタはその前にオンする整流用スイッチングトランジスタのゲート信号の変化に応じてオンするように構成されているのが好ましい。
【００２６】
また、本発明は、ＬＳＩシステムとして、前記本発明に係るスイッチングレギュレータと、前記本発明に係るスイッチングレギュレータから供給された電圧によって動作するＬＳＩコア部とを備えたものである。
【００２７】
発明を実施するための最良の形態
（第１の実施形態）
図１は本発明の第１の実施形態に係るスイッチングレギュレータの構成を示す図である。図１に示すスイッチングレギュレータは、降圧型の同期整流方式スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）である。
【００２８】
直流電源１は本スイッチングレギュレータの出力を生成するためのソースである。直流電源１の電源側は、Ｐ型ＭＯＳトランジスタによって構成された複数の出力用スイッチングトランジスタスタ２１，２２，２３のソース端子にそれぞれ接続され、ＧＮＤ側は、Ｎ型ＭＯＳトランジスタによって構成された整流用スイッチングトランジスタ３１，３２，３３のソース端子にそれぞれ接続されている。出力用スイッチングトランジスタ２１，２２，２３および整流用スイッチングトランジスタ３１，３２，３３のそれぞれのドレイン端子は、ダイオード１１、並びにインダクタンス素子１２およびコンデンサ１３を有する平滑回路１０に接続されている。
【００２９】
制御部１５は平滑回路１０から出力される当該スイッチングレギュレータの出力電圧Ｖｏｕｔに応じて、各スイッチングトランジスタ２１〜２３，３１〜３３のオン・オフ動作を制御する。制御部１５において、電圧比較器４は出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、この比較結果を示す信号ＳＧを出力する。パルス生成回路１６はこの信号ＳＧを受けて、各スイッチングトランジスタ２１〜２３，３１〜３３のオン・オフ動作を制御するための信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３を出力する。
【００３０】
各スイッチングトランジスタ２１〜２３，３１〜３３に対して、それぞれ、駆動回路４０が設けられている。各駆動回路４０は制御部１５の出力信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３を駆動信号として受けて、対応するスイッチングトランジスタ２１〜２３，３１〜３３を動作させる。スイッチングトランジスタ２１〜２３，３１〜３３のドレイン端子の電圧は平滑回路１０によって平滑され、出力電圧Ｖｏｕｔとして出力される。
【００３１】
ここで、出力用スイッチングトランジスタ２１〜２３はトランジスタ幅が互いに異なっており、２１＜２２＜２３の順にトランジスタ幅が大きくなっている。これにより、出力用スイッチングトランジスタ２１〜２３のオン抵抗は、２３＜２２＜２１の順に大きくなっている。また同様に、整流用スイッチングトランジスタ３１〜３３もトランジスタ幅が互いに異なっており、３１＜３２＜３３の順にトランジスタ幅が大きくなっている。そして、これにより、整流用スイッチングトランジスタ３１〜３３のオン抵抗は、３３＜３２＜３１の順に大きくなっている。
【００３２】
本実施形態では、複数の出力用スイッチングトランジスタ２１〜２３および複数の整流用スイッチングトランジスタ３１〜３３を、そのオン動作およびオフ動作において、所定の順に動作させる。これによって、スイッチング動作時における急激な電流変化を抑え、スイッチングノイズを低減する。
【００３３】
図２はパルス生成回路１６の内部構成を示す図、図３は電圧比較器４の出力信号ＳＧおよびパルス生成回路１６の出力信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３の時間変化を示す図である。
【００３４】
図３に示すように、信号ＳＧが立ち下がるとき、各信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３は所定の順に立ち下がる。ここで、各駆動回路４０においては信号の論理は反転しないものとすると、Ｐ型ＭＯＳトランジスタである出力用スイッチングトランジスタ２１〜２３は信号ＳＡ１〜ＳＡ３の立ち下がりに応じてオン動作を行い、Ｎ型ＭＯＳトランジスタである整流用スイッチングトランジスタ３１〜３３は信号ＳＢ１〜ＳＢ３の立ち下がりに応じてオフ動作を行う。一方、信号ＳＧが立ち上がるとき、各信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３は所定の順に立ち上がる。これにより、出力用スイッチングトランジスタ２１〜２３はオフ動作を行い、整流用スイッチングトランジスタ３１〜３３はオン動作を行う。
【００３５】
信号ＳＡ１〜ＳＡ３によって、出力用スイッチングトランジスタ２１〜２３は、オン動作のときは、トランジスタ幅の小さいものから順に、言い換えると、オン抵抗の大きいものから順に、動作する。すなわち、まず、トランジスタ幅が最も小さい出力用スイッチングトランジスタ２１がオンし、次に出力用スイッチングトランジスタ２２がオンし、最後に最もトランジスタ幅の大きい出力用スイッチングトランジスタ２３がオンする。一方、オフ動作のときは、トランジスタ幅の大きいものから順に、言い換えると、オン抵抗の小さいものから順に、動作する。すなわち、まず、トランジスタ幅が最も大きい出力用スイッチングトランジスタ２３がオフし、次に出力用スイッチングトランジスタ２２がオフし、最後にトランジスタ幅が最も小さい出力用スイッチングトランジスタ２１がオフする。
【００３６】
同様に、信号ＳＢ１〜ＳＢ３によって、整流用スイッチングトランジスタ３１〜３３は、オン動作のときは、トランジスタ幅の小さいものから順（３１→３２→３３）に、言い換えると、オン抵抗の大きいものから順に、動作する。一方、オフ動作のときは、トランジスタ幅の大きいものから順（３３→３２→３１）に、言い換えると、オン抵抗の小さいものから順に、動作する。
【００３７】
このようなスイッチング動作を行うことによって、ドレイン電流の急激な変化を抑え、寄生インダクタ１０２によるＬ・ｄｉ／ｄｔのノイズを低減することができる。
【００３８】
次に、本実施形態に係る複数の出力用スイッチングトランジスタ２０のトランジスタ幅の決定方法について説明する。図４は各出力用スイッチングトランジスタ２１〜２３の特性を示す図である。図４では理解を容易にするために、各出力用スイッチングトランジスタ２１〜２３のゲート電位の立ち下がり時間は同一に設定したものとしている。
【００３９】
まず、複数の出力用スイッチングトランジスタのトータルサイズすなわち総トランジスタ幅を決定する。スイッチングレギュレータにおいて高い変換効率を実現するためには、各出力用トランジスタスイッチのオン抵抗はなるべく小さい方が好ましい。オン抵抗を下げるためにはトランジスタ幅を大きくする必要があるので、高効率と面積とはトレードオフの関係になる。また、トランジスタ幅を大きくすると、トランジスタの寄生容量が増し、スイッチ素子としての応答時間が長くなるため、オン・オフ動作中にスイッチ素子自身によって大きなスイッチング損失、充放電ロスが発生する。
【００４０】
したがって、出力用スイッチングトランジスタのサイズ決定は、高効率なスイッチングレギュレータを設計する上で重要な要素となり、前述のことを考慮しつつ、最適値を選択しなければならない。出力用スイッチングトランジスタのトータルサイズが決定したら、次に、各スイッチングトランジスタのトランジスタ幅を決定する。
【００４１】
まず、初段の出力用スイッチングトランジスタ２１のトランジスタ幅を、そのドレイン電圧−電流特性の非飽和領域におけるドレイン電流の値が、スイッチングレギュレータが出力すべき最大負荷電流値よりも大きくなるように、決定する。図４において、Ａ点は出力用スイッチングトランジスタ２１の特性における非飽和領域と飽和領域との境界点であり、Ａ点における電流値は、スイッチングレギュレータの最大負荷電流値Ｉｍａｘよりも大きい。例えば、出力用スイッチングトランジスタ２１のトランジスタ幅を１ｍｍとする。
【００４２】
仮に、初段の出力用スイッチングトランジスタ２１のみがオン状態である場合において、スイッチングレギュレータの負荷電流値が初段の出力用スイッチングトランジスタ２１のドレイン電流よりも大きいときには、ダイオード１１からの供給電流が大きくなる。この状態で、次段の出力用スイッチングトランジスタ２２がオンすると、急激な電流変化が生じ、ノイズ発生の原因となる。このようなノイズ発生を防ぐために、初段の出力用スイッチングトランジスタ２１を、その特性の非飽和領域におけるドレイン電流の値がスイッチングレギュレータの最大負荷電流値よりも大きくなるように、構成するのが好ましい。
【００４３】
次に、次段の出力用スイッチングトランジスタ２２について、出力用スイッチングトランジスタ２１の特性が飽和領域から非飽和領域に達するときにオンするよう、スイッチング間隔を設定する。そしてそのトランジスタ幅を、初段の出力用スイッチングトランジスタ２１の特性が飽和領域から非飽和領域に達するときのドレイン−ソース間電圧ＶＤＳにおいて、ドレイン電流の時間変化率ｄｉ／ｄｔが一定となるような大きさに、設定する。例えば、出力用スイッチングトランジスタ２２のトランジスタ幅を３ｍｍとする。
【００４４】
さらに、次々段の出力用スイッチングトランジスタ２３についても、オンするときに、ドレイン電流の時間変化率ｄｉ／ｄｔが一定となるように、トランジスタ幅を選択する。例えば、出力用スイッチングトランジスタ２３のトランジスタ幅を１０ｍｍとする。
【００４５】
また、整流用スイッチングトランジスタ３１〜３３のトランジスタ幅についても、ここで説明したのと同様の方法によって、決定することができる。
【００４６】
以上のように本実施形態によると、複数の出力用スイッチングトランジスタを、オン動作のときはオン抵抗の大きいものから順にオンさせ、オフ動作のときはオン抵抗の小さいものから順にオフさせ、各出力用スイッチングトランジスタのトランジスタ幅を電流の時間変化率ｄｉ／ｄｔがほぼ一定になるように最適化する。これにより、出力用スイッチングトランジスタのスイッチング動作時の急激な電流変化を抑えることができ、寄生インダクタによるノイズを低減することができる。
【００４７】
なお、本実施形態では、出力用スイッチングトランジスタおよび整流用スイッチングトランジスタの両方について、複数段に構成しているが、整流用スイッチングトランジスタは必ずしも複数個設ける必要はなく、出力用スイッチングトランジスタのみを複数構成しても、スイッチングノイズ抑制の効果は得られる。ただし、整流用スイッチングトランジスタを複数個設けた場合には、ノイズをより効果的に低減することができる。
【００４８】
また、出力用スイッチングトランジスタまたは整流用スイッチングトランジスタを、オン動作およびオフ動作のいずれか一方において、所定順に動作させるようにしても、かまわない。
【００４９】
さらには、出力用スイッチングトランジスタまたは整流用スイッチングトランジスタを、トランジスタ幅以外の要素によってオン抵抗が異なるように構成してもかまわない。
【００５０】
図５は複数の出力用スイッチングトランジスタの他の構成例を示す図である。図５に示す複数の出力用スイッチングトランジスタ２０Ａは、トランジスタ幅が等しい８個のトランジスタが３個の群に分かれて構成されている。すなわち、トランジスタ２４ａによって第１の群２４が構成され、トランジスタ２５ａ〜２５ｃによって第２の群２５が構成され、トランジスタ２６ａ〜２６ｅによって第３の群２６が構成されている。
【００５１】
この場合には、制御部１５は、複数の出力用スイッチングトランジスタ２０Ａを、その群毎にオンまたはオフさせる。すなわち、第１の群２４のトランジスタ２４ａは信号ＳＡ１によって制御され、第２の群２５のトランジスタ２５ａ〜２５ｃは信号ＳＡ２によってそれぞれ制御され、第３の群２６のトランジスタ２６ａ〜２６ｅは信号ＳＡ３によってそれぞれ制御される。
【００５２】
次に、各群に属するトランジスタの個数の決定方法について説明する。図６は各群２４〜２６のトランジスタの特性を示す図である。図６でも理解を容易にするために、各出力用スイッチングトランジスタのゲート電位の立ち下がり時間は同一に設定したものとしている。
【００５３】
まず、第１の群２４に属するトランジスタの個数を、そのドレイン電圧−電流特性の非飽和領域におけるドレイン電流の値が、スイッチングレギュレータが出力すべき最大負荷電流値よりも大きくなるように、決定する。図６において、Ａ点は第１の群２４に属するトランジスタの特性における非飽和領域と飽和領域との境界点であり、Ａ点における電流値はスイッチングレギュレータの最大負荷電流値Ｉｍａｘよりも大きい。
【００５４】
次に、第２の群２５に属するトランジスタについて、第１の群２４に属するトランジスタの特性が飽和領域から非飽和領域に達するときにオンするよう、スイッチング間隔を設定する。そして、その個数を、第１の群２４に属するトランジスタの特性が飽和領域から非飽和領域に達するときのドレイン−ソース間電圧ＶＤＳにおいて、ドレイン電流の合計の時間変化率ｄｉ／ｄｔが一定となるような最大数に、設定する。ここでは、第２の群に属するトランジスタの個数は３としている。
【００５５】
さらに、第３の群２６に属するトランジスタについて、オンするときに、そのドレイン電流の合計の時間変化率ｄｉ／ｄｔが一定となるように、その個数を設定する。ここでは、第３の群に属するトランジスタの個数は５としている。
【００５６】
このように、電流の時間変化率ｄｉ／ｄｔが一定となるように、各群に属するトランジスタの個数を設定し、オン動作のときはオンするトランジスタの個数を増やしつつオンさせ、オフ動作のときはオフするトランジスタの個数を減らしつつオフさせる。これにより、出力用スイッチングトランジスタのスイッチング動作時の急激な電流変化を抑えることができ、寄生インダクタによるノイズを低減することができる。
【００５７】
なお、ここでは、最初にオンさせる第１の群に属するトランジスタの個数は１としたが、複数のトランジスタを最初にオンさせるようにしても、かまわない。
【００５８】
次に、図１の構成における駆動回路４０の内部構成について、説明する。
【００５９】
図７は駆動回路４０の内部構成を示す回路図である。図７に示す駆動回路４０は出力用スイッチングトランジスタ２３を動作させるものであり、信号ＳＡ３に応じて出力用スイッチングトランジスタ２３のゲートを駆動するインバータ４１と、インバータ４１に一定電流Ｉが流れるように構成された定電流源回路４２とを備えている。なお、図１のスイッチングレギュレータの動作の説明では、各駆動回路４０において信号の論理は反転しないものとしたが、ここでの説明では、駆動回路４０は１個のインバータ４１を備えているものとする。
【００６０】
仮に、駆動回路４０がＰ型ＭＯＳトランジスタ４１ａとＮ型ＭＯＳトランジスタ４１ｂとからなるインバータ４１のみによって構成されているとすると、ゲートの充放電時の電流変化が大きいため、ｄｉ／ｄｔノイズを発生させるおそれがある。そこで、図７に示すような，インバータ４１に流れる電流Ｉが一定の大きさになるように制御する定電流源回路４２を設けることによって、ゲートの充放電時における急激な電流変化を抑えることができ、ノイズの発生を防ぐことができる。
【００６１】
なお、図７に示すような定電流源回路４２を全ての駆動回路４０に設ける必要は必ずしもなく、一部の駆動回路４０にのみ、設けてもかまわない。ゲート充放電時の電流変化に起因するｄｉ／ｄｔノイズは、トランジスタ幅が大きいトランジスタほど大きい。このため、ノイズ除去の効果は、トランジスタ幅が最も大きい出力用スイッチングトランジスタ２３を駆動する駆動回路４０に定電流源回路４２を設けた場合に、最も顕著に得られる。もちろん、その他の出力用スイッチングトランジスタ２１，２２や整流用スイッチングトランジスタ３１〜３３を駆動する駆動回路４０に定電流源回路４２を設けた場合にもノイズ除去の効果は得られ、より多くの駆動回路４０に定電流源回路４２を設けるほど、スイッチングレギュレータ全体として、より顕著なノイズ除去の効果が得られることはいうまでもない。
【００６２】
図８は駆動回路４０の他の内部構成を示す回路図である。図８に示す駆動回路４０Ａは、インバータ４１および定電流源回路４２に加えて、負荷電流モニタ回路４３および電流量制御回路４４を備えている。電流量制御回路４４は、直列に接続され、かつ、定電流源回路４２が有する抵抗４２ａと並列に接続されたトランジスタ４４ａ，４４ｂを備えている。負荷電流モニタ回路４３は負荷電流の大きさに応じて、電流量制御回路４４の各トランジスタ４４ａ，４４ｂのオン・オフを切り替え制御する。これにより、抵抗４２ａの抵抗値が実質的に制御され、インバータ４１に流れる一定電流Ｉの大きさが制御される。
【００６３】
負荷電流が小さいときは、相対的にノイズも小さいので、出力用スイッチングトランジスタや整流用スイッチングトランジスタのゲート充放電を定電流源回路４２によって鈍化させた場合には、当然のことながら、スイッチングレギュレータの効率は劣化する。
【００６４】
そこで、負荷電流の小さいときは、電流量制御回路４４によって定電流源回路４２の抵抗４２ａの一部を短絡することによって、インバータ４１への供給電流Ｉを大きくする。これによって、出力用スイッチングトランジスタ２３のゲート充放電時のゲート電位変化を急峻にし、効率の低下を防止する。
【００６５】
負荷電流モニタ回路４３としては、様々な構成のものが考えられる。例えば、出力電圧Ｖｏｕｔを所定の基準電圧と比較する複数のコンパレータを設け、各コンパレータの出力に応じて電流量制御回路４４の各トランジスタ４４ａ，４４ｂを制御するようにしてもよい。また、出力用スイッチングトランジスタ２３のドレイン電圧をモニターするようにしてもよい。あるいは、このスイッチングレギュレータを備えた機器の動作状態に応じて、負荷電流の大小を判定するようにしてもかまわない。例えば、携帯電話の場合には、通話時は負荷電流が大きく、待ち受けの場合に負荷電流が小さい、と判定するようにしてもよい。
【００６６】
図９は駆動回路４０の他の内部構成を示す回路図である。図９に示す駆動回路４０Ｂは、インバータ４１および定電流源回路４２に加えて、ノンオーバラップ回路４５を備えている。
【００６７】
図７および図８の構成では、出力用スイッチングトランジスタ２３のゲート充放電時における電流変化を鈍化させるために、定電流源回路４２を設けている。しかしながら、インバータ４１に流れる電流量Ｉを絞りすぎると、その分、ゲート充放電に時間がかかり、ノイズ低減は実現されるものの、逆に効率は劣化することになる。出力用スイッチングトランジスタ２３のゲート充放電時の電流変化を鈍化させ、かつ、効率劣化も抑えるためには、インバータ４１のスイッチングを鈍化させる、という方法が考えられる。
【００６８】
しかしながら、この場合には、インバータ４１を構成するＰ型ＭＯＳトランジスタ４１ａおよびＮ型ＭＯＳトランジスタ４１ｂがともにオン状態にある期間が生じるおそれがあり、これにより、インバータ４１に貫通電流が流れてしまう可能性がある。
【００６９】
そこで図９の構成では、インバータ４１のインバータ素子４１ａ，４１ｂのゲート制御のためにノンオーバラップ回路４５を設けて、インバータ素子４１ａ，４１ｂがともにオン状態になることを防止している。これにより、インバータ４１における貫通電流の発生を回避することができる。
【００７０】
さらに、ノンオーバラップ回路４５のインバータ４５ａ，４５ｂは、その内部のトランジスタ幅を非対称に構成するのが好ましい。すなわち、インバータ４５ａは、Ｐ型ＭＯＳトランジスタ４１ａが緩やかにオンし、速やかにオフするように、出力電位の立ち下がりは遅く、立ち上がりは急峻になるように、その内部のトランジスタ幅を設定すればよい。同様に、インバータ４５ｂは、Ｎ型ＭＯＳトランジスタ４１ｂが緩やかにオンし、速やかにオフするように、出力電位の立ち上がりは遅く、立ち下がりは急峻になるように、その内部のトランジスタ幅を設定すればよい。
【００７１】
図１０は図１に示す各出力用スイッチングトランジスタ２１〜２３および整流用スイッチングトランジスタ３１〜３３のレイアウトの一例を概略的に示す図である。図１０に示すように、サイズが相対的に大きいトランジスタ２１，３１はＩ／Ｏパッドに相対的に近い位置に配置する一方、サイズが相対的に小さいトランジスタ２３，３３はＩ／Ｏパッドから相対的に遠い位置に配置する。サイズが大きいトランジスタ２１，３１は高い変換効率を得るために設けられたものなので、Ｉ／Ｏパッドに近い位置に配置し、配線を短くして配線抵抗をより小さくする必要がある。一方、サイズが小さいトランジスタ２３，３３はその高いオン抵抗によってノイズ除去を行うために設けたものであるから、Ｉ／Ｏパッドから遠い位置に配置することによって配線が長くなり配線抵抗が大きくなることは、むしろ好ましいといえる。
【００７２】
また、トランジスタ２１，３１はサージの電荷を逃がすダイオードの役目を果たすので、サイズが大きいトランジスタ２１，３１をＬＳＩチップ外部に近い方に配置することは、サージ保護の面で好ましい。
【００７３】
（第２の実施形態）
図１１は本発明の第２の実施形態に係るスイッチングレギュレータの構成を示す図である。図１１において、図１と共通の構成要素には図１と同一の符号を付している。
【００７４】
図１１の構成では、制御部１５Ａのパルス生成回路１６Ａは、電圧比較器４の出力信号ＳＧを受けて、各スイッチングトランジスタ２１〜２３，３１〜３３のオン・オフ動作を制御するための２個の信号ＳＡ，ＳＢを出力する。また、各スイッチングトランジスタ２１〜２３，３１〜３３に対してそれぞれ、駆動回路４０の前段にエッジ検出回路６０が構成されている。各エッジ検出回路６０の入力Ａ，Ｂには、パルス生成回路１６Ａの出力信号、または、他のスイッチングトランジスタに対して設けられた駆動回路４０から出力されたゲート信号が、入力される。
【００７５】
図１２（ａ）はエッジ検出回路６０の内部構成を示す図、図１２（ｂ）は図１２（ａ）に示すエッジ検出回路６０の入力Ａ，Ｂおよび出力ＯＵＴを示すタイミングチャートである。図１２に示すように、エッジ検出回路６０は、入力Ａの立ち上がりエッジに応じて出力ＯＵＴが“Ｈ”になり、入力Ｂの立ち下がりエッジに応じて出力ＯＵＴが“Ｌ”になる回路である。
【００７６】
図１１のスイッチングレギュレータの動作について説明する。
【００７７】
出力用スイッチングトランジスタ２１〜２３は次のように動作する。パルス生成回路１６Ａは、出力用スイッチングトランジスタ２１〜２３のオン動作のときは、信号ＳＡを“Ｌ”にする。この信号ＳＡの立ち下がりに応じて、まず、オン抵抗が最も大きい出力用スイッチングトランジスタ２１が、オンする。次に、この出力用スイッチングトランジスタ２１のゲート信号の立ち下がりを受けて、次段の出力用スイッチングトランジスタ２２がオンする。そして同様に、この出力用スイッチングトランジスタ２２のゲート信号の立ち下がりを受けて、オン抵抗が最も小さい出力用スイッチングトランジスタ２３がオンする。すなわち、出力用スイッチングトランジスタ２１〜２３は、パルス生成回路１６Ａの出力信号ＳＡの立ち下がりに応じて、オン抵抗の大きい順に、オンする。
【００７８】
一方、出力用スイッチングトランジスタ２１〜２３のオフ動作のときは、パルス生成回路１６Ａは、信号ＳＡを“Ｈ”にする。この信号ＳＡの立ち上がりに応じて、まず、オン抵抗が最も小さい出力用スイッチングトランジスタ２３が、オフする。次に、この出力用スイッチングトランジスタ２３のゲート信号の立ち上がりを受けて、出力用スイッチングトランジスタ２２がオフし、同様にこの出力用スイッチングトランジスタ２２のゲート信号の立ち上がりを受けて、出力用スイッチングトランジスタ２１がオフする。すなわち、出力用スイッチングトランジスタ２１〜２３は、パルス生成回路１６Ａの出力信号ＳＡの立ち上がりに応じて、オン抵抗が小さい順に、オフする。
【００７９】
整流用スイッチングトランジスタ３１〜３３もまた、同様に動作する。パルス生成回路１６Ａは、整流用スイッチングトランジスタ３１〜３３のオン動作のときは、信号ＳＢを“Ｈ”にする。この信号ＳＢの立ち上がりに応じて、オン抵抗が最も大きい整流用スイッチングトランジスタ３１がオンする。この整流用スイッチングトランジスタ３１のゲート信号の立ち上がりを受けて、整流用スイッチングトランジスタ３２がオンし、この整流用スイッチングトランジスタ３２のゲート信号の立ち上がりを受けて、オン抵抗が最も小さい整流用スイッチングトランジスタ３３がオンする。一方、整流用スイッチングトランジスタ３１〜３３のオフ動作のときは、パルス生成回路１６Ａは信号ＳＢを“Ｌ”にする。この信号ＳＢの立ち下がりに応じて、オン抵抗が最も小さい整流用スイッチングトランジスタ３３がオフし、以下、整流用スイッチングトランジスタ３２，３１が順にオフする。すなわち、整流用スイッチングトランジスタ３１〜３３は、パルス生成回路１６Ａの出力信号ＳＢの立ち上がりに応じて、オン抵抗の大きい順にオンする一方、信号ＳＢの立ち下がりに応じて、オン抵抗が小さい順にオフする。
【００８０】
このように本実施形態によると、出力用および整流用スイッチングトランジスタのオン・オフ動作の制御を、パルス生成回路１６Ａから出力される２個のパルス信号ＳＡ，ＳＢによって、実現することができる。したがって、スイッチングトランジスタの段数をさらに増やした場合であっても、ゲート制御信号やその信号線を増やす必要はない。
【００８１】
（第３の実施形態）
図１３は本発明の第３の実施形態に係るスイッチングレギュレータの構成を示す図である。図１３において、図１１と共通の構成要素には図１１と同一の符号を付している。
【００８２】
図１３において、制御部１５Ｂが有するパルス生成回路１６Ｂは１個の信号ＳＸを出力するものであり、この信号ＳＸは、オン抵抗が最も小さい出力用スイッチングトランジスタ２３のエッジ検出回路６０の入力Ａ、オン抵抗が最も小さい整流用スイッチングトランジスタ３３のエッジ検出回路６０の入力Ｂ、およびＯＲゲート６５の一方の入力に与えられる。ＯＲゲート６５の他方の入力には、オン抵抗が最も大きい整流用スイッチングトランジスタ３１のゲート信号が与えられる。ＯＲゲート６５の出力は、オン抵抗が最も大きい出力用スイッチングトランジスタ２１のエッジ検出回路６０の入力Ｂに与えられる。また、オン抵抗が最も大きい整流用スイッチングトランジスタ３１のエッジ検出回路６０の入力Ａには、出力用スイッチングトランジスタ２１のゲート信号が与えられる。これ以外の構成は、図１１と同様である。
【００８３】
パルス生成回路１６Ｂは、出力用スイッチングトランジスタ２１〜２３のオン動作と整流用スイッチングトランジスタ３１〜３３のオフ動作とを行うときは、信号ＳＸを“Ｌ”にする。これにより、まず、整流用スイッチングトランジスタ３３がオフし、次いで、整流用スイッチングトランジスタ３２，３１が順にオフする。そして、整流用スイッチングトランジスタ３１のゲート信号の立ち下がりに応じてＯＲゲート６５の出力が立ち下がり、これにより、出力用スイッチングトランジスタ２１がオンする。次いで、出力用スイッチングトランジスタ２２，２３が順にオンする。
【００８４】
一方、出力用スイッチングトランジスタ２１〜２３のオフ動作と整流用スイッチングトランジスタ３１〜３３のオン動作とを行うときは、パルス生成回路１６Ｂは信号ＳＸを“Ｈ”にする。これにより、まず、出力用スイッチングトランジスタ２３がオフし、次いで、出力用スイッチングトランジスタ２２，２１が順にオフする。そして、出力用スイッチング２１のゲート信号の立ち上がりに応じて、整流用スイッチングトランジスタ３１がオンする。次いで、整流用スイッチングトランジスタ３２，３３が順にオンする。
【００８５】
このように本実施形態によると、出力用スイッチングトランジスタ２１〜２３のオン動作と整流用スイッチングトランジスタ３１〜３３のオフ動作、および、出力用スイッチングトランジスタ２１〜２３のオフ動作と整流用スイッチングトランジスタ３１〜３３のオン動作は、それぞれ、連続して行われる。また、出力用および整流用スイッチングトランジスタのオン・オフ動作の制御を、パルス生成回路１６Ｂから出力される１個のパルス信号ＳＸによって、実現することができる。したがって、スイッチングトランジスタの段数をさらに増やした場合であっても、ゲート制御信号やその信号線を増やす必要はない。
【００８６】
（第４の実施形態）
図１４は本発明の第４の実施形態に係るスイッチングレギュレータの構成の一部を示す図である。図１４では、出力用スイッチングトランジスタ２１に係る構成のみを示しており、７１は負荷電流モニタ回路、７２ａ，７２ｂはインバータチェーンによって構成された遅延回路、７３ａ，７３ｂは選択入力Ｓが“Ｌ”のときは出力ＯＵＴとして入力Ａを出力する一方、選択入力Ｓが“Ｈ”のときは出力ＯＵＴとして入力Ｂを出力する選択回路である。遅延回路７２ａ，７２ｂおよび選択回路７３ａ，７３ｂによって、タイミング設定回路が構成されている。
【００８７】
負荷電流モニタ回路７１はスイッチングレギュレータの負荷電流量をモニタし、負荷電流量が小さいときは“Ｌ”を、負荷電流量が大きいときは“Ｈ”を出力する。これにより、出力用スイッチングトランジスタ２２のゲート信号または信号ＳＡの変化から出力用スイッチングトランジスタ２１のゲート信号の変化までの間の遅延は、負荷電流が小さいときは小さく、負荷電流が大きいときは遅延回路７２ａ，７２ｂによる遅延量だけ大きくなる。したがって、負荷電流が小さいときには、順序スイッチング間隔を縮めることができるので、このときの効率の劣化をより効果的に抑えることができる。
【００８８】
また、図１４の構成は他の出力用スイッチングトランジスタに対して設けてもかまわないし、整流用スイッチングトランジスタに対して設けてもかまわない。また、図１４では負荷電流に応じて２種類の遅延を設定可能にした構成例を示したが、２種類以上の遅延を設定可能に構成することも可能である。図１５は４種類の遅延を設定可能に構成した回路の例である。
【００８９】
このように本実施形態によると、順序スイッチングの各時間間隔を適切に設定することができるので、負荷電流量が小さいときの効率の劣化を抑えることができる。
【００９０】
（第５の実施形態）
図１６は本発明の第５の実施形態に係るスイッチングレギュレータの構成を示す回路図である。上記の各実施形態において、出力用スイッチングトランジスタと整流用スイッチングトランジスタとがともにオンしてしまうと、そこに貫通電流が流れてしまう。図１６の構成では、このような貫通電流の発生を回避するために、論理回路８０を設けている。
【００９１】
図１６に示す論理回路８０において、３入力ＡＮＤ回路８１は、出力用スイッチングトランジスタ２１〜２３の駆動信号ＳＡ１〜ＳＡ３を入力とする。２入力ＡＮＤ回路８２ａ〜８２ｃは整流用スイッチングトランジスタ３１〜３３の駆動信号ＳＢ１〜ＳＢ３をそれぞれ一方の入力とし、３入力ＡＮＤ回路８１の出力を他方の入力とする。
【００９２】
このような構成により、複数の出力用スイッチングトランジスタ２１〜２３のうち１個でもオンしているときは、３入力ＡＮＤ回路８１の出力は“Ｌ”になり、これにより、複数の整流用スイッチングトランジスタ３１〜３３は制御信号ＳＢ１〜ＳＢ３の論理レベルにかかわらず、全てオフとなる。したがって、貫通電流の発生を回避することができる。
【００９３】
なお、本実施形態では、出力用スイッチングトランジスタの個数が３であるため３入力ＡＮＤ回路を設けたが、出力用スイッチングトランジスタの個数に応じて、ＡＮＤ回路の入力数を変えればよいことはいうまでもない。また、複数の出力用スイッチングトランジスタのうち１個でもオンしているとき、複数の整流用スイッチングトランジスタ３１〜３３は全てオフとなるように制御できる論理回路であれば、どのような構成であってもかまわない。
【００９４】
ここで、スイッチングレギュレータのＬＳＩ化について、補足説明を行う。前述したように、変換効率の高いスイッチングレギュレータを実現するためには、スイッチングトランジスタのオン抵抗はできる限り下げることが重要である。また、配線やボンディングワイヤー等の抵抗成分による損失も、負荷電流量が大きい場合には無視できない。また、スイッチングレギュレータを携帯機器に用いる場合には、その形状をより小さく、かつ、より軽くするために、外付け部品はなるべく少なく、かつ、小さい方がよい。
【００９５】
このような観点からみて、スイッチングトランジスタは、できるだけオン抵抗を下げた上でオンチップ化することが望ましい。また、オン抵抗の小さいスイッチングトランジスタのみを外付けとし、これ以外のものは全てオンチップ化してもよい。これにより、高い変換効率を維持しつつ、スイッチングノイズを低減し、かつ、外付け部品を少なくすることができる。
【００９６】
図１７は本発明に係るスイッチングレギュレータを用いて構成されたＬＳＩシステムの例を示す図である。図１７において、ＬＳＩ９０はＬＳＩコア部９１とＤＣ／ＤＣ変換器９２とを備えており、外付け部品として、平滑回路１０を備えている。９３ａ〜９３ｅはＬＳＩ９０のパッドである。ＤＣ／ＤＣ変換器９２は例えば前記の実施形態で示したような複数の出力用スイッチングトランジスタを備えたものであり、ＤＣ／ＤＣ変換器９２および平滑回路１０によって本発明に係るスイッチングレギュレータが構成されている。ＤＣ／ＤＣ変換器９２はパッド９３ａ，９３ｂに供給された電源電位Ｖｄｄ，Ｖｓｓを前記の実施形態に係る動作によって電圧Ｖｎｄに変換し、パッド９３ｃに出力する。平滑回路１０はＤＣ／ＤＣ変換器９２の出力電圧Ｖｎｄを平滑化して電圧Ｖｏｕｔとして出力する。平滑回路１０の出力電圧Ｖｏｕｔは、ＬＳＩコア部９１の内部電源電圧として供給される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図２】図１の構成におけるパルス生成回路１６の内部構成を示す図である。
【図３】図１の構成における各信号ＳＧ，ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３の時間変化を示す図である。
【図４】図１の構成における各出力用スイッチングトランジスタ２１〜２３の特性を示す図である。
【図５】複数の出力用スイッチングトランジスタの他の構成例を示す図である。
【図６】図５の各群２４〜２６のトランジスタの特性を示す図である。
【図７】図１の構成における駆動回路４０の内部構成を示す回路図である。
【図８】図１の構成における駆動回路４０の内部構成の他の例を示す回路図である。
【図９】図１の構成における駆動回路４０の内部構成の他の例を示す回路図である。
【図１０】図１の構成における各出力用スイッチングトランジスタ２１〜２３および整流用スイッチングトランジスタ３１〜３３のレイアウトの一例を示す図である。
【図１１】本発明の第２の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図１２】（ａ）は図１１の構成におけるエッジ検出回路６０の内部構成を示す図、（ｂ）は（ａ）のエッジ検出回路６０の入出力を示すタイミングチャートである。
【図１３】本発明の第３の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図１４】本発明の第４の実施形態に係るスイッチングレギュレータの構成の一部を示す図である。
【図１５】図１４の構成の一部の変形例を示す図である。
【図１６】本発明の第５の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図１７】本発明に係るスイッチングレギュレータを備えたＬＳＩシステムの構成を示す図である。
【図１８】従来のスイッチングレギュレータの構成を表す図である。
【図１９】従来のスイッチングレギュレータの電圧波形図である。
技術分野
本発明は、スイッチングレギュレータに関する技術に属するものであり、特に、スイッチングノイズを低減する技術に属する。
【０００２】
背景技術
近年、携帯電話やノート型パソコン等の携帯電子機器の普及にはめざましいものがある。これに伴い、半導体技術の分野において、低消費電力化技術は必須のものとなってきた。ＬＳＩの消費電力を抑えるためには、ＬＳＩ自体の電源電圧を下げるのが効果的であり、このために、効率の高い電源電圧変換回路が必要となっている。
【０００３】
スイッチングレギュレータは、その動作原理上、リニアレギュレータと比較してはるかに効率の高いレギュレータとして知られ、これまでに、様々な方式が研究開発されている。そして、ＬＳＩの動作高速化や低消費電力化に伴い、スイッチングレギュレータに対して、高効率化および高速スイッチング化の要求が、一層高まっている。
【０００４】
図１８は従来のスイッチングレギュレータであって、降圧型の同期整流方式スイッチング電源（ＤＣ／ＤＣコンバータ）の基本回路構成を示す図である。直流電源１はこのスイッチングレギュレータの出力を生成するためのソースであり、チョッピングの対象である。直流電源１はその電源側が、Ｐ型ＭＯＳトランジスタによって構成された出力用スイッチングトランジスタ２のソース端子に接続され、そのＧＮＤ側が、Ｎ型ＭＯＳトランジスタによって構成された整流用スイッチングトランジスタ３のソース端子に接続されている。
【０００５】
図１９は図１８のスイッチングレギュレータの動作を示すタイミングチャートである。制御部５は出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいてスイッチングトランジスタ２，３のオン・オフ制御を行う。電圧比較器４が出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、この比較結果を受けてパルス生成回路６はオン・オフ制御のためのパルス信号ＳＣを出力する。この信号ＳＣはスイッチングトランジスタ２，３のゲート駆動用バッファ８，９に与えられる。スイッチングトランジスタ２、３のドレイン電圧ＶＤはスイッチングトランジスタ２，３のオン・オフ動作およびダイオード１１によってチョッピングされ、インダクタンス素子１２およびコンデンサ１３を有する平滑回路１０によって平滑され、出力電圧Ｖｏｕｔとして出力される。なお、変換効率は次式で定義される。
変換効率＝（出力電力）／（入力電力）
【０００６】
解決課題
従来のスイッチングレギュレータでは、高い変換効率を維持するためには、スイッチングトランジスタ２，３のオン抵抗をできるだけ下げてスイッチングサイズの最適化を行ったり、スイッチング周波数を上げて高速スイッチングを行うことによって交流損失を減らすことが必要であった。ところが、高速にスイッチングさせる場合には、これに起因して、大きなスイッチングノイズが発生するという問題が生じた。
【０００７】
すなわち、図１８に示すように、電源配線にはいわゆる寄生インダクタ１０２が存在する。そして、スイッチングトランジスタ２，３のソース・ドレイン間電圧ＶＤＳが大きいときには、スイッチング動作による急激な電流変化によって、寄生インダクタ１０２に起因するｄｉ／ｄｔノイズが発生する。このノイズはスイッチングの度に電源電圧レベルを揺らし、これにより、出力電圧Ｖｏｕｔにも同様のノイズが現れる。この結果、出力電圧Ｖｏｕｔに、電源配線の寄生インダクタンス１０２に起因するＬ・ｄｉ／ｄｔのスイッチングノイズが発生してしまう。
【０００８】
このようなスイッチングノイズを低減するために、例えば従来から、容量挿入の共振型スイッチングレギュレータが用いられている。この共振型スイッチングレギュレータは、ＬＣ共振を利用して、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）すなわち零電圧（電流）スイッチングを行うものである。しかしながら、この共振型スイッチングレギュレータは、その制御回路の構成が非常に複雑であり、またタイミング制御も容易ではない。さらに、この共振型スイッチングレギュレータは、出力電流が大きいほど交流損失が大きくなり、この結果、変換効率も低下してしまうという問題を有している。
【０００９】
発明の開示
本発明は、スイッチングレギュレータとして、変換効率を高く維持しつつ、スイッチングノイズを低減することを目的とする。
【００１０】
具体的には、本発明は、スイッチングレギュレータとして、複数の出力用スイッチングトランジスタを備え、前記複数の出力用スイッチングトランジスタがそのオン動作およびオフ動作のうちの少なくとも一方において所定の順に動作するように構成されたものである。
【００１１】
本発明によると、複数の出力用スイッチングトランジスタが、そのオン動作およびオフ動作のうちの少なくとも一方において所定の順に動作するため、スイッチング動作の際の急激な電流変化を抑えることができる。これにより、寄生インダクタに起因するｄｉ／ｄｔノイズを低減することができる。
【００１２】
そして、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタがオン動作のときはオン抵抗の大きいものから順にオンし、オフ動作のときはオン抵抗の小さいものから順にオフするように、構成されているのが好ましい。
【００１３】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタがオン動作のときはトランジスタ幅の小さいものから順にオンし、オフ動作のときはトランジスタ幅の大きいものから順にオフするように、構成されているのが好ましい。
【００１４】
また、前記本発明に係るスイッチングレギュレータにおける，前記複数の出力用スイッチングトランジスタのうちの最初にオンする出力用スイッチングトランジスタは、非飽和領域におけるドレイン電流の値が当該スイッチングレギュレータの最大負荷電流値よりも大きくなるように、構成されているのが好ましい。
【００１５】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタは複数の群に分かれて構成されており、前記複数の出力用スイッチングトランジスタが、オン動作のときは出力用スイッチングトランジスタの個数の少ない群から順にオンし、オフ動作のときは出力用スイッチングトランジスタの個数の多い群から順にオフするように、構成されているのが好ましい。
【００１６】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタに対してそれぞれ設けられ、当該出力用スイッチングトランジスタをその駆動信号に応じて動作させる複数の駆動回路を備え、前記複数の駆動回路のうちの少なくとも１つは、当該出力用スイッチングトランジスタのゲートを前記駆動信号に応じて駆動するインバータと、前記インバータに流れる電流が一定の大きさになるように制御する定電流源回路とを備えたものとするのが好ましい。
【００１７】
さらに、前記少なくとも１つの駆動回路は、前記定電流源回路が制御する前記インバータに流れる電流の大きさを当該スイッチングレギュレータの負荷電流量に応じて制御する電流量制御回路を備えているのが好ましい。また、前記少なくとも１つの駆動回路は、前記駆動信号を入力とし、前記インバータを構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタがともにオンすることのないよう、前記インバータに信号を与えるノンオーバーラップ回路を備えているのが好ましい。
【００１８】
また、前記本発明に係るスイッチングレギュレータにおける複数の出力用スイッチングトランジスタは、サイズが相対的に大きいものが当該スイッチングレギュレータが構成されたＬＳＩのＩ／Ｏパッドに相対的に近い位置に配置され、サイズが相対的に小さいものが前記Ｉ／Ｏパッドから相対的に遠い位置に配置されているのが好ましい。
【００１９】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタの少なくとも１つに対して設けられ、当該出力用スイッチングトランジスタがオンまたはオフするタイミングを当該スイッチングレギュレータの負荷電流値に応じて設定するタイミング設定回路を備えているのが好ましい。
【００２０】
また、前記本発明に係るスイッチングレギュレータは、複数の整流用スイッチングトランジスタを備え、前記複数の整流用スイッチングトランジスタがそのオン動作およびオフ動作のうちの少なくとも一方において所定の順に動作するように構成されているのが好ましい。さらに、前記複数の整流用スイッチングトランジスタがオン動作のときはオン抵抗の大きいものから順にオンし、オフ動作のときはオン抵抗の小さいものから順にオフするように、構成されているのが好ましい。
【００２１】
さらに、前記複数の整流用スイッチングトランジスタに対してそれぞれ設けられ、当該整流用スイッチングトランジスタを、その駆動信号に応じて動作させる複数の駆動回路を備え、前記複数の駆動回路のうちの少なくとも１つは、当該整流用スイッチングトランジスタのゲートを前記駆動信号に応じて駆動するインバータと、前記インバータに流れる電流が一定の大きさになるように制御する定電流源回路とを備えたものとするのが好ましい。
【００２２】
また、前記複数の整流用スイッチングトランジスタの少なくとも１つに対して設けられ、当該整流用スイッチングトランジスタがオンまたはオフするタイミングを当該スイッチングレギュレータの負荷電流値に応じて設定するタイミング設定回路を備えているのが好ましい。
【００２３】
また、前記複数の出力用スイッチングトランジスタのうち少なくとも１つがオンしているとき、前記複数の整流用スイッチングトランジスタがオンすることを防止する論理回路を備えているのが好ましい。
【００２４】
また、前記本発明に係るスイッチングレギュレータは、前記複数の出力用スイッチングトランジスタのオン・オフ動作を制御する制御部を備え、前記複数の出力用スイッチングトランジスタのオン動作のときは、前記制御部は最初にオンする出力用スイッチングトランジスタをオンさせ、他の出力用スイッチングトランジスタはその前にオンする出力用スイッチングトランジスタのゲート信号の変化に応じてオンし、前記複数の出力用スイッチングトランジスタのオフ動作のときは、前記制御部は最初にオフする出力用スイッチングトランジスタをオフさせ、他の出力用スイッチングトランジスタはその前にオフする出力用スイッチングトランジスタのゲート信号の変化に応じてオフするように構成されているのが好ましい。
【００２５】
さらに、複数の整流用スイッチングトランジスタを備え、前記複数の整流用スイッチングトランジスタがそのオン動作およびオフ動作において所定の順に動作するように構成されており、かつ、前記複数の出力用スイッチングトランジスタのオン動作のときは、前記制御部は最初にオフする整流用スイッチングトランジスタをオフさせ、他の整流用スイッチングトランジスタはその前にオフする整流用スイッチングトランジスタのゲート信号の変化に応じてオフし、最初にオンする出力用スイッチングトランジスタは最後にオフする整流用スイッチングトランジスタのゲート信号の変化に応じてオンし、他の出力用スイッチングトランジスタはその前にオンする出力用スイッチングトランジスタのゲート信号の変化に応じてオンし、前記複数の出力用スイッチングトランジスタのオフ動作のときは、前記制御部は最初にオフする出力用スイッチングトランジスタをオフさせ、他の出力用スイッチングトランジスタはその前にオフする出力用スイッチングトランジスタのゲート信号の変化に応じてオフし、最初にオンする整流用スイッチングトランジスタは最後にオフする出力用スイッチングトランジスタのゲート信号の変化に応じてオンし、他の整流用スイッチングトランジスタはその前にオンする整流用スイッチングトランジスタのゲート信号の変化に応じてオンするように構成されているのが好ましい。
【００２６】
また、本発明は、ＬＳＩシステムとして、前記本発明に係るスイッチングレギュレータと、前記本発明に係るスイッチングレギュレータから供給された電圧によって動作するＬＳＩコア部とを備えたものである。
【００２７】
発明を実施するための最良の形態
（第１の実施形態）
図１は本発明の第１の実施形態に係るスイッチングレギュレータの構成を示す図である。図１に示すスイッチングレギュレータは、降圧型の同期整流方式スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）である。
【００２８】
直流電源１は本スイッチングレギュレータの出力を生成するためのソースである。直流電源１の電源側は、Ｐ型ＭＯＳトランジスタによって構成された複数の出力用スイッチングトランジスタスタ２１，２２，２３のソース端子にそれぞれ接続され、ＧＮＤ側は、Ｎ型ＭＯＳトランジスタによって構成された整流用スイッチングトランジスタ３１，３２，３３のソース端子にそれぞれ接続されている。出力用スイッチングトランジスタ２１，２２，２３および整流用スイッチングトランジスタ３１，３２，３３のそれぞれのドレイン端子は、ダイオード１１、並びにインダクタンス素子１２およびコンデンサ１３を有する平滑回路１０に接続されている。
【００２９】
制御部１５は平滑回路１０から出力される当該スイッチングレギュレータの出力電圧Ｖｏｕｔに応じて、各スイッチングトランジスタ２１〜２３，３１〜３３のオン・オフ動作を制御する。制御部１５において、電圧比較器４は出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、この比較結果を示す信号ＳＧを出力する。パルス生成回路１６はこの信号ＳＧを受けて、各スイッチングトランジスタ２１〜２３，３１〜３３のオン・オフ動作を制御するための信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３を出力する。
【００３０】
各スイッチングトランジスタ２１〜２３，３１〜３３に対して、それぞれ、駆動回路４０が設けられている。各駆動回路４０は制御部１５の出力信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３を駆動信号として受けて、対応するスイッチングトランジスタ２１〜２３，３１〜３３を動作させる。スイッチングトランジスタ２１〜２３，３１〜３３のドレイン端子の電圧は平滑回路１０によって平滑され、出力電圧Ｖｏｕｔとして出力される。
【００３１】
ここで、出力用スイッチングトランジスタ２１〜２３はトランジスタ幅が互いに異なっており、２１＜２２＜２３の順にトランジスタ幅が大きくなっている。これにより、出力用スイッチングトランジスタ２１〜２３のオン抵抗は、２３＜２２＜２１の順に大きくなっている。また同様に、整流用スイッチングトランジスタ３１〜３３もトランジスタ幅が互いに異なっており、３１＜３２＜３３の順にトランジスタ幅が大きくなっている。そして、これにより、整流用スイッチングトランジスタ３１〜３３のオン抵抗は、３３＜３２＜３１の順に大きくなっている。
【００３２】
本実施形態では、複数の出力用スイッチングトランジスタ２１〜２３および複数の整流用スイッチングトランジスタ３１〜３３を、そのオン動作およびオフ動作において、所定の順に動作させる。これによって、スイッチング動作時における急激な電流変化を抑え、スイッチングノイズを低減する。
【００３３】
図２はパルス生成回路１６の内部構成を示す図、図３は電圧比較器４の出力信号ＳＧおよびパルス生成回路１６の出力信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３の時間変化を示す図である。
【００３４】
図３に示すように、信号ＳＧが立ち下がるとき、各信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３は所定の順に立ち下がる。ここで、各駆動回路４０においては信号の論理は反転しないものとすると、Ｐ型ＭＯＳトランジスタである出力用スイッチングトランジスタ２１〜２３は信号ＳＡ１〜ＳＡ３の立ち下がりに応じてオン動作を行い、Ｎ型ＭＯＳトランジスタである整流用スイッチングトランジスタ３１〜３３は信号ＳＢ１〜ＳＢ３の立ち下がりに応じてオフ動作を行う。一方、信号ＳＧが立ち上がるとき、各信号ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３は所定の順に立ち上がる。これにより、出力用スイッチングトランジスタ２１〜２３はオフ動作を行い、整流用スイッチングトランジスタ３１〜３３はオン動作を行う。
【００３５】
信号ＳＡ１〜ＳＡ３によって、出力用スイッチングトランジスタ２１〜２３は、オン動作のときは、トランジスタ幅の小さいものから順に、言い換えると、オン抵抗の大きいものから順に、動作する。すなわち、まず、トランジスタ幅が最も小さい出力用スイッチングトランジスタ２１がオンし、次に出力用スイッチングトランジスタ２２がオンし、最後に最もトランジスタ幅の大きい出力用スイッチングトランジスタ２３がオンする。一方、オフ動作のときは、トランジスタ幅の大きいものから順に、言い換えると、オン抵抗の小さいものから順に、動作する。すなわち、まず、トランジスタ幅が最も大きい出力用スイッチングトランジスタ２３がオフし、次に出力用スイッチングトランジスタ２２がオフし、最後にトランジスタ幅が最も小さい出力用スイッチングトランジスタ２１がオフする。
【００３６】
同様に、信号ＳＢ１〜ＳＢ３によって、整流用スイッチングトランジスタ３１〜３３は、オン動作のときは、トランジスタ幅の小さいものから順（３１→３２→３３）に、言い換えると、オン抵抗の大きいものから順に、動作する。一方、オフ動作のときは、トランジスタ幅の大きいものから順（３３→３２→３１）に、言い換えると、オン抵抗の小さいものから順に、動作する。
【００３７】
このようなスイッチング動作を行うことによって、ドレイン電流の急激な変化を抑え、寄生インダクタ１０２によるＬ・ｄｉ／ｄｔのノイズを低減することができる。
【００３８】
次に、本実施形態に係る複数の出力用スイッチングトランジスタ２０のトランジスタ幅の決定方法について説明する。図４は各出力用スイッチングトランジスタ２１〜２３の特性を示す図である。図４では理解を容易にするために、各出力用スイッチングトランジスタ２１〜２３のゲート電位の立ち下がり時間は同一に設定したものとしている。
【００３９】
まず、複数の出力用スイッチングトランジスタのトータルサイズすなわち総トランジスタ幅を決定する。スイッチングレギュレータにおいて高い変換効率を実現するためには、各出力用トランジスタスイッチのオン抵抗はなるべく小さい方が好ましい。オン抵抗を下げるためにはトランジスタ幅を大きくする必要があるので、高効率と面積とはトレードオフの関係になる。また、トランジスタ幅を大きくすると、トランジスタの寄生容量が増し、スイッチ素子としての応答時間が長くなるため、オン・オフ動作中にスイッチ素子自身によって大きなスイッチング損失、充放電ロスが発生する。
【００４０】
したがって、出力用スイッチングトランジスタのサイズ決定は、高効率なスイッチングレギュレータを設計する上で重要な要素となり、前述のことを考慮しつつ、最適値を選択しなければならない。出力用スイッチングトランジスタのトータルサイズが決定したら、次に、各スイッチングトランジスタのトランジスタ幅を決定する。
【００４１】
まず、初段の出力用スイッチングトランジスタ２１のトランジスタ幅を、そのドレイン電圧−電流特性の非飽和領域におけるドレイン電流の値が、スイッチングレギュレータが出力すべき最大負荷電流値よりも大きくなるように、決定する。図４において、Ａ点は出力用スイッチングトランジスタ２１の特性における非飽和領域と飽和領域との境界点であり、Ａ点における電流値は、スイッチングレギュレータの最大負荷電流値Ｉｍａｘよりも大きい。例えば、出力用スイッチングトランジスタ２１のトランジスタ幅を１ｍｍとする。
【００４２】
仮に、初段の出力用スイッチングトランジスタ２１のみがオン状態である場合において、スイッチングレギュレータの負荷電流値が初段の出力用スイッチングトランジスタ２１のドレイン電流よりも大きいときには、ダイオード１１からの供給電流が大きくなる。この状態で、次段の出力用スイッチングトランジスタ２２がオンすると、急激な電流変化が生じ、ノイズ発生の原因となる。このようなノイズ発生を防ぐために、初段の出力用スイッチングトランジスタ２１を、その特性の非飽和領域におけるドレイン電流の値がスイッチングレギュレータの最大負荷電流値よりも大きくなるように、構成するのが好ましい。
【００４３】
次に、次段の出力用スイッチングトランジスタ２２について、出力用スイッチングトランジスタ２１の特性が飽和領域から非飽和領域に達するときにオンするよう、スイッチング間隔を設定する。そしてそのトランジスタ幅を、初段の出力用スイッチングトランジスタ２１の特性が飽和領域から非飽和領域に達するときのドレイン−ソース間電圧ＶＤＳにおいて、ドレイン電流の時間変化率ｄｉ／ｄｔが一定となるような大きさに、設定する。例えば、出力用スイッチングトランジスタ２２のトランジスタ幅を３ｍｍとする。
【００４４】
さらに、次々段の出力用スイッチングトランジスタ２３についても、オンするときに、ドレイン電流の時間変化率ｄｉ／ｄｔが一定となるように、トランジスタ幅を選択する。例えば、出力用スイッチングトランジスタ２３のトランジスタ幅を１０ｍｍとする。
【００４５】
また、整流用スイッチングトランジスタ３１〜３３のトランジスタ幅についても、ここで説明したのと同様の方法によって、決定することができる。
【００４６】
以上のように本実施形態によると、複数の出力用スイッチングトランジスタを、オン動作のときはオン抵抗の大きいものから順にオンさせ、オフ動作のときはオン抵抗の小さいものから順にオフさせ、各出力用スイッチングトランジスタのトランジスタ幅を電流の時間変化率ｄｉ／ｄｔがほぼ一定になるように最適化する。これにより、出力用スイッチングトランジスタのスイッチング動作時の急激な電流変化を抑えることができ、寄生インダクタによるノイズを低減することができる。
【００４７】
なお、本実施形態では、出力用スイッチングトランジスタおよび整流用スイッチングトランジスタの両方について、複数段に構成しているが、整流用スイッチングトランジスタは必ずしも複数個設ける必要はなく、出力用スイッチングトランジスタのみを複数構成しても、スイッチングノイズ抑制の効果は得られる。ただし、整流用スイッチングトランジスタを複数個設けた場合には、ノイズをより効果的に低減することができる。
【００４８】
また、出力用スイッチングトランジスタまたは整流用スイッチングトランジスタを、オン動作およびオフ動作のいずれか一方において、所定順に動作させるようにしても、かまわない。
【００４９】
さらには、出力用スイッチングトランジスタまたは整流用スイッチングトランジスタを、トランジスタ幅以外の要素によってオン抵抗が異なるように構成してもかまわない。
【００５０】
図５は複数の出力用スイッチングトランジスタの他の構成例を示す図である。図５に示す複数の出力用スイッチングトランジスタ２０Ａは、トランジスタ幅が等しい８個のトランジスタが３個の群に分かれて構成されている。すなわち、トランジスタ２４ａによって第１の群２４が構成され、トランジスタ２５ａ〜２５ｃによって第２の群２５が構成され、トランジスタ２６ａ〜２６ｅによって第３の群２６が構成されている。
【００５１】
この場合には、制御部１５は、複数の出力用スイッチングトランジスタ２０Ａを、その群毎にオンまたはオフさせる。すなわち、第１の群２４のトランジスタ２４ａは信号ＳＡ１によって制御され、第２の群２５のトランジスタ２５ａ〜２５ｃは信号ＳＡ２によってそれぞれ制御され、第３の群２６のトランジスタ２６ａ〜２６ｅは信号ＳＡ３によってそれぞれ制御される。
【００５２】
次に、各群に属するトランジスタの個数の決定方法について説明する。図６は各群２４〜２６のトランジスタの特性を示す図である。図６でも理解を容易にするために、各出力用スイッチングトランジスタのゲート電位の立ち下がり時間は同一に設定したものとしている。
【００５３】
まず、第１の群２４に属するトランジスタの個数を、そのドレイン電圧−電流特性の非飽和領域におけるドレイン電流の値が、スイッチングレギュレータが出力すべき最大負荷電流値よりも大きくなるように、決定する。図６において、Ａ点は第１の群２４に属するトランジスタの特性における非飽和領域と飽和領域との境界点であり、Ａ点における電流値はスイッチングレギュレータの最大負荷電流値Ｉｍａｘよりも大きい。
【００５４】
次に、第２の群２５に属するトランジスタについて、第１の群２４に属するトランジスタの特性が飽和領域から非飽和領域に達するときにオンするよう、スイッチング間隔を設定する。そして、その個数を、第１の群２４に属するトランジスタの特性が飽和領域から非飽和領域に達するときのドレイン−ソース間電圧ＶＤＳにおいて、ドレイン電流の合計の時間変化率ｄｉ／ｄｔが一定となるような最大数に、設定する。ここでは、第２の群に属するトランジスタの個数は３としている。
【００５５】
さらに、第３の群２６に属するトランジスタについて、オンするときに、そのドレイン電流の合計の時間変化率ｄｉ／ｄｔが一定となるように、その個数を設定する。ここでは、第３の群に属するトランジスタの個数は５としている。
【００５６】
このように、電流の時間変化率ｄｉ／ｄｔが一定となるように、各群に属するトランジスタの個数を設定し、オン動作のときはオンするトランジスタの個数を増やしつつオンさせ、オフ動作のときはオフするトランジスタの個数を減らしつつオフさせる。これにより、出力用スイッチングトランジスタのスイッチング動作時の急激な電流変化を抑えることができ、寄生インダクタによるノイズを低減することができる。
【００５７】
なお、ここでは、最初にオンさせる第１の群に属するトランジスタの個数は１としたが、複数のトランジスタを最初にオンさせるようにしても、かまわない。
【００５８】
次に、図１の構成における駆動回路４０の内部構成について、説明する。
【００５９】
図７は駆動回路４０の内部構成を示す回路図である。図７に示す駆動回路４０は出力用スイッチングトランジスタ２３を動作させるものであり、信号ＳＡ３に応じて出力用スイッチングトランジスタ２３のゲートを駆動するインバータ４１と、インバータ４１に一定電流Ｉが流れるように構成された定電流源回路４２とを備えている。なお、図１のスイッチングレギュレータの動作の説明では、各駆動回路４０において信号の論理は反転しないものとしたが、ここでの説明では、駆動回路４０は１個のインバータ４１を備えているものとする。
【００６０】
仮に、駆動回路４０がＰ型ＭＯＳトランジスタ４１ａとＮ型ＭＯＳトランジスタ４１ｂとからなるインバータ４１のみによって構成されているとすると、ゲートの充放電時の電流変化が大きいため、ｄｉ／ｄｔノイズを発生させるおそれがある。そこで、図７に示すような，インバータ４１に流れる電流Ｉが一定の大きさになるように制御する定電流源回路４２を設けることによって、ゲートの充放電時における急激な電流変化を抑えることができ、ノイズの発生を防ぐことができる。
【００６１】
なお、図７に示すような定電流源回路４２を全ての駆動回路４０に設ける必要は必ずしもなく、一部の駆動回路４０にのみ、設けてもかまわない。ゲート充放電時の電流変化に起因するｄｉ／ｄｔノイズは、トランジスタ幅が大きいトランジスタほど大きい。このため、ノイズ除去の効果は、トランジスタ幅が最も大きい出力用スイッチングトランジスタ２３を駆動する駆動回路４０に定電流源回路４２を設けた場合に、最も顕著に得られる。もちろん、その他の出力用スイッチングトランジスタ２１，２２や整流用スイッチングトランジスタ３１〜３３を駆動する駆動回路４０に定電流源回路４２を設けた場合にもノイズ除去の効果は得られ、より多くの駆動回路４０に定電流源回路４２を設けるほど、スイッチングレギュレータ全体として、より顕著なノイズ除去の効果が得られることはいうまでもない。
【００６２】
図８は駆動回路４０の他の内部構成を示す回路図である。図８に示す駆動回路４０Ａは、インバータ４１および定電流源回路４２に加えて、負荷電流モニタ回路４３および電流量制御回路４４を備えている。電流量制御回路４４は、直列に接続され、かつ、定電流源回路４２が有する抵抗４２ａと並列に接続されたトランジスタ４４ａ，４４ｂを備えている。負荷電流モニタ回路４３は負荷電流の大きさに応じて、電流量制御回路４４の各トランジスタ４４ａ，４４ｂのオン・オフを切り替え制御する。これにより、抵抗４２ａの抵抗値が実質的に制御され、インバータ４１に流れる一定電流Ｉの大きさが制御される。
【００６３】
負荷電流が小さいときは、相対的にノイズも小さいので、出力用スイッチングトランジスタや整流用スイッチングトランジスタのゲート充放電を定電流源回路４２によって鈍化させた場合には、当然のことながら、スイッチングレギュレータの効率は劣化する。
【００６４】
そこで、負荷電流の小さいときは、電流量制御回路４４によって定電流源回路４２の抵抗４２ａの一部を短絡することによって、インバータ４１への供給電流Ｉを大きくする。これによって、出力用スイッチングトランジスタ２３のゲート充放電時のゲート電位変化を急峻にし、効率の低下を防止する。
【００６５】
負荷電流モニタ回路４３としては、様々な構成のものが考えられる。例えば、出力電圧Ｖｏｕｔを所定の基準電圧と比較する複数のコンパレータを設け、各コンパレータの出力に応じて電流量制御回路４４の各トランジスタ４４ａ，４４ｂを制御するようにしてもよい。また、出力用スイッチングトランジスタ２３のドレイン電圧をモニターするようにしてもよい。あるいは、このスイッチングレギュレータを備えた機器の動作状態に応じて、負荷電流の大小を判定するようにしてもかまわない。例えば、携帯電話の場合には、通話時は負荷電流が大きく、待ち受けの場合に負荷電流が小さい、と判定するようにしてもよい。
【００６６】
図９は駆動回路４０の他の内部構成を示す回路図である。図９に示す駆動回路４０Ｂは、インバータ４１および定電流源回路４２に加えて、ノンオーバラップ回路４５を備えている。
【００６７】
図７および図８の構成では、出力用スイッチングトランジスタ２３のゲート充放電時における電流変化を鈍化させるために、定電流源回路４２を設けている。しかしながら、インバータ４１に流れる電流量Ｉを絞りすぎると、その分、ゲート充放電に時間がかかり、ノイズ低減は実現されるものの、逆に効率は劣化することになる。出力用スイッチングトランジスタ２３のゲート充放電時の電流変化を鈍化させ、かつ、効率劣化も抑えるためには、インバータ４１のスイッチングを鈍化させる、という方法が考えられる。
【００６８】
しかしながら、この場合には、インバータ４１を構成するＰ型ＭＯＳトランジスタ４１ａおよびＮ型ＭＯＳトランジスタ４１ｂがともにオン状態にある期間が生じるおそれがあり、これにより、インバータ４１に貫通電流が流れてしまう可能性がある。
【００６９】
そこで図９の構成では、インバータ４１のインバータ素子４１ａ，４１ｂのゲート制御のためにノンオーバラップ回路４５を設けて、インバータ素子４１ａ，４１ｂがともにオン状態になることを防止している。これにより、インバータ４１における貫通電流の発生を回避することができる。
【００７０】
さらに、ノンオーバラップ回路４５のインバータ４５ａ，４５ｂは、その内部のトランジスタ幅を非対称に構成するのが好ましい。すなわち、インバータ４５ａは、Ｐ型ＭＯＳトランジスタ４１ａが緩やかにオンし、速やかにオフするように、出力電位の立ち下がりは遅く、立ち上がりは急峻になるように、その内部のトランジスタ幅を設定すればよい。同様に、インバータ４５ｂは、Ｎ型ＭＯＳトランジスタ４１ｂが緩やかにオンし、速やかにオフするように、出力電位の立ち上がりは遅く、立ち下がりは急峻になるように、その内部のトランジスタ幅を設定すればよい。
【００７１】
図１０は図１に示す各出力用スイッチングトランジスタ２１〜２３および整流用スイッチングトランジスタ３１〜３３のレイアウトの一例を概略的に示す図である。図１０に示すように、サイズが相対的に大きいトランジスタ２１，３１はＩ／Ｏパッドに相対的に近い位置に配置する一方、サイズが相対的に小さいトランジスタ２３，３３はＩ／Ｏパッドから相対的に遠い位置に配置する。サイズが大きいトランジスタ２１，３１は高い変換効率を得るために設けられたものなので、Ｉ／Ｏパッドに近い位置に配置し、配線を短くして配線抵抗をより小さくする必要がある。一方、サイズが小さいトランジスタ２３，３３はその高いオン抵抗によってノイズ除去を行うために設けたものであるから、Ｉ／Ｏパッドから遠い位置に配置することによって配線が長くなり配線抵抗が大きくなることは、むしろ好ましいといえる。
【００７２】
また、トランジスタ２１，３１はサージの電荷を逃がすダイオードの役目を果たすので、サイズが大きいトランジスタ２１，３１をＬＳＩチップ外部に近い方に配置することは、サージ保護の面で好ましい。
【００７３】
（第２の実施形態）
図１１は本発明の第２の実施形態に係るスイッチングレギュレータの構成を示す図である。図１１において、図１と共通の構成要素には図１と同一の符号を付している。
【００７４】
図１１の構成では、制御部１５Ａのパルス生成回路１６Ａは、電圧比較器４の出力信号ＳＧを受けて、各スイッチングトランジスタ２１〜２３，３１〜３３のオン・オフ動作を制御するための２個の信号ＳＡ，ＳＢを出力する。また、各スイッチングトランジスタ２１〜２３，３１〜３３に対してそれぞれ、駆動回路４０の前段にエッジ検出回路６０が構成されている。各エッジ検出回路６０の入力Ａ，Ｂには、パルス生成回路１６Ａの出力信号、または、他のスイッチングトランジスタに対して設けられた駆動回路４０から出力されたゲート信号が、入力される。
【００７５】
図１２（ａ）はエッジ検出回路６０の内部構成を示す図、図１２（ｂ）は図１２（ａ）に示すエッジ検出回路６０の入力Ａ，Ｂおよび出力ＯＵＴを示すタイミングチャートである。図１２に示すように、エッジ検出回路６０は、入力Ａの立ち上がりエッジに応じて出力ＯＵＴが“Ｈ”になり、入力Ｂの立ち下がりエッジに応じて出力ＯＵＴが“Ｌ”になる回路である。
【００７６】
図１１のスイッチングレギュレータの動作について説明する。
【００７７】
出力用スイッチングトランジスタ２１〜２３は次のように動作する。パルス生成回路１６Ａは、出力用スイッチングトランジスタ２１〜２３のオン動作のときは、信号ＳＡを“Ｌ”にする。この信号ＳＡの立ち下がりに応じて、まず、オン抵抗が最も大きい出力用スイッチングトランジスタ２１が、オンする。次に、この出力用スイッチングトランジスタ２１のゲート信号の立ち下がりを受けて、次段の出力用スイッチングトランジスタ２２がオンする。そして同様に、この出力用スイッチングトランジスタ２２のゲート信号の立ち下がりを受けて、オン抵抗が最も小さい出力用スイッチングトランジスタ２３がオンする。すなわち、出力用スイッチングトランジスタ２１〜２３は、パルス生成回路１６Ａの出力信号ＳＡの立ち下がりに応じて、オン抵抗の大きい順に、オンする。
【００７８】
一方、出力用スイッチングトランジスタ２１〜２３のオフ動作のときは、パルス生成回路１６Ａは、信号ＳＡを“Ｈ”にする。この信号ＳＡの立ち上がりに応じて、まず、オン抵抗が最も小さい出力用スイッチングトランジスタ２３が、オフする。次に、この出力用スイッチングトランジスタ２３のゲート信号の立ち上がりを受けて、出力用スイッチングトランジスタ２２がオフし、同様にこの出力用スイッチングトランジスタ２２のゲート信号の立ち上がりを受けて、出力用スイッチングトランジスタ２１がオフする。すなわち、出力用スイッチングトランジスタ２１〜２３は、パルス生成回路１６Ａの出力信号ＳＡの立ち上がりに応じて、オン抵抗が小さい順に、オフする。
【００７９】
整流用スイッチングトランジスタ３１〜３３もまた、同様に動作する。パルス生成回路１６Ａは、整流用スイッチングトランジスタ３１〜３３のオン動作のときは、信号ＳＢを“Ｈ”にする。この信号ＳＢの立ち上がりに応じて、オン抵抗が最も大きい整流用スイッチングトランジスタ３１がオンする。この整流用スイッチングトランジスタ３１のゲート信号の立ち上がりを受けて、整流用スイッチングトランジスタ３２がオンし、この整流用スイッチングトランジスタ３２のゲート信号の立ち上がりを受けて、オン抵抗が最も小さい整流用スイッチングトランジスタ３３がオンする。一方、整流用スイッチングトランジスタ３１〜３３のオフ動作のときは、パルス生成回路１６Ａは信号ＳＢを“Ｌ”にする。この信号ＳＢの立ち下がりに応じて、オン抵抗が最も小さい整流用スイッチングトランジスタ３３がオフし、以下、整流用スイッチングトランジスタ３２，３１が順にオフする。すなわち、整流用スイッチングトランジスタ３１〜３３は、パルス生成回路１６Ａの出力信号ＳＢの立ち上がりに応じて、オン抵抗の大きい順にオンする一方、信号ＳＢの立ち下がりに応じて、オン抵抗が小さい順にオフする。
【００８０】
このように本実施形態によると、出力用および整流用スイッチングトランジスタのオン・オフ動作の制御を、パルス生成回路１６Ａから出力される２個のパルス信号ＳＡ，ＳＢによって、実現することができる。したがって、スイッチングトランジスタの段数をさらに増やした場合であっても、ゲート制御信号やその信号線を増やす必要はない。
【００８１】
（第３の実施形態）
図１３は本発明の第３の実施形態に係るスイッチングレギュレータの構成を示す図である。図１３において、図１１と共通の構成要素には図１１と同一の符号を付している。
【００８２】
図１３において、制御部１５Ｂが有するパルス生成回路１６Ｂは１個の信号ＳＸを出力するものであり、この信号ＳＸは、オン抵抗が最も小さい出力用スイッチングトランジスタ２３のエッジ検出回路６０の入力Ａ、オン抵抗が最も小さい整流用スイッチングトランジスタ３３のエッジ検出回路６０の入力Ｂ、およびＯＲゲート６５の一方の入力に与えられる。ＯＲゲート６５の他方の入力には、オン抵抗が最も大きい整流用スイッチングトランジスタ３１のゲート信号が与えられる。ＯＲゲート６５の出力は、オン抵抗が最も大きい出力用スイッチングトランジスタ２１のエッジ検出回路６０の入力Ｂに与えられる。また、オン抵抗が最も大きい整流用スイッチングトランジスタ３１のエッジ検出回路６０の入力Ａには、出力用スイッチングトランジスタ２１のゲート信号が与えられる。これ以外の構成は、図１１と同様である。
【００８３】
パルス生成回路１６Ｂは、出力用スイッチングトランジスタ２１〜２３のオン動作と整流用スイッチングトランジスタ３１〜３３のオフ動作とを行うときは、信号ＳＸを“Ｌ”にする。これにより、まず、整流用スイッチングトランジスタ３３がオフし、次いで、整流用スイッチングトランジスタ３２，３１が順にオフする。そして、整流用スイッチングトランジスタ３１のゲート信号の立ち下がりに応じてＯＲゲート６５の出力が立ち下がり、これにより、出力用スイッチングトランジスタ２１がオンする。次いで、出力用スイッチングトランジスタ２２，２３が順にオンする。
【００８４】
一方、出力用スイッチングトランジスタ２１〜２３のオフ動作と整流用スイッチングトランジスタ３１〜３３のオン動作とを行うときは、パルス生成回路１６Ｂは信号ＳＸを“Ｈ”にする。これにより、まず、出力用スイッチングトランジスタ２３がオフし、次いで、出力用スイッチングトランジスタ２２，２１が順にオフする。そして、出力用スイッチング２１のゲート信号の立ち上がりに応じて、整流用スイッチングトランジスタ３１がオンする。次いで、整流用スイッチングトランジスタ３２，３３が順にオンする。
【００８５】
このように本実施形態によると、出力用スイッチングトランジスタ２１〜２３のオン動作と整流用スイッチングトランジスタ３１〜３３のオフ動作、および、出力用スイッチングトランジスタ２１〜２３のオフ動作と整流用スイッチングトランジスタ３１〜３３のオン動作は、それぞれ、連続して行われる。また、出力用および整流用スイッチングトランジスタのオン・オフ動作の制御を、パルス生成回路１６Ｂから出力される１個のパルス信号ＳＸによって、実現することができる。したがって、スイッチングトランジスタの段数をさらに増やした場合であっても、ゲート制御信号やその信号線を増やす必要はない。
【００８６】
（第４の実施形態）
図１４は本発明の第４の実施形態に係るスイッチングレギュレータの構成の一部を示す図である。図１４では、出力用スイッチングトランジスタ２１に係る構成のみを示しており、７１は負荷電流モニタ回路、７２ａ，７２ｂはインバータチェーンによって構成された遅延回路、７３ａ，７３ｂは選択入力Ｓが“Ｌ”のときは出力ＯＵＴとして入力Ａを出力する一方、選択入力Ｓが“Ｈ”のときは出力ＯＵＴとして入力Ｂを出力する選択回路である。遅延回路７２ａ，７２ｂおよび選択回路７３ａ，７３ｂによって、タイミング設定回路が構成されている。
【００８７】
負荷電流モニタ回路７１はスイッチングレギュレータの負荷電流量をモニタし、負荷電流量が小さいときは“Ｌ”を、負荷電流量が大きいときは“Ｈ”を出力する。これにより、出力用スイッチングトランジスタ２２のゲート信号または信号ＳＡの変化から出力用スイッチングトランジスタ２１のゲート信号の変化までの間の遅延は、負荷電流が小さいときは小さく、負荷電流が大きいときは遅延回路７２ａ，７２ｂによる遅延量だけ大きくなる。したがって、負荷電流が小さいときには、順序スイッチング間隔を縮めることができるので、このときの効率の劣化をより効果的に抑えることができる。
【００８８】
また、図１４の構成は他の出力用スイッチングトランジスタに対して設けてもかまわないし、整流用スイッチングトランジスタに対して設けてもかまわない。また、図１４では負荷電流に応じて２種類の遅延を設定可能にした構成例を示したが、２種類以上の遅延を設定可能に構成することも可能である。図１５は４種類の遅延を設定可能に構成した回路の例である。
【００８９】
このように本実施形態によると、順序スイッチングの各時間間隔を適切に設定することができるので、負荷電流量が小さいときの効率の劣化を抑えることができる。
【００９０】
（第５の実施形態）
図１６は本発明の第５の実施形態に係るスイッチングレギュレータの構成を示す回路図である。上記の各実施形態において、出力用スイッチングトランジスタと整流用スイッチングトランジスタとがともにオンしてしまうと、そこに貫通電流が流れてしまう。図１６の構成では、このような貫通電流の発生を回避するために、論理回路８０を設けている。
【００９１】
図１６に示す論理回路８０において、３入力ＡＮＤ回路８１は、出力用スイッチングトランジスタ２１〜２３の駆動信号ＳＡ１〜ＳＡ３を入力とする。２入力ＡＮＤ回路８２ａ〜８２ｃは整流用スイッチングトランジスタ３１〜３３の駆動信号ＳＢ１〜ＳＢ３をそれぞれ一方の入力とし、３入力ＡＮＤ回路８１の出力を他方の入力とする。
【００９２】
このような構成により、複数の出力用スイッチングトランジスタ２１〜２３のうち１個でもオンしているときは、３入力ＡＮＤ回路８１の出力は“Ｌ”になり、これにより、複数の整流用スイッチングトランジスタ３１〜３３は制御信号ＳＢ１〜ＳＢ３の論理レベルにかかわらず、全てオフとなる。したがって、貫通電流の発生を回避することができる。
【００９３】
なお、本実施形態では、出力用スイッチングトランジスタの個数が３であるため３入力ＡＮＤ回路を設けたが、出力用スイッチングトランジスタの個数に応じて、ＡＮＤ回路の入力数を変えればよいことはいうまでもない。また、複数の出力用スイッチングトランジスタのうち１個でもオンしているとき、複数の整流用スイッチングトランジスタ３１〜３３は全てオフとなるように制御できる論理回路であれば、どのような構成であってもかまわない。
【００９４】
ここで、スイッチングレギュレータのＬＳＩ化について、補足説明を行う。前述したように、変換効率の高いスイッチングレギュレータを実現するためには、スイッチングトランジスタのオン抵抗はできる限り下げることが重要である。また、配線やボンディングワイヤー等の抵抗成分による損失も、負荷電流量が大きい場合には無視できない。また、スイッチングレギュレータを携帯機器に用いる場合には、その形状をより小さく、かつ、より軽くするために、外付け部品はなるべく少なく、かつ、小さい方がよい。
【００９５】
このような観点からみて、スイッチングトランジスタは、できるだけオン抵抗を下げた上でオンチップ化することが望ましい。また、オン抵抗の小さいスイッチングトランジスタのみを外付けとし、これ以外のものは全てオンチップ化してもよい。これにより、高い変換効率を維持しつつ、スイッチングノイズを低減し、かつ、外付け部品を少なくすることができる。
【００９６】
図１７は本発明に係るスイッチングレギュレータを用いて構成されたＬＳＩシステムの例を示す図である。図１７において、ＬＳＩ９０はＬＳＩコア部９１とＤＣ／ＤＣ変換器９２とを備えており、外付け部品として、平滑回路１０を備えている。９３ａ〜９３ｅはＬＳＩ９０のパッドである。ＤＣ／ＤＣ変換器９２は例えば前記の実施形態で示したような複数の出力用スイッチングトランジスタを備えたものであり、ＤＣ／ＤＣ変換器９２および平滑回路１０によって本発明に係るスイッチングレギュレータが構成されている。ＤＣ／ＤＣ変換器９２はパッド９３ａ，９３ｂに供給された電源電位Ｖｄｄ，Ｖｓｓを前記の実施形態に係る動作によって電圧Ｖｎｄに変換し、パッド９３ｃに出力する。平滑回路１０はＤＣ／ＤＣ変換器９２の出力電圧Ｖｎｄを平滑化して電圧Ｖｏｕｔとして出力する。平滑回路１０の出力電圧Ｖｏｕｔは、ＬＳＩコア部９１の内部電源電圧として供給される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図２】図１の構成におけるパルス生成回路１６の内部構成を示す図である。
【図３】図１の構成における各信号ＳＧ，ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３の時間変化を示す図である。
【図４】図１の構成における各出力用スイッチングトランジスタ２１〜２３の特性を示す図である。
【図５】複数の出力用スイッチングトランジスタの他の構成例を示す図である。
【図６】図５の各群２４〜２６のトランジスタの特性を示す図である。
【図７】図１の構成における駆動回路４０の内部構成を示す回路図である。
【図８】図１の構成における駆動回路４０の内部構成の他の例を示す回路図である。
【図９】図１の構成における駆動回路４０の内部構成の他の例を示す回路図である。
【図１０】図１の構成における各出力用スイッチングトランジスタ２１〜２３および整流用スイッチングトランジスタ３１〜３３のレイアウトの一例を示す図である。
【図１１】本発明の第２の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図１２】（ａ）は図１１の構成におけるエッジ検出回路６０の内部構成を示す図、（ｂ）は（ａ）のエッジ検出回路６０の入出力を示すタイミングチャートである。
【図１３】本発明の第３の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図１４】本発明の第４の実施形態に係るスイッチングレギュレータの構成の一部を示す図である。
【図１５】図１４の構成の一部の変形例を示す図である。
【図１６】本発明の第５の実施形態に係るスイッチングレギュレータの構成を示す図である。
【図１７】本発明に係るスイッチングレギュレータを備えたＬＳＩシステムの構成を示す図である。
【図１８】従来のスイッチングレギュレータの構成を表す図である。
【図１９】従来のスイッチングレギュレータの電圧波形図である。
Claims (17)
- オン抵抗の異なる複数の出力用スイッチングトランジスタを備え、
前記複数の出力用スイッチングトランジスタが、オン動作のときは、オン抵抗の大きいものから順にオンし、オフ動作のときは、オン抵抗の小さいものから順にオフする
ように構成されたスイッチングレギュレータ。 - トランジスタ幅の異なる複数の出力用スイッチングトランジスタを備え、
前記複数の出力用スイッチングトランジスタが、オン動作のときは、トランジスタ幅の小さいものから順にオンし、オフ動作のときは、トランジスタ幅の大きいものから順にオフする
ように構成されたスイッチングレギュレータ。 - 複数の出力用スイッチングトランジスタを備え、
前記複数の出力用スイッチングトランジスタが、そのオン動作およびオフ動作のうちの少なくとも一方において、所定の順に動作し、
前記複数の出力用スイッチングトランジスタのうちの、最初にオンする出力用スイッチングトランジスタは、
非飽和領域におけるドレイン電流の値が当該スイッチングレギュレータの最大負荷電流値よりも大きくなるように、構成されている
スイッチングレギュレータ。 - 複数の出力用スイッチングトランジスタを備え、
前記複数の出力用スイッチングトランジスタが、そのオン動作およびオフ動作のうちの少なくとも一方において、所定の順に動作し、
前記複数の出力用スイッチングトランジスタは、複数の群に分かれて構成されており、
前記複数の出力用スイッチングトランジスタが、オン動作のときは、出力用スイッチングトランジスタの個数の少ない群から順にオンし、オフ動作のときは、出力用スイッチングトランジスタの個数の多い群から順にオフする
ように構成されたスイッチングレギュレータ。 - 複数の出力用スイッチングトランジスタを備え、
前記複数の出力用スイッチングトランジスタが、そのオン動作およびオフ動作のうちの少なくとも一方において、所定の順に動作し、
前記複数の出力用スイッチングトランジスタに対してそれぞれ設けられ、当該出力用スイッチングトランジスタを、その駆動信号に応じて動作させる複数の駆動回路を備え、
前記複数の駆動回路のうちの少なくとも１つは、
当該出力用スイッチングトランジスタのゲートを、前記駆動信号に応じて、駆動するインバータと、
前記インバータに流れる電流が、一定の大きさになるように制御する定電流源回路とを備えたものである
ことを特徴とするスイッチングレギュレータ。 - 請求項５のスイッチングレギュレータにおいて、
前記少なくとも１つの駆動回路は、
前記定電流源回路が制御する前記インバータに流れる電流の大きさを、当該スイッチングレギュレータの負荷電流量に応じて、制御する電流量制御回路を備えている
ことを特徴とするスイッチングレギュレータ。 - 請求項５のスイッチングレギュレータにおいて、
前記少なくとも１つの駆動回路は、
前記駆動信号を入力とし、前記インバータを構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタがともにオンすることのないよう、前記インバータに信号を与えるノンオーバーラップ回路を備えている
ことを特徴とするスイッチングレギュレータ。 - 請求項１または２のスイッチングレギュレータにおいて、
前記複数の出力用スイッチングトランジスタは、
サイズが相対的に大きいものが、当該スイッチングレギュレータが構成されたＬＳＩのＩ／Ｏパッドに相対的に近い位置に配置され、サイズが相対的に小さいものが、前記Ｉ／Ｏパッドから相対的に遠い位置に配置されている
ことを特徴とするスイッチングレギュレータ。 - 請求項１または２のスイッチングレギュレータにおいて、
前記複数の出力用スイッチングトランジスタの少なくとも１つに対して設けられ、当該出力用スイッチングトランジスタがオンまたはオフするタイミングを、当該スイッチングレギュレータの負荷電流値に応じて、設定するタイミング設定回路を備えている
ことを特徴とするスイッチングレギュレータ。 - 請求項１または２のスイッチングレギュレータにおいて、
複数の整流用スイッチングトランジスタを備え、
前記複数の整流用スイッチングトランジスタが、そのオン動作およびオフ動作のうちの少なくとも一方において、所定の順に動作する
ように構成されたスイッチングレギュレータ。 - 請求項１０のスイッチングレギュレータにおいて、
前記複数の整流用スイッチングトランジスタが、オン動作のときは、オン抵抗の大きいものから順にオンし、オフ動作のときは、オン抵抗の小さいものから順にオフする
ように構成されたスイッチングレギュレータ。 - 請求項１０のスイッチングレギュレータにおいて、
前記複数の整流用スイッチングトランジスタに対してそれぞれ設けられ、当該整流用スイッチングトランジスタを、その駆動信号に応じて動作させる複数の駆動回路を備え、
前記複数の駆動回路のうちの少なくとも１つは、
当該整流用スイッチングトランジスタのゲートを、前記駆動信号に応じて駆動するインバータと、
前記インバータに流れる電流が、一定の大きさになるように制御する定電流源回路とを備えている
ことを特徴とするスイッチングレギュレータ。 - 請求項１０のスイッチングレギュレータにおいて、
前記複数の整流用スイッチングトランジスタの少なくとも１つに対して設けられ、当該整流用スイッチングトランジスタがオンまたはオフするタイミングを、当該スイッチングレギュレータの負荷電流値に応じて、設定するタイミング設定回路を備えている
ことを特徴とするスイッチングレギュレータ。 - 請求項１０のスイッチングレギュレータにおいて、
前記複数の出力用スイッチングトランジスタのうち少なくとも１つがオンしているとき、前記複数の整流用スイッチングトランジスタがオンすることを防止する論理回路を備えている
ことを特徴とするスイッチングレギュレータ。 - 請求項１または２のスイッチングレギュレータにおいて、
前記複数の出力用スイッチングトランジスタのオン・オフ動作を制御する制御部を備え、
前記複数の出力用スイッチングトランジスタのオン動作のときは、
前記制御部は、最初にオンする出力用スイッチングトランジスタをオンさせ、
他の出力用スイッチングトランジスタは、その前にオンする出力用スイッチングトランジスタのゲート信号の変化に応じて、オンし、
前記複数の出力用スイッチングトランジスタのオフ動作のときは、
前記制御部は、最初にオフする出力用スイッチングトランジスタをオフさせ、
他の出力用スイッチングトランジスタは、その前にオフする出力用スイッチングトランジスタのゲート信号の変化に応じて、オフする
ように構成されたスイッチングレギュレータ。 - 請求項１５のスイッチングレギュレータにおいて、
複数の整流用スイッチングトランジスタを備え、
前記複数の整流用スイッチングトランジスタがそのオン動作およびオフ動作において、所定の順に動作するように、構成されており、かつ、
前記複数の出力用スイッチングトランジスタのオン動作のときは、
前記制御部は、最初にオフする整流用スイッチングトランジスタをオフさせ、
他の整流用スイッチングトランジスタは、その前にオフする整流用スイッチングトランジスタのゲート信号の変化に応じて、オフし、
最初にオンする出力用スイッチングトランジスタは、最後にオフする整流用スイッチングトランジスタのゲート信号の変化に応じて、オンし、
他の出力用スイッチングトランジスタは、その前にオンする出力用スイッチングトランジスタのゲート信号の変化に応じて、オンし、
前記複数の出力用スイッチングトランジスタのオフ動作のときは、
前記制御部は、最初にオフする出力用スイッチングトランジスタをオフさせ、
他の出力用スイッチングトランジスタは、その前にオフする出力用スイッチングトランジスタのゲート信号の変化に応じて、オフし、
最初にオンする整流用スイッチングトランジスタは、最後にオフする出力用スイッチングトランジスタのゲート信号の変化に応じて、オンし、
他の整流用スイッチングトランジスタは、その前にオンする整流用スイッチングトランジスタのゲート信号の変化に応じて、オンする
ように構成されたスイッチングレギュレータ。 - 請求項１または２のスイッチングレギュレータと、
前記スイッチングレギュレータから供給された電圧によって動作するＬＳＩコア部とを備えたＬＳＩシステム。
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