JPS6322747Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は入力信号周波数間の差を出力する周波
数減算回路に関するものである。

一般に信号間の周波数差を得る方法としてはヘ
テロダイン方式が使用されている。これは周波数
混合器によつて和と差の周波数信号を発生させ、
低域通過フイルタや同調回路により差の成分のみ
を取り出すようにしたものである。しかしながら
前述の方式は広い周波数範囲の適用が困難であ
り、またこの方式によれば応答遅れが生じる、入
力波形が変形されるため、波形成形器を要する場
合があるなどの欠点を有していた。

本考案は上述したような欠点が除去された最適
な周波数減算回路を提供するものである。以下本
考案を図面に基づいて説明する。

第１図は本考案の一実施例を示すもので、１は
位相検出回路、２，３はフリツプフロツプ回路
（以下FF回路と称する）、４，５，６はインバー
タ、７，８，９，１０はNORゲート、１１，１
２は抵抗器、１３，１４はコンデンサである。

このようにして回路構成される実施例のもの
は、周波数F_Aの第１の入力信号Ａと周波数F_Bの
第２の入力信号Ｂを入力し、これら入力信号Ａ，
Ｂ間の差の周波数をもつ出力P₁，P₂を出力する
ものである。

まず位相検出回路１を第２図に示す動作説明
図、FF回路２，３を第３図に示す真理値表を用
いてそれぞれ説明する。

位相検出回路１はモトローラ社製MC14046BP
例が利用されて例示のように入力「PCA_IN」、
「PCB_IN」の立上りにより動作させられ立下りに
よつては回路状態に何ら影響を及ぼさないもので
あり、その出力「PC2_OUT」は低レベル、高レベ
ル、高インピーダンスの３つの態様が得られるも
のである。その高インピーダンス状態を一点鎖線
で示している。またこれらの入出力関係は、入力
「PCA_IN」の立上りによつて出力「PC2_OUT」は低
レベルから高インピーダンスへ、高インピーダン
スから高レベルへ変化し、出力「PC2_OUT」が高
レベルになつていればその状態を保ち入力
「PCA_IN」は何ら影響を与えない。入力「PCB_IN」
は逆に高レベル→高インピーダンス→低レベル
の状態に出力「PC2_OUT」を変化させ、出力
「PC2_OUT」が低レベルであれば何ら影響を及ぼさ
ない。出力「PCP_OUT」は出力「PC2_OUT」が高イ
ンピーダンスのとき高レベルとなりそれ以外は低
レベルである。これより第２図において、出力
「PC2_OUT」が高インピーダンスにあるとき時刻t₁
にて入力「PCA_IN」が立上ると、出力「PC2_OUT」
が高レベルに、出力「PCP_OUT」が低レベルにな
る。また時刻t₂で入力「PCB_IN」が立上りと、出
力「PC2_OUT」が高インピーダンスに、出力
「PCP_OUT」が高レベルに戻る。続いて出力
「PC2_OUT」は時刻t₃で再び入力「PCB_IN」がある
と低レベルとなり、時刻t₄の入力「PCA_IN」によ
つて高インピーダンスに戻つている。

FF回路２，３は第１図および第３図に示され
るものであり、この動作はよく知られているとこ
ろであつて詳述は避けるが、Ｊ端子が高レベルで
Ｃ端子が立上るとＱ端子が高レベルとなり、Ｒ端
子が高レベルとなるとＱ端子が低レベルとなる動
作を活用している。

つぎに本実施例のものの動作について第４図を
参照して詳述する。

第１図に示す回路構成において、FF回路２の
Ｊ端子はインバータ４、NORゲート７の作用に
よつて出力「PC2_OUT」が高レベルのときのみ高
レベルとなる。このNORゲート７は出力
「PC2_OUT」が高インピーダンス状態のときでも確
実にＪ端子を低レベルとするためのものである。
またインバータ５およびNORゲート９は入力
「PCA_IN」の立下り時抵抗器１１、コンデンサ１
３の時定数で定まるごく短かい期間Ｒ端子を高レ
ベルにしてＱ端子を低レベルにさせる。

いま入力信号Ａ，Ｂ間において周波数F_Aが周
波数F_Bより高い場合を考えると、出力「PC2_OUT」
を高レベルの方向にもつていくチヤンスが低レベ
ルにするものよりも多いために、出力「PC2_OUT」
は高レベルと高インピーダンスの間を往復し、つ
いには高レベル状態で入力「PCA_IN」が入ること
になる。このときFF回路２のＪ端子が高レベル
でＣ端子が立上りＱ端子が高レベルとなる。これ
を時刻t₁として第４図に示す。また時刻t₂になる
と、入力「PCA_IN」が立下ることによつてＲ端子
が短時間高レベルとなりＱ端子が低レベルに戻
る。これは時刻t₃，t₄でも同様におこり、Ｑ端子
からは入力「PCA_IN」と同一のパルス巾をもつパ
ルスが出力される。さらに入力「PCA_IN」、
「PCB_IN」が交互に入力される場合Ｑ端子からパ
ルスは出力されず、この入力「PCB_IN」よりも余
分に入力された入力「PCA_IN」がそのまま出力さ
れる。すなわち出力P₁は周波数F_Aと周波数F_Bと
の差の周波数をもち、このパルス巾が入力
「PCA_IN」と等しいパルス列であり、このように
してFF回路２からF_A−F_Bの周波数をもつ出力P₁
を得ることができる。

時刻t₁−t₂間および時刻t₃−t₄間に入力
「PCB_IN」が入力されているが、出力P₂にはパル
スを生じない。これは入力「PCB_IN」が出力
「PC2_OUT」を高レベルから高インピーダンスにす
るのみで低レベルにまでし得ないためである。出
力「PC2_OUT」が高インピーダンス時は出力
「PCP_OUT」が高レベルとなり、NORゲート８に
よりFF回路３のＪ端子が高レベルになるのを阻
止し、出力P₂を禁止する。

ここで、出力「PC2_OUT」が抵抗を通して例え
ば接地されており高インピーダンス状態をとり得
ず、高レベル、低レベル間を往復する２値動作の
ものではこのような作用がなく、出力P₁，P₂の
双方に交互に出力が現れる不具合を生じる。

同様にして入力信号Ａ，Ｂ間において周波数
F_Bが周波数F_Aよりも高い場合にFF回路３からF_B
−F_Aの周波数をもちパルス巾が入力「PCB_IN」に
等しいパルス列の出力P₂を得ることができる。
この場合FF回路２のＱ端子にはパルスが何ら出
力されない。これは第４図の時刻t₅〜t₁₀のように
例示される。

かかる実施例のものは、F_A≧F_Bの場合F_A−F_B
のパルス列を出力P₁としてF_A＜F_Bの場合F_B−F_A
のパルス列を出力P₂として得られ、２つの入力
信号Ａ，Ｂ間の周波数減算が行われるものであ
る。

なお入出力パルス巾が必らずしも等しくする必
要がない場合は例えば入力「PCA_IN」の立上り
で、FF回路３を、入力「PCB_IN」の立上りで、
FF回路２をそれぞれリセツトするなどの変形を
行えばよく、また｜F_A−F_B｜の周波数をもつパ
ルス列が必要であればFF回路２，３のＱ端子を
ORゲートに接続することで簡単に実現にでき
る。このように種々の所望の周波数減算を得るに
は第１図に示す回路構成からあるいはこれを簡単
に変化することによつて容易に達成できることは
言うまでもない。

上述したように本考案によれば、フイルタなど
を使用することなく波形を忠実に再現でき、応答
が早くかつ広い周波数範囲に使用可能な周波数減
算回路を提供できる。

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２
図は位相検出回路１の動作説明図、第３図はFF
回路２，３の真理値表、第４図は第１図に示すも
のの各部波形を示す波形図である。 ２，３……フリツプフロツプ回路（FF回路）、
Ａ，Ｂ……入力信号、F_A，F_B……周波数、P₁，
P₂……出力、t₁〜t₁₀……時刻。

Claims (1)

【実用新案登録請求の範囲】
1. 入力信号間の差の周波数をもつパルス列出力を
   生じる周波数減算回路において、低レベル、高イ
   ンピーダンス、高レベルの出力態様を有するとと
   もに、第１の入力信号印加時低レベルから高イン
   ピーダンスへ、高インピーダンスから高レベル
   へ、高レベルで状態保持し、かつ第２の入力信号
   印加時高レベルから高インピーダンスへ、高イン
   ピーダンスから低レベルへ、低レベルで状態保持
   する機能を具備する位相検出回路と、該位相検出
   回路出力がそれぞれ入力される第１、第２のフリ
   ツプフロツプ回路とを少なくとも備え、該第１の
   フリツプフロツプ回路を前記高レベル状態時第１
   の入力信号が印加された場合出力能動に、かつ第
   ２のフリツプフロツプ回路を前記低レベル状態時
   第２の入力信号が印加された場合出力能動に構成
   し、前記第１の入力信号周波数が第２の入力信号
   周波数より高い場合前記第１のフリツプフロツプ
   回路から低い場合前記第２のフリツプフロツプ回
   路からそれぞれ信号発生することを特徴とした周
   波数減算回路。