JPH048669Y2 - - Google Patents
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- Publication number
- JPH048669Y2 JPH048669Y2 JP1985058337U JP5833785U JPH048669Y2 JP H048669 Y2 JPH048669 Y2 JP H048669Y2 JP 1985058337 U JP1985058337 U JP 1985058337U JP 5833785 U JP5833785 U JP 5833785U JP H048669 Y2 JPH048669 Y2 JP H048669Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- pulse
- low level
- monostable multivibrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 210000004899 c-terminal region Anatomy 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、入力データの識別再生回路あるいは
２分周回路として使用される単安定マルチバイブ
レータ回路に関する。
２分周回路として使用される単安定マルチバイブ
レータ回路に関する。
特に同期パルスを有していないパルス周波数変
調方式（PFM）、パルス間隔変調方式（PIM）な
どの非同期変調方式においては、パルスの振幅お
よび幅が一定でパルス間の時間軸上に情報を有し
ており、伝送路での帯域制限や反射等により不均
一になつたパルス振幅および幅を識別再生する目
的で単安定マルチバイブレータ回路が使用され
る。
調方式（PFM）、パルス間隔変調方式（PIM）な
どの非同期変調方式においては、パルスの振幅お
よび幅が一定でパルス間の時間軸上に情報を有し
ており、伝送路での帯域制限や反射等により不均
一になつたパルス振幅および幅を識別再生する目
的で単安定マルチバイブレータ回路が使用され
る。
従来、この種の単安定マルチバイブレータ回路
としては第３図に示すようなＤタイプフリツプフ
ロツプ回路１とパルス遅延回路２を組合せたもの
が一般的にあるが、本来、クロツクパルス（同期
方式の場合）を入力するＣ端子に入力データを入
力する使用法が特徴である。この従来の単安定マ
ルチバイブレータ回路ではＣ端子に加えられたパ
ルスがロウレベルの時にＤ端子に加えられた内容
が読込まれ、Ｃ端子がロウレベル(Q)ハイレベルと
なる際に出力端子Ｑ，へ出力される。
としては第３図に示すようなＤタイプフリツプフ
ロツプ回路１とパルス遅延回路２を組合せたもの
が一般的にあるが、本来、クロツクパルス（同期
方式の場合）を入力するＣ端子に入力データを入
力する使用法が特徴である。この従来の単安定マ
ルチバイブレータ回路ではＣ端子に加えられたパ
ルスがロウレベルの時にＤ端子に加えられた内容
が読込まれ、Ｃ端子がロウレベル(Q)ハイレベルと
なる際に出力端子Ｑ，へ出力される。
ところが、第４図の各端子のタイムチヤートに
示すように、Ｃ端子のデータとデータの間に点線
で示すようなスレシヨルドレベル以上の雑音パル
スが入力された場合、Ｄ端子がハイレベルになつ
ているため、Ｑ，端子にはデータと同様のパル
ス幅τ1（パルス遅延回路２の遅延時間）のパルス
が再生されてしまう。
示すように、Ｃ端子のデータとデータの間に点線
で示すようなスレシヨルドレベル以上の雑音パル
スが入力された場合、Ｄ端子がハイレベルになつ
ているため、Ｑ，端子にはデータと同様のパル
ス幅τ1（パルス遅延回路２の遅延時間）のパルス
が再生されてしまう。
本考案の目的は、上述のような雑音を再生しな
い単安定マルチバイブレータ回路を提供すること
にある。
い単安定マルチバイブレータ回路を提供すること
にある。
本考案の単安定マルチバイブレータ回路は、
端子とＤ端子の間に端子のロウレベルを広げる
パルスストレツチ回路を接続したことを特徴とす
る。
端子とＤ端子の間に端子のロウレベルを広げる
パルスストレツチ回路を接続したことを特徴とす
る。
したがつて、τ2（パルスストレツチ回路のロウ
レベルの区間）の時間内にＣ端子にロウレベル(Q)
ハイレベルの雑音が入力されてもＤ端子がロウレ
ベルになつているためＱ端子がロウレベル(Q)ハイ
レベルに、端子がハイレベル(Q)ロウレベルにセ
ツトされることはない。
レベルの区間）の時間内にＣ端子にロウレベル(Q)
ハイレベルの雑音が入力されてもＤ端子がロウレ
ベルになつているためＱ端子がロウレベル(Q)ハイ
レベルに、端子がハイレベル(Q)ロウレベルにセ
ツトされることはない。
本考案の実施例について、図面を参照して説明
する。
する。
第１図は、本考案による単安定マルチバイブレ
ータ回路の一実施例の回路図で、第２図は本実施
例における各部の信号のタイムチヤートである。
ータ回路の一実施例の回路図で、第２図は本実施
例における各部の信号のタイムチヤートである。
本実施例はＤタイプフリツプフロツプ１とパル
ス遅延回路２とパルスストレツチ回路３とから構
成されている。
ス遅延回路２とパルスストレツチ回路３とから構
成されている。
次に、本実施例の動作を第２図のタイムチヤー
トを参照して説明する。
トを参照して説明する。
Ｄタイプフリツプフロツプ１のＣ端子入力がロ
ウレベルの時、Ｑ端子はロウレベル、端子はハ
イレベルになつている。Ｃ端子入力がロウレベル
(Q)ハイレベルとなる際にＤ端子のハイレベルが読
込まれてＱ端子はロウレベル(Q)ハイレベルに端
子はハイレベル(Q)ロウレベルに出力される。出
力はパルス遅延回路２とパルスストレツチ回路３
に入力される。パルス遅延回路２ではτ1だけ遅延
を受けた後Ｒ端子に入力され、フリツプフロツプ
回路１をリセツトするため端子Ｑとにはパルス
幅τ1のパルスが出力される。一方、パルスストレ
ツチ回路３では端子のロウレベルをτ2まで広げ
た後Ｄ端子に入力される。
ウレベルの時、Ｑ端子はロウレベル、端子はハ
イレベルになつている。Ｃ端子入力がロウレベル
(Q)ハイレベルとなる際にＤ端子のハイレベルが読
込まれてＱ端子はロウレベル(Q)ハイレベルに端
子はハイレベル(Q)ロウレベルに出力される。出
力はパルス遅延回路２とパルスストレツチ回路３
に入力される。パルス遅延回路２ではτ1だけ遅延
を受けた後Ｒ端子に入力され、フリツプフロツプ
回路１をリセツトするため端子Ｑとにはパルス
幅τ1のパルスが出力される。一方、パルスストレ
ツチ回路３では端子のロウレベルをτ2まで広げ
た後Ｄ端子に入力される。
従つて、τ2の時間内にＣ端子にロウレベル(Q)ハ
イレベルの雑音が入力されてもＤ端子がロウレベ
ルになつているためＱ端子がロウレベル(Q)ハイレ
ベルに、端子がハイレベル(Q)ロウレベルにセツ
トされることはない。
イレベルの雑音が入力されてもＤ端子がロウレベ
ルになつているためＱ端子がロウレベル(Q)ハイレ
ベルに、端子がハイレベル(Q)ロウレベルにセツ
トされることはない。
すなわち、本実施例によればＣ端子のデータと
データの間のτ2時間内にロウレベル(Q)ハイレベル
の雑音が入力されてもτ1のパルスとして再生され
ることはない。
データの間のτ2時間内にロウレベル(Q)ハイレベル
の雑音が入力されてもτ1のパルスとして再生され
ることはない。
なお、このガードタイム（不感地帯）τ2はパル
スストレツチ回路２により任意に設定できる。
スストレツチ回路２により任意に設定できる。
以上説明したように本考案は、Ｄタイプフリツ
プフロツプ回路のＱ端子とＤ端子の間にパルスス
トレツチ回路を接続することにより、このパルス
ストレツチ回路のガードタイム内にＣ端子にロウ
レベル(Q)ハイレベルの雑音が入力されてもＱ，
端子にパルス幅τ1のパルスとして再生されること
はない。
プフロツプ回路のＱ端子とＤ端子の間にパルスス
トレツチ回路を接続することにより、このパルス
ストレツチ回路のガードタイム内にＣ端子にロウ
レベル(Q)ハイレベルの雑音が入力されてもＱ，
端子にパルス幅τ1のパルスとして再生されること
はない。
本考案の単安定マルチバイブレータ回路をたと
えば、パルス周波数変調回路に実施した場合、従
来過入力信号により発振周波数が異常に高くな
り、発振が停止するという問題が解決される。即
ち繰り返し周期がτ2以下の周波数は単安定マルチ
バイブレータ回路が受けつけないため上限周波数
maxをmax＝２／τ2に制限することができ、異
常に高くなり発振を停止するということがなくな
る。また、本考案をパルス周波数復調回路の単安
定マルチバイブレータ回路に実施すれば、特に光
入力断の時、光(Q)電気変換素子であるアバランシ
エフオトダイオード（APD）の出力するマイク
ロプラズマ雑音に対して見られるトリガ状の細い
パルスにより単安定マルチバイブレータ回路が誤
動作し、雑音を強調する問題が解決できる。
えば、パルス周波数変調回路に実施した場合、従
来過入力信号により発振周波数が異常に高くな
り、発振が停止するという問題が解決される。即
ち繰り返し周期がτ2以下の周波数は単安定マルチ
バイブレータ回路が受けつけないため上限周波数
maxをmax＝２／τ2に制限することができ、異
常に高くなり発振を停止するということがなくな
る。また、本考案をパルス周波数復調回路の単安
定マルチバイブレータ回路に実施すれば、特に光
入力断の時、光(Q)電気変換素子であるアバランシ
エフオトダイオード（APD）の出力するマイク
ロプラズマ雑音に対して見られるトリガ状の細い
パルスにより単安定マルチバイブレータ回路が誤
動作し、雑音を強調する問題が解決できる。
第１図は、本考案による単安定マルチバイブレ
ータ回路の一実施例の回路図、第２図は、その動
作を示すタイムチヤート、第３図は従来例の回路
図、第４図は第３図のタイムチヤートである。 １……Ｄタイプフリツプフロツプ、２……パル
ス遅延回路、３……パルスストレツチ回路。
ータ回路の一実施例の回路図、第２図は、その動
作を示すタイムチヤート、第３図は従来例の回路
図、第４図は第３図のタイムチヤートである。 １……Ｄタイプフリツプフロツプ、２……パル
ス遅延回路、３……パルスストレツチ回路。
Claims (1)
- 【実用新案登録請求の範囲】 パルス遅延回路と、Ｃ端子に入力データが供給
され端子の出力をＤ端子の入力とし、かつ出力
信号を前記パルス遅延回路で所定の時間だけ遅延
させた信号でリセツトするＤタイプフリツプフロ
ツプ回路とからなる単安定マルチバイブレータ回
路において、 前記端子と前記Ｄ端子の間に前記端子から
の出力のロウレベルパルス幅を引き延ばすパルス
ストレツチ回路を接続したことを特徴とする単安
定マルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985058337U JPH048669Y2 (ja) | 1985-04-19 | 1985-04-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985058337U JPH048669Y2 (ja) | 1985-04-19 | 1985-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61176825U JPS61176825U (ja) | 1986-11-05 |
| JPH048669Y2 true JPH048669Y2 (ja) | 1992-03-04 |
Family
ID=30583743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985058337U Expired JPH048669Y2 (ja) | 1985-04-19 | 1985-04-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH048669Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392652A (en) * | 1977-01-25 | 1978-08-14 | Nec Corp | Monostable circuit |
-
1985
- 1985-04-19 JP JP1985058337U patent/JPH048669Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392652A (en) * | 1977-01-25 | 1978-08-14 | Nec Corp | Monostable circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61176825U (ja) | 1986-11-05 |
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