JP2944039B2 - 不安定防止回路 - Google Patents
不安定防止回路Info
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- JP2944039B2 JP2944039B2 JP1076405A JP7640589A JP2944039B2 JP 2944039 B2 JP2944039 B2 JP 2944039B2 JP 1076405 A JP1076405 A JP 1076405A JP 7640589 A JP7640589 A JP 7640589A JP 2944039 B2 JP2944039 B2 JP 2944039B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Description
【発明の詳細な説明】 この発明はデイジタル回路における不安定状態の影響
を除去する回路に関する。
を除去する回路に関する。
デイジタル的なラツチ及びフリツプ・フロツプは入力
信号に応答して出力状態を保持、又は反転させる。いず
れの場合も出力状態は安定状態にある。しかし、不安定
状態として知られている状態が存在し、この状態ではラ
ツチ又はフリツプ・フロツプが二つの状態間で際限なく
どちらつかずの状態となる。通常、このような不安定状
態は限界的なトリガにより発生する。フリツプ・フロツ
プが十分に平衡していれば、このような内部又は外部的
な不平衡によりフリツプ・フロツプがその２安定状態の
うちの一つになるまでは、不安定状態が継続する。しか
し、不安定状態では、フリツプ・フロツプの出力を安全
にクロツキングすることができない。従つて、不安定状
態は非同期信号の同期に用いられている高速度デイジタ
ル回路において深刻な問題となる。特に、不安定状態は
コンピユータの周辺装置において用いられているデータ
再生回路において大きな問題である。これまでは、不安
定状態を防止する試みをして、第１のフリツプ・フロツ
プの出力を第２のフリツプ・フロツプにクロツク入力さ
せるペア式のフリツプ・フロツプ回路を採用していた。
第１のフリツプ・フロツプが不安定状態になつたとき
は、その出力を第２のフリツプ・フロツプにクロツク入
力する時点では第１のフリツプ・フロツプが回復するこ
とを期待している。しかし、非同期情報信号を伝送する
際の信号劣化のために、第１のフリツプ・フロツプにク
ロツク入力するのに適した時点で情報信号が存在しない
ことがある。その結果、第２のフリツプ・フロツプのク
ロツキングが情報を再生しようとしても、そのフリツプ
・フロツプ回路はひどく劣化した非同期信号に対応する
ことができない。従つて、従来の技術は第１のフリツプ
・フロツプの前段でパルス・エツジ検出器を用いて第１
のフリツプ・フロツプ用の信号を更に正確に定義するよ
うに改良するものがあつた。これらの試みがデイジタル
再生回路における不安定状態を克服するのにある程度の
成果があつたが、現在のシステムの信頼性及び速度の点
で完全に成功してはいなかつた。
信号に応答して出力状態を保持、又は反転させる。いず
れの場合も出力状態は安定状態にある。しかし、不安定
状態として知られている状態が存在し、この状態ではラ
ツチ又はフリツプ・フロツプが二つの状態間で際限なく
どちらつかずの状態となる。通常、このような不安定状
態は限界的なトリガにより発生する。フリツプ・フロツ
プが十分に平衡していれば、このような内部又は外部的
な不平衡によりフリツプ・フロツプがその２安定状態の
うちの一つになるまでは、不安定状態が継続する。しか
し、不安定状態では、フリツプ・フロツプの出力を安全
にクロツキングすることができない。従つて、不安定状
態は非同期信号の同期に用いられている高速度デイジタ
ル回路において深刻な問題となる。特に、不安定状態は
コンピユータの周辺装置において用いられているデータ
再生回路において大きな問題である。これまでは、不安
定状態を防止する試みをして、第１のフリツプ・フロツ
プの出力を第２のフリツプ・フロツプにクロツク入力さ
せるペア式のフリツプ・フロツプ回路を採用していた。
第１のフリツプ・フロツプが不安定状態になつたとき
は、その出力を第２のフリツプ・フロツプにクロツク入
力する時点では第１のフリツプ・フロツプが回復するこ
とを期待している。しかし、非同期情報信号を伝送する
際の信号劣化のために、第１のフリツプ・フロツプにク
ロツク入力するのに適した時点で情報信号が存在しない
ことがある。その結果、第２のフリツプ・フロツプのク
ロツキングが情報を再生しようとしても、そのフリツプ
・フロツプ回路はひどく劣化した非同期信号に対応する
ことができない。従つて、従来の技術は第１のフリツプ
・フロツプの前段でパルス・エツジ検出器を用いて第１
のフリツプ・フロツプ用の信号を更に正確に定義するよ
うに改良するものがあつた。これらの試みがデイジタル
再生回路における不安定状態を克服するのにある程度の
成果があつたが、現在のシステムの信頼性及び速度の点
で完全に成功してはいなかつた。
本発明の目的は、不安定状態の影響を除去する回路を
得ることにある。
得ることにある。
本発明による不安定防止回路は、非同期パルスを受け
取つて同期クロツク信号に同期するようにそれぞれ接続
されている複数の並列チヤネルを有する。シフト・レジ
スタはこの非同期パルスに応答して逐次前記並列チヤネ
ルのそれぞれのものをエネーブルする。
取つて同期クロツク信号に同期するようにそれぞれ接続
されている複数の並列チヤネルを有する。シフト・レジ
スタはこの非同期パルスに応答して逐次前記並列チヤネ
ルのそれぞれのものをエネーブルする。
本発明を実施するために、互いにほぼ同一の２つの並
列チヤネルは、それぞれ従来のシステムと同様に、パル
ス・エツジ検出器に接続された一対のフリツプ・フロツ
プを備えている。しかし、本発明は、更に、前記非同期
信号により駆動されたシフト・レジスタを備え、前記並
列チヤネルが連続して交播する非同期パルスを処理す
る。２チヤネルの回路の場合では、前記チヤネルを交互
にエネーブルする２位置のシフト・レジスタ（即ち、２
安定マルチバイブレータ、つまりフリツプ・フロツプ）
でもよい。従つて、前記チヤネルは独立して非同期デー
タを受け取つて処理することにより、不安定状態の影響
を除去する。
列チヤネルは、それぞれ従来のシステムと同様に、パル
ス・エツジ検出器に接続された一対のフリツプ・フロツ
プを備えている。しかし、本発明は、更に、前記非同期
信号により駆動されたシフト・レジスタを備え、前記並
列チヤネルが連続して交播する非同期パルスを処理す
る。２チヤネルの回路の場合では、前記チヤネルを交互
にエネーブルする２位置のシフト・レジスタ（即ち、２
安定マルチバイブレータ、つまりフリツプ・フロツプ）
でもよい。従つて、前記チヤネルは独立して非同期デー
タを受け取つて処理することにより、不安定状態の影響
を除去する。
本発明の第１の特徴は、次の非同期データ・パルスを
受信して当該チヤネル上で処理する前に、各チヤネルを
エネーブルし、クロツキングして回復させるので、不安
定状態が除去されるということにある。
受信して当該チヤネル上で処理する前に、各チヤネルを
エネーブルし、クロツキングして回復させるので、不安
定状態が除去されるということにある。
本発明の他の特徴は、装置が付加的なチヤネルのため
に容易に拡張され、拡張したシフト・レジスタの付加的
な位置を切離して動作させることにより、各チヤネルを
回復させるための更に長い時間が得られる。
に容易に拡張され、拡張したシフト・レジスタの付加的
な位置を切離して動作させることにより、各チヤネルを
回復させるための更に長い時間が得られる。
本発明の前述の特徴及び他の特徴は以下の詳細な説明
及び添付する図面から十分に理解されるであろう。
及び添付する図面から十分に理解されるであろう。
図面、特に第１図を参照すると、従来の技術による典
型的な不安定防止回路が示されている。この不安定防止
回路は、一対のＤ型フリツプ・フロツプL1及びL2を有
し、それらのセツト入力及びリセツト入力が抵抗R1を介
して電源の電圧線に接続されている。両Ｄ型フリツプ・
フロツプL1及びL2のクロツク入力には線10を介して同期
クロツク信号が入力され、そのＤ型フリツプ・フロツプ
L1のＤ入力には非同期データ信号が入力されている。Ｄ
型フリツプ・フロツプL1のＱ出力はＤ型フリツプ・フロ
ツプL2のＤ入力に供給されて、Ｄ型フリツプ・フロツプ
L2のＱ出力12から同期データ信号が出力されている。こ
の非同期データ信号はデイジタル情報を含む若しくは有
効にするものでもよく、又はそれ自体が非同期クロツク
信号であつてもよい。第２図を参照すると、第１図に示
す従来技術による不安定防止回路の動作を容易に説明す
ることができる。非同期パルス14を受信すると、Ｄ型フ
リツプ・フロツプL1のＤ入力がハイとなる。線10を介し
て非同期クロツク信号の次の立上り端16で、Ｄ型フリツ
プ・フロツプL1のＱ出力はハイにされ、これによつてＤ
型フリツプ・フロツプL2のＤ入力がハイとなる。次の非
同期クロツク信号の立上り端18で、Ｄ型フリツプ・フロ
ツプL2の出力（SYN）は、図示のように、ハイにされ
る。非同期パルス14がローとなつた後、次の非同期クロ
ツク信号の立上り端20でＤ型フリツプ・フロツプL1がロ
ーにされ、またＤ型フリツプ・フロツプL1がローになつ
た後、次の非同期クロツク信号の立上り端22により、同
期出力信号がローにされる。特にクロツク・パルス24及
び非同期パルス26を参照すると、これら２つのパルスの
前縁がほぼ同時に発生して、Ｄ型フリツプ・フロツプL1
をマージナル・トリガさせる原因となる。その結果、Ｄ
型フリツプ・フロツプL1は不安定状態となり、例えば信
号28により示すようにフリツプ・フロツプの２つの安定
状態間で高速にスイツチングする非標準的なロジツク・
レベルになる。結局、不安定防止回路は平衡せず、他の
外部要素は任意にＤ型フリツプ・フロツプL1がその２安
定状態のうちの一状態を模索する。Ｄ型フリツプ・フロ
ツプL1が第２図に示すように、誤つているそのロー状態
を模索するときは、次の非同期クロツク信号の前縁30は
（非同期パルス26がハイを維持したまま）、Ｄ型フリツ
プ・フロツプL1をそのハイ即ち真状態にさせ、これによ
つて同期データ・パルス31を確立する。
型的な不安定防止回路が示されている。この不安定防止
回路は、一対のＤ型フリツプ・フロツプL1及びL2を有
し、それらのセツト入力及びリセツト入力が抵抗R1を介
して電源の電圧線に接続されている。両Ｄ型フリツプ・
フロツプL1及びL2のクロツク入力には線10を介して同期
クロツク信号が入力され、そのＤ型フリツプ・フロツプ
L1のＤ入力には非同期データ信号が入力されている。Ｄ
型フリツプ・フロツプL1のＱ出力はＤ型フリツプ・フロ
ツプL2のＤ入力に供給されて、Ｄ型フリツプ・フロツプ
L2のＱ出力12から同期データ信号が出力されている。こ
の非同期データ信号はデイジタル情報を含む若しくは有
効にするものでもよく、又はそれ自体が非同期クロツク
信号であつてもよい。第２図を参照すると、第１図に示
す従来技術による不安定防止回路の動作を容易に説明す
ることができる。非同期パルス14を受信すると、Ｄ型フ
リツプ・フロツプL1のＤ入力がハイとなる。線10を介し
て非同期クロツク信号の次の立上り端16で、Ｄ型フリツ
プ・フロツプL1のＱ出力はハイにされ、これによつてＤ
型フリツプ・フロツプL2のＤ入力がハイとなる。次の非
同期クロツク信号の立上り端18で、Ｄ型フリツプ・フロ
ツプL2の出力（SYN）は、図示のように、ハイにされ
る。非同期パルス14がローとなつた後、次の非同期クロ
ツク信号の立上り端20でＤ型フリツプ・フロツプL1がロ
ーにされ、またＤ型フリツプ・フロツプL1がローになつ
た後、次の非同期クロツク信号の立上り端22により、同
期出力信号がローにされる。特にクロツク・パルス24及
び非同期パルス26を参照すると、これら２つのパルスの
前縁がほぼ同時に発生して、Ｄ型フリツプ・フロツプL1
をマージナル・トリガさせる原因となる。その結果、Ｄ
型フリツプ・フロツプL1は不安定状態となり、例えば信
号28により示すようにフリツプ・フロツプの２つの安定
状態間で高速にスイツチングする非標準的なロジツク・
レベルになる。結局、不安定防止回路は平衡せず、他の
外部要素は任意にＤ型フリツプ・フロツプL1がその２安
定状態のうちの一状態を模索する。Ｄ型フリツプ・フロ
ツプL1が第２図に示すように、誤つているそのロー状態
を模索するときは、次の非同期クロツク信号の前縁30は
（非同期パルス26がハイを維持したまま）、Ｄ型フリツ
プ・フロツプL1をそのハイ即ち真状態にさせ、これによ
つて同期データ・パルス31を確立する。
大抵のコンピユータ設計では、非同期ロジツクの信頼
性を最低にしたままであり、通常は独立した装置間での
インタフエースに置かれている。大抵の場合に、これら
のインタフエース間の距離は比較的に短い。しかし、信
号がかなりの距離を介して伝送されると、歪みが発生す
る。この歪みはパルスの圧縮、伸長、パルスの縁のなま
り、パルス間位置の変動、及び周期変動をもたらす。高
速データ通信において、歪みは、信頼性をもつてデータ
を再度確立できない根本的な問題となり得る。データ伝
送の信頼性を改良するために、第３図に示すようなパル
ス・エツジ検出器を用いるのが一般的であつた。特に、
Ｄ型フリツプ・フロツプL3は線11の非同期信号を受信す
るためのパルス・エツジ検出器として付加されていた。
第４図に特に示すように、非同期信号は、伝送を含む外
部的な要因により、種々のパルス幅及び位置となり得
る。NANDゲート32は信号を各Ｄ型フリツプ・フロツプL
1,L2及びL3のＱ出力を受け取つて信号出力をＤ型フリツ
プ・フロツプL1及びL3のリセツト入力に印加する。
性を最低にしたままであり、通常は独立した装置間での
インタフエースに置かれている。大抵の場合に、これら
のインタフエース間の距離は比較的に短い。しかし、信
号がかなりの距離を介して伝送されると、歪みが発生す
る。この歪みはパルスの圧縮、伸長、パルスの縁のなま
り、パルス間位置の変動、及び周期変動をもたらす。高
速データ通信において、歪みは、信頼性をもつてデータ
を再度確立できない根本的な問題となり得る。データ伝
送の信頼性を改良するために、第３図に示すようなパル
ス・エツジ検出器を用いるのが一般的であつた。特に、
Ｄ型フリツプ・フロツプL3は線11の非同期信号を受信す
るためのパルス・エツジ検出器として付加されていた。
第４図に特に示すように、非同期信号は、伝送を含む外
部的な要因により、種々のパルス幅及び位置となり得
る。NANDゲート32は信号を各Ｄ型フリツプ・フロツプL
1,L2及びL3のＱ出力を受け取つて信号出力をＤ型フリツ
プ・フロツプL1及びL3のリセツト入力に印加する。
第３図に示す不安定防止回路の動作において、第４図
を参照すると、線11を介してＤ型フリツプ・フロツプL3
のクロツク入力に印加される非同期のデータ・パルスAS
YNがハイとなつたときは、Ｄ型フリツプ・フロツプL3の
Ｑ出力はハイにされるので、線10を介するクロツク信号
CLOCKの次のパルスの立上り端でＤ型フリツプ・フロツ
プL1のＱ出力がハイとなる。Ｄ型フリツプ・フロツプL1
がハイのときに、連続するクロツク信号CLOCKの次のパ
ルスの立上り端で、Ｄ型フリツプ・フロツプL2は同期出
力SYNをハイにさせる。Ｄ型フリツプ・フロツプL1,L2及
びL3が全てハイになつたので、NANDゲート32は、ローの
リセツト・パルス（CLEAR）をＤ型フリツプ・フロツプL
1及びL3に印加する動作をする。ここで、Ｄ型フリツプ
・フロツプL1のＱ出力はロー状態にあるので、次のクロ
ツク信号CLOCKの立上り端でＤ型フリツプ・フロツプL2
をリセツトしてＤ型フリツプ・フロツプL2の同期出力SY
Nをローにさせる。第１図に示す不安定防止回路に関連
して説明したように、不安定状態が存在し得る。クロツ
ク信号CLOCKとデータ・パルスASYNとが非常に近接して
いるときは、クロツク信号CLOCKの前縁がハイとなるの
とほぼ同時に、Ｄ型フリツプ・フロツプL3もハイ状態さ
れて、不安定状態となる恐れがある。従つて、第１図に
示す不安定防止回路の場合のように、Ｄ型フリツプ・フ
ロツプL1が最終的にロー安定状態を模索しているとき
は、Ｄ型フリツプ・フロツプL1は、36でクロツク信号CL
OCKの次に立上るパルスになり、ハイにセツトされるま
で、データ・パルスASYNの34で応答しない。データ・パ
ルスASYNの38はL1出力パルスの36から導出され、またL1
出力パルスの36はデータ・パルスASYNのパルス34から導
出される。しかし、第４図に示すように、次のデータ・
パルスASYNのパルス40はL1出力パルス36がハイのときに
発生する。Ｄ型フリツプ・フロツプL3は既にハイ状態に
なつているので、データ・パルスASYNのパルス40は無視
され、同期出力SYNはデータ・パルスASYNの40から導出
したパルスを含むことはない。従つて、データを喪失す
る。（更に高いクロツク周波数は喪失したデータ・パル
スASYNを回復する能力があるかも知れないが、高い周波
数は不安定状態による誤りの他の問題を増加させる。） 第５図を参照すると、本発明の好ましいとする当該実
施例による不安定防止回路が示されている。第５図に示
す不安定防止回路の動作説明から理解されるように、こ
の不安定防止回路は第１図及び第３図に示す不安定防止
回路の欠点を克服している。従つて、第５図を参照する
と、第３図に示す不安定防止回路とそれぞれ同様の２つ
の並列チヤネルが示されている。第１のチヤネル50はＤ
型フリツプ・フロツプL1,L2,L3及びNANDゲート54を有
し、第２のチヤネル52はＤ型フリツプ・フロツプL4,L5,
L6及びNANDゲート56を有する。チヤネル50及び52は第３
図に示す従来の不安定防止回路とほぼ同一に結線され、
かつチヤネル11上のデータ・パルスASYNがゲート・エネ
ーブル型のＤ型フリツプ・フロツプL3及びL6のパルス・
エツジ検出器のクロツク入力に印加される。この場合
に、Ｄ型フリツプ・フロツプL3及びL6はエネーブル入力
を有し、このエネーブル入力はＤ型フリツプ・フロツプ
L7の出力及びＱ出力に接続されている。Ｄ型フリツプ
・フロツプL7のＤ入力はＱ出力に接続され、またそのク
ロツク入力はチヤネル11に接続されてデータ・パルスAS
YNを受け取る。Ｄ型フリツプ・フロツプL7のリセツト入
力は線58を介して外部リセツト・パルスを受け取るよう
に接続されている。Ｄ型フリツプ・フロツプL2及びL5の
Ｑ出力はASNC1及びAYNC2として示すように、別個の同期
出力信号となる。
を参照すると、線11を介してＤ型フリツプ・フロツプL3
のクロツク入力に印加される非同期のデータ・パルスAS
YNがハイとなつたときは、Ｄ型フリツプ・フロツプL3の
Ｑ出力はハイにされるので、線10を介するクロツク信号
CLOCKの次のパルスの立上り端でＤ型フリツプ・フロツ
プL1のＱ出力がハイとなる。Ｄ型フリツプ・フロツプL1
がハイのときに、連続するクロツク信号CLOCKの次のパ
ルスの立上り端で、Ｄ型フリツプ・フロツプL2は同期出
力SYNをハイにさせる。Ｄ型フリツプ・フロツプL1,L2及
びL3が全てハイになつたので、NANDゲート32は、ローの
リセツト・パルス（CLEAR）をＤ型フリツプ・フロツプL
1及びL3に印加する動作をする。ここで、Ｄ型フリツプ
・フロツプL1のＱ出力はロー状態にあるので、次のクロ
ツク信号CLOCKの立上り端でＤ型フリツプ・フロツプL2
をリセツトしてＤ型フリツプ・フロツプL2の同期出力SY
Nをローにさせる。第１図に示す不安定防止回路に関連
して説明したように、不安定状態が存在し得る。クロツ
ク信号CLOCKとデータ・パルスASYNとが非常に近接して
いるときは、クロツク信号CLOCKの前縁がハイとなるの
とほぼ同時に、Ｄ型フリツプ・フロツプL3もハイ状態さ
れて、不安定状態となる恐れがある。従つて、第１図に
示す不安定防止回路の場合のように、Ｄ型フリツプ・フ
ロツプL1が最終的にロー安定状態を模索しているとき
は、Ｄ型フリツプ・フロツプL1は、36でクロツク信号CL
OCKの次に立上るパルスになり、ハイにセツトされるま
で、データ・パルスASYNの34で応答しない。データ・パ
ルスASYNの38はL1出力パルスの36から導出され、またL1
出力パルスの36はデータ・パルスASYNのパルス34から導
出される。しかし、第４図に示すように、次のデータ・
パルスASYNのパルス40はL1出力パルス36がハイのときに
発生する。Ｄ型フリツプ・フロツプL3は既にハイ状態に
なつているので、データ・パルスASYNのパルス40は無視
され、同期出力SYNはデータ・パルスASYNの40から導出
したパルスを含むことはない。従つて、データを喪失す
る。（更に高いクロツク周波数は喪失したデータ・パル
スASYNを回復する能力があるかも知れないが、高い周波
数は不安定状態による誤りの他の問題を増加させる。） 第５図を参照すると、本発明の好ましいとする当該実
施例による不安定防止回路が示されている。第５図に示
す不安定防止回路の動作説明から理解されるように、こ
の不安定防止回路は第１図及び第３図に示す不安定防止
回路の欠点を克服している。従つて、第５図を参照する
と、第３図に示す不安定防止回路とそれぞれ同様の２つ
の並列チヤネルが示されている。第１のチヤネル50はＤ
型フリツプ・フロツプL1,L2,L3及びNANDゲート54を有
し、第２のチヤネル52はＤ型フリツプ・フロツプL4,L5,
L6及びNANDゲート56を有する。チヤネル50及び52は第３
図に示す従来の不安定防止回路とほぼ同一に結線され、
かつチヤネル11上のデータ・パルスASYNがゲート・エネ
ーブル型のＤ型フリツプ・フロツプL3及びL6のパルス・
エツジ検出器のクロツク入力に印加される。この場合
に、Ｄ型フリツプ・フロツプL3及びL6はエネーブル入力
を有し、このエネーブル入力はＤ型フリツプ・フロツプ
L7の出力及びＱ出力に接続されている。Ｄ型フリツプ
・フロツプL7のＤ入力はＱ出力に接続され、またそのク
ロツク入力はチヤネル11に接続されてデータ・パルスAS
YNを受け取る。Ｄ型フリツプ・フロツプL7のリセツト入
力は線58を介して外部リセツト・パルスを受け取るよう
に接続されている。Ｄ型フリツプ・フロツプL2及びL5の
Ｑ出力はASNC1及びAYNC2として示すように、別個の同期
出力信号となる。
第５図に示す不安定防止回路に動作において、Ｄ型フ
リツプ・フロツプL7の初期状態は重要ではない。しか
し。リセツト・パルス60を受け取ると、Ｄ型フリツプ・
フロツプL7はロー状態にされるので、Ｑ出力はローであ
り、そのＱ出力はハイとなる。Ｄ型フリツプ・フロツプ
L7の出力はＤ型フリツプ・フロツプL3のゲート入力を
デイセーブルし、一方Ｄ型フリツプ・フロツプL7のロー
のＱ出力はＤ型フリツプ・フロツプL6のゲート入力をエ
ネーブルする。第１のデータ・パルスASYNのパルス62を
受け取ると、エネーブルされているＤ型フリツプ・フロ
ツプL6は、このパルスに応答し、そのＱ出力をハイにし
てそのパルス64をハイにセツトさせる。クロツク信号CL
OCKの次のパルス66により、Ｄ型フリツプ・フロツプL4
のＱ出力をハイにセツトさせてパルス68を発生させる。
クロツク信号CLOCKの次のパルス70により、同期出力信
号SYNC2はパルス72のところでハイにされ、これによつ
てNANDゲート56は動作状態となり、リセツト・パルス74
を送出し、Ｄ型フリツプ・フロツプL4及びL6のＱ出力を
ローにさせ、そのパルス64及び68をローにさせる。クロ
ツク信号CLOCKの次のパルス82の正のエツジにより同期
出力信号SYNC2のパルス72をローにしてＤ型フリツプ・
フロツプL2をリセツトさせる。
リツプ・フロツプL7の初期状態は重要ではない。しか
し。リセツト・パルス60を受け取ると、Ｄ型フリツプ・
フロツプL7はロー状態にされるので、Ｑ出力はローであ
り、そのＱ出力はハイとなる。Ｄ型フリツプ・フロツプ
L7の出力はＤ型フリツプ・フロツプL3のゲート入力を
デイセーブルし、一方Ｄ型フリツプ・フロツプL7のロー
のＱ出力はＤ型フリツプ・フロツプL6のゲート入力をエ
ネーブルする。第１のデータ・パルスASYNのパルス62を
受け取ると、エネーブルされているＤ型フリツプ・フロ
ツプL6は、このパルスに応答し、そのＱ出力をハイにし
てそのパルス64をハイにセツトさせる。クロツク信号CL
OCKの次のパルス66により、Ｄ型フリツプ・フロツプL4
のＱ出力をハイにセツトさせてパルス68を発生させる。
クロツク信号CLOCKの次のパルス70により、同期出力信
号SYNC2はパルス72のところでハイにされ、これによつ
てNANDゲート56は動作状態となり、リセツト・パルス74
を送出し、Ｄ型フリツプ・フロツプL4及びL6のＱ出力を
ローにさせ、そのパルス64及び68をローにさせる。クロ
ツク信号CLOCKの次のパルス82の正のエツジにより同期
出力信号SYNC2のパルス72をローにしてＤ型フリツプ・
フロツプL2をリセツトさせる。
データ・パルスASYNのパルス62はＤ型フリツプ・フロ
ツプL7のセツトさせるので、Ｄ型フリツプ・フロツプL7
の出力はハイとなり、Ｄ型フリツプ・フロツプL6をデ
イセーブルし、またＤ型フリツプ・フロツプL7の出力
がローとなつてＤ型フリツプ・フロツプL3をエネーブル
させる。その結果、データ・パルスASYNの次のパルス76
により、Ｄ型フリツプ・フロツプL3はハイとなつてパル
ス78を発生させ、従つてクロツク信号CLOCKのパルス70
はＤ型フリツプ・フロツプL1をハイにさせてパルス80を
送出させる。クロツク信号CLOCKのパルス82の前縁で、
同期出力信号SYNC1のパルス84を発生させ、またNANDゲ
ート54はリセツト・パルス86を送出してＤ型フリツプ・
フロツプL1及びL3をリセツトさせる。即ち、L1出力パル
ス及びL3のパルス78及び80をローにさせる。同期出力信
号SYNC1のパルス84はクロツク信号CLOCKの次のパルスに
よりローにさせる。データ・パルスASYNのパルス76もＤ
型フリツプ・フロツプL7をリセツトするのに用いられ、
Ｄ型フリツプ・フロツプL7の出力をハイ、かつＤ型フ
リツプ・フロツプL7のＱ出力をローにさせる。従つて、
当該の不安定防止回路は連続するデータ・パルスASYNに
より新しいサイクルを開始することができる。
ツプL7のセツトさせるので、Ｄ型フリツプ・フロツプL7
の出力はハイとなり、Ｄ型フリツプ・フロツプL6をデ
イセーブルし、またＤ型フリツプ・フロツプL7の出力
がローとなつてＤ型フリツプ・フロツプL3をエネーブル
させる。その結果、データ・パルスASYNの次のパルス76
により、Ｄ型フリツプ・フロツプL3はハイとなつてパル
ス78を発生させ、従つてクロツク信号CLOCKのパルス70
はＤ型フリツプ・フロツプL1をハイにさせてパルス80を
送出させる。クロツク信号CLOCKのパルス82の前縁で、
同期出力信号SYNC1のパルス84を発生させ、またNANDゲ
ート54はリセツト・パルス86を送出してＤ型フリツプ・
フロツプL1及びL3をリセツトさせる。即ち、L1出力パル
ス及びL3のパルス78及び80をローにさせる。同期出力信
号SYNC1のパルス84はクロツク信号CLOCKの次のパルスに
よりローにさせる。データ・パルスASYNのパルス76もＤ
型フリツプ・フロツプL7をリセツトするのに用いられ、
Ｄ型フリツプ・フロツプL7の出力をハイ、かつＤ型フ
リツプ・フロツプL7のＱ出力をローにさせる。従つて、
当該の不安定防止回路は連続するデータ・パルスASYNに
より新しいサイクルを開始することができる。
第６図の同期出力信号SYNC1及びSYNC2は、例えば、次
の回路のゲートをエネーブルすることによりこれを処理
して、新しいデータ・パルスASYNのパルス72,84及びパ
ルスに含まれている又は付随するデイジタル情報を利用
することができる。このような連続的な回路は、例え
ば、対応する非同期パルスを受信したと同一のシーケン
スを保持するように、同期パルスを与えるシーケンスに
応答することがある。
の回路のゲートをエネーブルすることによりこれを処理
して、新しいデータ・パルスASYNのパルス72,84及びパ
ルスに含まれている又は付随するデイジタル情報を利用
することができる。このような連続的な回路は、例え
ば、対応する非同期パルスを受信したと同一のシーケン
スを保持するように、同期パルスを与えるシーケンスに
応答することがある。
Ｄ型フリツプ・フロツプL7が２位置のシフト・レジス
トとして動作し、そのＱ出力及び出力がＤ型フリツプ
・フロツプL3及びL6の別のエツジ形成回路をエネーブル
させることに注意すべきである。その結果、各チヤネル
50及び52は非同期データ信号を同期させてチヤネル11の
データ・パルスASYNを交播させる。このチヤネル11はエ
ネーブルされ、非同期パルスをチヤネル11により処理す
る前にクロツク信号CLOCKを安定させる。その結果は、
チヤネル11を呼出して非同期パルスを再度検出させる前
に、いずれかのチヤネルにおける不安定状態を安定化さ
せることである。従つて、本発明は非同期パルスの再生
における不安定状態の影響を除去する効果的な回路が得
られる。
トとして動作し、そのＱ出力及び出力がＤ型フリツプ
・フロツプL3及びL6の別のエツジ形成回路をエネーブル
させることに注意すべきである。その結果、各チヤネル
50及び52は非同期データ信号を同期させてチヤネル11の
データ・パルスASYNを交播させる。このチヤネル11はエ
ネーブルされ、非同期パルスをチヤネル11により処理す
る前にクロツク信号CLOCKを安定させる。その結果は、
チヤネル11を呼出して非同期パルスを再度検出させる前
に、いずれかのチヤネルにおける不安定状態を安定化さ
せることである。従つて、本発明は非同期パルスの再生
における不安定状態の影響を除去する効果的な回路が得
られる。
第７図及び第８図は本発明の変形を示すものであり、
異なる型式のＤ型フリツプ・フロツプL3及びL6を用いて
いる。特に、第７図においては、第５図のようなエネー
ブル型式のＤ型フリツプ・フロツプL3及びL6の代わり
に、Ｄ型フリツプ・フロツプL3及びL6J−Ｋフリツプ・
フロツプからなり、それらのＫ入力は接地され、それら
のＪ入力はＤ型フリツプ・フロツプL7により形成された
シフト・レジスタのＱ出力及び出力に接続されてい
る。第８図では、標準的なＤ型フリツプ・フロツプを用
いると共に、シフト・レジスタのＤ型フリツプ・フロツ
プL7のＱ出力及び出力はORゲート90及び92によりその
Ｄ型フリツプ・フロツプL3及びL6をＤ入力に対して動作
する。ORゲート90及び92の第２の入力は、第１段の各フ
リツプ・フロツプL3及びL7の各Ｑ出力からのものであ
る。第７図及び第８図に示す不安定防止回路は、第５図
に示す不安定防止回路と本質的に同様形式で動作するの
で、これ以上説明するまでもない。
異なる型式のＤ型フリツプ・フロツプL3及びL6を用いて
いる。特に、第７図においては、第５図のようなエネー
ブル型式のＤ型フリツプ・フロツプL3及びL6の代わり
に、Ｄ型フリツプ・フロツプL3及びL6J−Ｋフリツプ・
フロツプからなり、それらのＫ入力は接地され、それら
のＪ入力はＤ型フリツプ・フロツプL7により形成された
シフト・レジスタのＱ出力及び出力に接続されてい
る。第８図では、標準的なＤ型フリツプ・フロツプを用
いると共に、シフト・レジスタのＤ型フリツプ・フロツ
プL7のＱ出力及び出力はORゲート90及び92によりその
Ｄ型フリツプ・フロツプL3及びL6をＤ入力に対して動作
する。ORゲート90及び92の第２の入力は、第１段の各フ
リツプ・フロツプL3及びL7の各Ｑ出力からのものであ
る。第７図及び第８図に示す不安定防止回路は、第５図
に示す不安定防止回路と本質的に同様形式で動作するの
で、これ以上説明するまでもない。
従つて、本発明は非同期データ信号を同期させるデー
タ再生回路における不安定状態を効果的に除去する装置
を提供するものである。この装置は動作及び利用におい
て効果的であり、速いデータ速度での再生を可能にす
る。
タ再生回路における不安定状態を効果的に除去する装置
を提供するものである。この装置は動作及び利用におい
て効果的であり、速いデータ速度での再生を可能にす
る。
本発明は、詳細な説明及び図面に示した実施例により
限定されるものではない。これらは、実施例として示し
たものであつて、限定するものではなく、特許請求の範
囲の範囲によつてのみ限定される。
限定されるものではない。これらは、実施例として示し
たものであつて、限定するものではなく、特許請求の範
囲の範囲によつてのみ限定される。
第１図は従来の技術において用いられる典型的な不安定
防止回路のブロツク図、 第２図は第１図に示す不安定防止回路の動作を説明する
のに有用なブロツク図、 第３図は従来の技術において用いられていた改良不安定
防止回路のブロツク図、 第４図は第３図に示す不安定防止回路の動作を説明する
のに有用な波形図、 第５図は本発明の好ましい実施例による不安定防止回路
のブロツク図、 第６図は第５図に示す不安定防止回路の動作を説明する
のに有用なブロツク図、 第７図及び第８図は本発明の他の実施例により不安定防
止回路を示すブロツク図である。 11……チヤネル、32,54,56……NANDゲート、L1〜L7……
Ｄ型フリツプ・フロツプ。
防止回路のブロツク図、 第２図は第１図に示す不安定防止回路の動作を説明する
のに有用なブロツク図、 第３図は従来の技術において用いられていた改良不安定
防止回路のブロツク図、 第４図は第３図に示す不安定防止回路の動作を説明する
のに有用な波形図、 第５図は本発明の好ましい実施例による不安定防止回路
のブロツク図、 第６図は第５図に示す不安定防止回路の動作を説明する
のに有用なブロツク図、 第７図及び第８図は本発明の他の実施例により不安定防
止回路を示すブロツク図である。 11……チヤネル、32,54,56……NANDゲート、L1〜L7……
Ｄ型フリツプ・フロツプ。
Claims (7)
- 【請求項１】不安定防止回路であって、 パルスエッジ検出器と前記パルスエッジ検出器の出力に
接続された双安定回路手段をそれぞれ有して並列に設け
られた複数のチャンネルと、 前記複数のチャンネルのそれぞれと接続され前記パルス
エッジ検出器を順次付勢するための信号を発生する選択
手段を有し、 前記パルスエッジ検出器は非同期パルスに応動し、前記
双安定回路手段は前記非同期パルスを同期クロック信号
に同期し、前記選択手段は前記非同期パルスに応動する
ことを特徴とする前記不安定防止回路。 - 【請求項２】請求項１に記載の不安定防止回路であっ
て、 前記双安定回路はそれぞれ第１および第２の双安定回路
手段を有し、前記第１双安定回路手段は第１のクロック
パルスに応じて第１の出力を与え、前記第２双安定回路
手段は前記第１のクロックパルス及び前記第１出力の後
の第２のクロックパルスに応じて同期パルスを与える前
記不安定防止回路。 - 【請求項３】請求項２に記載の不安定防止回路であっ
て、 前記パルスエッジ検出器はそれぞれ第３の双安定回路手
段とゲート回路手段を有し、前記第１、第２、及び第３
双安定回路手段の出力に応じて前記第１及び第３双安定
回路手段をリセットする前記不安定防止回路。 - 【請求項４】請求項３に記載の不安定防止回路であっ
て、 前記第３双安定回路手段は、前記選択手段の各出力に接
続されたイネーブル入力を有するフリップフロップか、
前記選択手段の各出力に接続されたＪ入力を有するＪ−
Ｋフリップフロップのいずれかである前記不安定防止回
路。 - 【請求項５】請求項３に記載の不安定防止回路であっ
て、 前記第３双安定回路手段は前記選択手段の各出力に接続
されたＤ入力を有するＤ型フリップフロップである前記
不安定防止回路。 - 【請求項６】請求項５に記載の不安定防止回路であっ
て、 前記選択手段の前記各出力に接続された第１入力、前記
Ｄ型フリップフロップのＱ出力に接続された第２入力、
及び前記Ｄ入力に接続された出力を有するORゲート回路
手段をさらに有する前記不安定防止回路。 - 【請求項７】請求項１から６に記載の不安定防止回路で
あって、 前記選択手段は第４の双安定回路手段を有する前記不安
定防止回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/174,641 US4851710A (en) | 1988-03-29 | 1988-03-29 | Metastable prevent circuit |
| US174641 | 1993-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0248816A JPH0248816A (ja) | 1990-02-19 |
| JP2944039B2 true JP2944039B2 (ja) | 1999-08-30 |
Family
ID=22636926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076405A Expired - Fee Related JP2944039B2 (ja) | 1988-03-29 | 1989-03-28 | 不安定防止回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4851710A (ja) |
| EP (1) | EP0335547B1 (ja) |
| JP (1) | JP2944039B2 (ja) |
| DE (1) | DE68923207T2 (ja) |
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| JPH0642662B2 (ja) * | 1989-10-12 | 1994-06-01 | 日本電気株式会社 | 同期化装置 |
| US4982118A (en) * | 1989-12-13 | 1991-01-01 | Tektronix, Inc. | Data acquisition system having a metastable sense feature |
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1989
- 1989-03-20 EP EP89302721A patent/EP0335547B1/en not_active Expired - Lifetime
- 1989-03-20 DE DE68923207T patent/DE68923207T2/de not_active Expired - Fee Related
- 1989-03-28 JP JP1076405A patent/JP2944039B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| DE68923207T2 (de) | 1995-11-09 |
| EP0335547A3 (en) | 1990-09-12 |
| EP0335547A2 (en) | 1989-10-04 |
| DE68923207D1 (de) | 1995-08-03 |
| EP0335547B1 (en) | 1995-06-28 |
| US4851710A (en) | 1989-07-25 |
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