CN112486076B - 一种多fpga间时钟同步与复位同步系统 - Google Patents

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Abstract

本发明是一种多FPGA间时钟同步与复位同步系统。本发明涉及多路FPGA驱动技术领域，所述系统包括多路FPGA、有源差分晶振、匹配电阻、多路PROM芯片和多路延时电路；所述有源差分晶振通过菊花链方式连接多路FPGA和匹配电阻，实现共时钟功能，所述多路FPGA分别连接多路PROM芯片和多路延时电路，实现产生两路存在时间差异的共复位信号，实现多路FPGA复位同步与复位信号备份功能。本发明可提高商业遥感卫星成像单元的稳定与可靠性，并且减小配电系统，消减了成像电源的生产成本，降低成像单元质量，减少卫星质量，降低发生成本，对于商业遥感卫星具有很大的意义。

Description

一种多FPGA间时钟同步与复位同步系统
技术领域
本发明涉及遥感卫星的多路FPGA驱动技术领域，是一种多FPGA间时钟同步与复位同步系统。
背景技术
商业遥感卫星领域为增加成像幅宽，多采用多成像传感器光学拼接或机械拼接方式提高成像幅宽，为降低FPGA资源的使用比例提高成像的稳定与可靠性，通常使用一个FPGA驱动一个图像传感器的方式，在使用CCD传感器作为图像传感器时，由于CCD传感器的驱动信号较多且功率较大，会产生较大的干扰，为避免不同通道之间信号串扰导致图像异常，因此，对于多路FPGA驱动CCD传感器采集图像电路的消除不同路之间的串扰导致图像异常的性能方面提出了特殊要求。
消除多路之间信号串扰最根本的方法是使每个通道在电路上绝对独立，消除由于空间辐射或电路连接导致的信号串扰，其中空间辐射串扰影响较小，大部分是由于电路连接所导致的串扰，目前国内外采用的消除多路成像通道之间串扰的方式多为在电路上使得各成像通道之间隔离开，即没有信号连接也没有地或电源连接，这样就能很好的消除串扰，但是在CCD成像领域该方法具有很大的局限性，因为在商业遥感卫星领域为降低成本，卫星的质量与体积都相对较小，给成像单元的质量与体积更有限，但是每个CCD的功率较大，且用到的电压等级也较多，如果为每个通道的CCD匹配一套电源系统会增加很大的质量与体积，对于商业遥感卫星来说不可能有这些配套，所以多片CCD成像系统会使用同一套供电系统，这样即便是通道之间没有信号连接，但是地和电源是无法分开的，这样就会导致较大的通道之间信号串扰，使得图像出现异常。
发明内容
本发明为消除多路之间由于异步时钟与异步复位产生的多路之间信号串扰导致的图像异常问题，本发明提供了一种多FPGA间时钟同步与复位同步系统，本发明提供了以下技术方案：
一种多FPGA间时钟同步与复位同步系统，所述系统包括多路FPGA、有源差分晶振、匹配电阻、多路PROM芯片和多路延时电路；
所述有源差分晶振通过菊花链方式连接多路FPGA和匹配电阻，所述多路FPGA分别连接多路PROM芯片和多路延时电路。
优选地，有源差分输出晶振通过菊花链方式串联连接多路FPGA芯片，并在末端连接100Ω匹配电阻，实现时钟同步功能，使用差分方式降低信号干扰，采用菊花链方式末端匹配100Ω电阻降低由于信号反射导致的干扰。
优选地，所述延时电路包括两路反相器与RC电路，其中一路反相器一端连接RC电路，另一端连接FPGA；
所述一路反相器一端连接RC电路，另一端连接FPGA的复位引脚。
优选地，所述多路FPGA中的两路FPGA输出的DONE信号，两路DONE信号分别经过由反向器与RC电路组成的延时电路，通过调节RC电路实现不同的延时，最后将两个信号连接到所有FPGA的系统复位引脚。
优选地，所述多路FPGA端设置两个硬件复位引脚，分别接收由两个DONE信号产生的且存在时间差异的复位信号。
优选地，所述延时电路为一个反相器串联一个电阻R，并联一个电容C，再串联一个反相器来实现，通过延时电路对DOEN信号实现延时，来消除由于不同程序加载电路导致的程序加载完成时间差异。
本发明具有以下有益效果：
本发明涉及一种多FPGA之间时钟同步与复位同步电路，尤其是适用于多路FPGA驱动各自CCD图像传感器进行图像采集，消除多路之间由于异步时钟与异步复位产生的多路之间信号串扰导致的图像异常问题，通过对多路FPGA使用同一晶振进行时钟驱动，使用有源差分输出晶振，采用菊花链串接方式，并在信号传播的最末端匹配100Ω电阻，实现多路FPGA之间的时钟同步，利用其中的2路FPGA在加载完程序之后输出的DONE信号，两路DONE信号分别经过由反向器与RC电路组成的延时电路，通过调节RC电路实现不同的延时，最后将两个信号连接到所有FPGA的系统复位引脚，FPGA内部对两信号做或运算，只要收到其中一个信号就可以实现系统复位，实现了复位信号的备份，由于使用延时电路的延时不同，这样FPGA收到两个信号有一定的时间差，确保各FPGA同时刻收到的是同一复位信号，这样实现了多路FPGA的复位同步功能。
在无法完全实现各成像通道之间信号隔离的情况下，只有通过其它方式来降低或消除信号串扰导致的图像异常问题，在保证各通道时钟与复位同步的情况下，可有效消除由于信号串扰导致的图像异常问题，所以本发明可解决多路FPGA驱动CCD采集图像通道由于无法完全隔离各通道的信号串扰导致图像异常问题，并且提高时钟稳定性，为复位信号提供备份功能，提高商业遥感卫星成像单元的稳定与可靠性，并且减小配电系统，消减了成像电源的生产成本，降低成像单元质量，减少卫星质量，降低发生成本，对于商业遥感卫星具有很大的意义。
附图说明
图1为多FPGA之间时钟同步与复位同步电路框图；
图2为多FPGA之间时钟同步与复位同步电路原理图；
图3为时钟同步电路原理图；
图4为复位同步电路原理图；
图5为信号延时电路原理图；
图6为FPGA内部信号或运算电路原理图；
图7为时钟信号与复位信号波形图。
具体实施方式
以下结合具体实施例，对本发明进行了详细说明。
具体实施例一：
本发明所要解决的技术问题在于提供一个多路FPGA驱动CCD传感器进行图像采集的时钟同步与复位同步电路，在无法完全实现各成像通道之间信号隔离的情况下，只有通过其它方式来降低或消除信号串扰导致的图像异常问题，在保证各通道时钟与复位同步的情况下，可有效消除由于信号串扰导致的图像异常问题，所以本发明可解决多路FPGA驱动CCD采集图像通道由于无法完全隔离各通道的信号串扰导致图像异常问题，并且提高时钟稳定性，为复位信号提供备份功能，提高商业遥感卫星成像单元的稳定与可靠性。
根据图1至图7所示，本发明提供一种多FPGA间时钟同步与复位同步系统，所述系统包括多路FPGA(数量大于等于2)、有源差分晶振、匹配电阻、多路PROM芯片和多路延时电路；所述匹配电阻为100Ω电阻。
所述有源差分晶振通过菊花链方式连接多路FPGA和匹配电阻，所述多路FPGA分别连接多路PROM芯片和多路延时电路。
所述延时电路包括两路反相器与RC电路，其中一路反相器一端连接RC电路，另一端连接FPGA；所述一路反相器一端连接RC电路，另一端连接FPGA的复位引脚。多路FPGA芯片接在同一晶振上，实现时钟同步功能，一个FPGA与一个PROM芯片组成程序加载电路，实现程序加载完成输出DONE功能，选取其中两个FPGA的DONE信号连接每一片FPGA的硬件复位引脚上，实现各FPGA的同步复位功能；
使用有源差分输出晶振通过菊花链方式连接多路FPGA芯片，并在末端连接100Ω匹配电阻，使用差分方式降低信号干扰，采用菊花链方式末端匹配100Ω电阻降低由于信号反射导致的干扰，提高时钟稳定性；
本发明进一步的，将FPGA输出的两路DONE信号分别接到了一个由两个反相器与RC电路组成的延时电路上，其中延时电路为一个反相器串联一个电阻R，并联一个电容C，再串联一个反相器来实现，通过延时电路对DOEN信号实现一个较大的延时，来消除由于不同程序加载电路导致的程序加载完成时间差异，保证各FPGA通道在程序加载完成后进行复位；
本发明通过调整延时电路中的电容C，改变延时时间，可以使两个DONE信号延时不同时间，延时差异时间保持在毫秒级别，这样可以保证两个信号在到达FPGA硬件复位引脚时存在一定的时间差异，延时差异较大可以保证各FPGA同时刻接收到的复位信号为同一DONE信号产生的，实现各FPGA的同步复位功能。
本发明在FPGA端设置两个硬件复位引脚，分别接收由两个DONE信号产生的且存在时间差异的复位信号，在FPGA内部对两个复位信号进行或运算，或运算后输出的复位信号对内部信号进行复位初始化，这样实现的复位信号的备份功能，提高了系统的稳定性。
所述多路FPGA中的两路FPGA输出的DONE信号，两路DONE信号分别经过由反向器与RC电路组成的延时电路，通过调节RC电路实现不同的延时，最后将两个信号连接到所有FPGA的系统复位引脚。
所述多路FPGA端设置两个硬件复位引脚，分别接收由两个DONE信号产生的且存在时间差异的复位信号。
所述延时电路为一个反相器串联一个电阻R，并联一个电容C，再串联一个反相器来实现，通过延时电路对DOEN信号实现延时，来消除由于不同程序加载电路导致的程序加载完成时间差异。
具体实施例二：
为消除多路FPGA驱动CCD传感器进行采集图像多路之间信号串扰导致的图像异常问题，需要各通道之间各种信号同步，为保证同步就需要保证更通道之间的时钟与复位信号同步，参见图1，多FPGA之间时钟同步与复位同步电路框图，包括：多路FPGA(数量大于等于2)、有源差分输出晶振、菊花链串联时钟连接电路、菊花链末端匹配100Ω电阻、FPGA与PROM芯片组成的程序加载电路、由两路反相器与RC电路组成的延时电路，FPGA硬复位接口电路，FPGA内部两路或运算电路；
参见图1结合图2，以三路FPGA驱动CCD传感器并采集图像电路为例，有源差分输出晶振G1通过菊花链方式依次连接FPGA芯片U1、U2、U3，并在末端U3处连接100Ω匹配电阻R1，实现时钟同步功能，使用差分方式降低信号干扰，末端匹配100Ω电阻降低由于信号反射导致的干扰，提高时钟稳定性，其中FPGA芯片U1、U2、U3分别与PROM芯片U4、U5、U6组成的程序加载电路，选取由U1与U4组成的程序加载电路完成程序加载产生的DONE信号DONE1，和由U2与U5组成的程序加载电路完成程序加载产生的DONE信号DONE2，作为各FPGA复位信号的信号源，这样实现了从源头复位信号备份，信号DONE1与DONE2分别经过由反向器U7、电阻R2、电容C1、反向器U8组成的延时电路1和由反向器U9、电阻R3、电容C2、反向器U10组成的延时电路2，变换为复位信号RST1和RST2，其中C1与C2容值不同导致延时不同，这样既消除了由于程序加载时间差异导致的复位失效问题，又通过设置不同延时保证各FPGA同时刻收到相同的复位信号，实现了复位同步功能，复位信号RST1与RST2分别接到个FPGA的硬件复位引脚上，在各FPGA内部经过双路或运算器产生内部复位信号RST，用于各自系统复位，且实现复位信号的备份功能，提高系统的稳定可靠性。其中的图3至图6为图2的分解电路。
参见图7结合图1、图2，如图7所示为多FPGA之间时钟同步与复位同步电路内部的时钟波形、复位信号波形与电源波形，下面结合波形时序对整个信号流程与电路做详细说明。
由于信号传输线较短，所以忽略信号在导线上的传播时间，由于器件的启动时间较短且时间较为固定予以忽略，各器件内部的信号延时由于时间较短且时间固定予以忽略。
t0时刻电源上电，同时刻晶振启动产生时钟信号，同时刻3个FPGA芯片均收到时钟信号与电源信号，开始启动工作，实现时钟同步，同时刻PROM芯片上电开始工作，FPGA芯片U1、U2、U3分别与PROM芯片U4、U5、U6组成程序加载电路开始加载程序。
t2、t3、t4时刻，FPGA芯片U1、U2、U3分别加载完成程序，加载完成输出DONE信号，但是t2、t3、t4时刻差异很小所以时间放到了一起，选取中U1、U2的DONE信号分别称为DONE1与DONE2，DONE1连接到延时电路1，DONE2连接到延时电路2，分别经过反相器U7与U9，产生信号DONE1_1与DONE2_1。
反向器后端串联了RC电路，由于两个RC电路中的电容C1与C2不同，电容充电时间的差异导致DONE1_1与DONE2_1信号出现不同，t7与t8时刻，电容C1与C2分别完成了充电，但是在t5与t6时刻，反相器U8与U10，已经输出复位信号RST1和RST2，且在t5与t6时刻FPGA芯片U1、U2、U3分别收到了复位信号RST1和RST2，通过延时，两复位信号均在3个FPGA程序加载完成后到达，这样消除了由于程序加载时间差异导致的复位失效问题，由于延时时间存在差异且差异大于器件与导线信号传播的延时，所以在同一时刻不同FPGA收到的是相同的复位信号，即t5时刻3个FPGA接收到了相同的复位信号并开始了初始化复位，实现了复位信号的同步功能。
在FPGA内部对两个复位信号做或运算，这样实现了两个复位信号的备份功能，提高了系统的稳定性。
以上所述仅是一种多FPGA间时钟同步与复位同步系统的优选实施方式，一种多FPGA间时钟同步与复位同步系统的保护范围并不仅局限于上述实施例，凡属于该思路下的技术方案均属于本发明的保护范围。应当指出，对于本领域的技术人员来说，在不脱离本发明原理前提下的若干改进和变化，这些改进和变化也应视为本发明的保护范围。

Claims (4)

1.一种多FPGA间时钟同步与复位同步系统，其特征是：所述系统包括多路FPGA、有源差分晶振、匹配电阻、多路PROM芯片和多路延时电路；
所述有源差分晶振通过菊花链方式连接多路FPGA和匹配电阻，所述多路FPGA分别连接多路PROM芯片和多路延时电路；
有源差分输出晶振通过菊花链方式串联连接多路FPGA芯片，并在末端连接100Ω的匹配电阻，实现时钟同步功能，使用差分方式降低信号干扰，采用菊花链方式末端匹配100Ω电阻降低由于信号反射导致的干扰；
所述多路FPGA中的两路FPGA输出的DONE信号，两路DONE信号分别经过由反向器与RC电路组成的延时电路，通过调节RC电路实现不同的延时，最后将两个信号连接到所有FPGA的系统复位引脚。
2.根据权利要求1所述的一种多FPGA间时钟同步与复位同步系统，其特征是：所述延时电路包括两路反相器与RC电路，其中一路反相器一端连接RC电路，另一端连接FPGA；
所述一路反相器一端连接RC电路，另一端连接FPGA的复位引脚。
3.根据权利要求1所述的一种多FPGA间时钟同步与复位同步系统，其特征是：所述多路FPGA端设置两个硬件复位引脚，分别接收由两个DONE信号产生的且存在时间差异的复位信号。
4.根据权利要求2所述的一种多FPGA间时钟同步与复位同步系统，其特征是：所述延时电路为一个反相器串联一个电阻R，并联一个电容C，再串联一个反相器来实现，通过延时电路对DOEN信号实现延时，来消除由于不同程序加载电路导致的程序加载完成时间差异。
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Denomination of invention: A clock synchronization and reset synchronization system between multiple FPGAs

Effective date of registration: 20220720

Granted publication date: 20220215

Pledgee: National Development Bank of China Jilin branch

Pledgor: Changguang Satellite Technology Co.,Ltd.

Registration number: Y2022220000041

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