JP3487532B2 - データ処理装置、半導体記憶装置、及びデータ処理方法 - Google Patents

データ処理装置、半導体記憶装置、及びデータ処理方法

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    • H03K2005/00195—Layout of the delay element using FET's

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速クロックに同
期して信号を入出力する半導体装置、特にシンクロナス
DRAM(Synchronous Dynamic Random Access Memory)に関
する。
【０００２】
【従来の技術】MPU の高速化に伴い、半導体メモリの動
作の高速化が要求されている。例えばクロックに同期し
て動作するシンクロナスDRAMにおいては 100〜200MHzの
高速サイクルでのデーター転送が必要とされている。
【０００３】図13はDRAMのメモリチップにおけるブロッ
ク概念図である。尚、便宜上、説明のために必要な部分
のみ示した。メモリコア（メモリセルアレイ、デコーダ
ー回路、センス回路を示す）の周辺に、メモリコアから
外部へデーターを出力するための制御回路、（クロック
をメモリチップ内部に供給する）クロックバッファ、
（メモリチップ内部のデータ転送を制御する）データ転
送コントロール、（データをメモリチップ外部へ出力さ
せる）出力バッファが配置されている。
【０００４】このクロックバッファにクロック信号CLK
が入力され、データ転送コントロールに制御用の入力信
号が入力され、出力バッファからデータが出力される
が、メモリの動作を制御するためには、CLK 、入力信
号、及び出力データが一定のタイミングを満たす必要が
ある。
【０００５】図14はCLK と入力信号とのタイミングの一
例を示した図である。CLK が立ち上がる前に入力信号を
有効にし、CLK が立ち上がった後しばらく入力信号を有
効に保つことで、入力信号はラッチされている。
【０００６】以下、入力信号を有効にしてからCLK が立
ち上がるまでの時間をセットアップ時間tS 、CLK が立
ち上がってから入力信号を有効に保つ時間をホールドア
ップ時間tHとおく。
【０００７】周知のとおり、このtS＋tHは、入力信号の
ラッチ時間を示すだけでなく、入力信号を受けてから内
部データを出力信号として出すまでのアクセス時間を規
定する。よって、半導体メモリの動作速度の高速化に
は、入力信号のラッチを補償した上で、 tS ＋tHをでき
るだけ短くする必要がある。
【０００８】
【発明が解決しようとする課題】64M ビットから256Mビ
ットとメモリ容量が増加するにつれ、メモリチップサイ
ズも大型化している。このため、クロック信号を内部ク
ロックとして伝達した際メモリチップ上の場所により、
内部クロックの遅延（スキュー）が生じる。
【０００９】図15は、内部クロックのスキューを示した
図である。図15のように、メモリチップ上の分配先の回
路間で、内部クロック信号の時間差が最大τ生じる。こ
の場合、入力信号のラッチを補償するために、 tH 及び
アクセス時間は、内部クロックのスキューがない場合に
比べ、τだけ増加させる必要があった。
【００１０】このため、入力信号のラッチ時間(tS+tH)
及びアクセス時間にマージンが必要となり、半導体メモ
リの動作を高速化できない問題を有していた。そこで、
本発明は上記問題を解決し、メモリチップ上の場所によ
るスキューの無いクロック信号を供給し、半導体メモリ
の動作を高速化することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ処理装置は、内部クロックの発生源
である生成クロックと基準クロックとの時間的差を検出
する検出部と、前記時間的差を実質上打消すよう、前記
生成クロックから前記内部クロックを発生する際の遅延
量を調節し、内部クロックと基準クロックの立ち上がり
を実質上同期させる遅延量発生部とを有することを特徴
とする。
【００１２】尚、前記検出部は、基準クロックが内部ク
ロックより進み若しくは遅れている場合に、この両者の
時間的差の大きさ及び符号に線形対応するパルスの発生
手段を有することを特徴とする。
【００１３】尚、前記検出部は、内部クロックが基準ク
ロックより進んだ場合に、内部クロックが立上がると実
質上同時に立上り、基準クロックが立上ると実質上同時
に立下がる進み検出部と、内部クロックが基準クロック
より遅れた場合に、基準クロックが立上ると実質上同時
に立上がり、内部クロックが立上ると実質上同時に立下
がる遅れ検出部とを有することを特徴とする。
【００１４】尚、前記検出部は、第一及び第二のキャパ
シタ及び抵抗を構成要素とする充放電回路を有し、進み
検出部から受けたパルスの立上がり期間、前記第一のキ
ャパシタを充電し、この第一のキャパシタから決定され
る電位を出力する進み電位発生部と、遅れ検出部から受
けたパルスの立上がり期間、前記第二のキャパシタを充
電し、この第二のキャパシタから決定される電位を出力
する遅れ電位発生部とを有することを特徴とする。
【００１５】尚、前記遅延量発生部は、上記進み電位発
生部及び遅れ電位発生部からの出力を入力とし、この入
力を線形変換した遅延量を発生するユニットを複数接続
することにより構成され、最初のユニットの入力に生成
クロックを用い、最後のユニットからの出力をフィード
バック後の内部クロックとすることを特徴とする。
【００１６】尚、前記検出部は、基準クロックがその発
生部から前記検出部まで伝送される距離と、前記検出部
から内部クロックを使用する回路まで伝送される距離と
を実質上等しい位置にあることを特徴とする。
【００１７】尚、前記生成クロック及び基準クロック
は、一つの相補的クロックを成すことを特徴とする。
尚、前記相補的クロックの一方を生成クロックとする遅
延制御装置と、他方を生成クロックとするクロック遅延
制御装置とを有することを特徴とする。
【００１８】また、本発明のデータ処理装置は、第一の
信号から第二の信号を発生させる信号発生部と、第三の
信号と第二の信号との時間的差を検出する検出部と、前
記時間的差を線形変換し、その線形変換量を前記信号発
生部若しくは第四の信号の発生部にフィードバックし第
二の信号を発生するタイミングを調整する遅延量調節部
とを有することを特徴とする。
【００１９】また、本発明の半導体記憶は、内部クロッ
クの発生源である生成クロックと基準クロックとの時間
的差を検出する検出部、及び前記時間的差を実質上打消
すよう、前記生成クロックから前記内部クロックを発生
する際の遅延量を調節し、内部クロックと基準クロック
の立ち上がりを実質上同期させる遅延量発生部とを有す
るデータ処理装置と、前記内部クロック及び基準クロッ
クに同期して信号を取り込み又は出力するメモリセルか
ら構成されるメモリセルアレイとを備えていることを特
徴とする。
【００２０】尚、前記検出部は、基準クロックがその発
生部から前記検出部まで伝送される距離と、前記検出部
から内部クロックを使用する回路まで伝送される距離と
を実質上等しい位置にあることを特徴とする。
【００２１】また、本発明のデータ処理方法は、生成ク
ロックから発生させた内部クロックと基準クロックとの
時間的差を信号化し、この信号をフィードバックするこ
とにより前記内部クロックの発生させるタイミングを制
御することを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明のデ
ータ処理方法を説明する。図1 は、本発明のデータ処理
方法における信号を示した図である。概要は以下のとお
りである。
【００２３】(1) 生成クロック信号( 以後CLK_g とお
く) 及び基準クロック信号( 以後CLKとおく) を、別々
にメモリチップに供給する。 (2)CLK_gから発生させた内部クロック信号( 以後int_CL
K とおく) 、及びCLKを検出する。 (3) CLK_g からint
_CLK を発生する際の遅延量を調節し、つまり（int_CLK
とCLK の時間的差）を打消すフィードバックをかけ、i
nt_CLK とCLKの時間的差を実質上０にする。
【００２４】すなわち、本発明によれば、異なる分配先
の各回路においてCLK とint_CLK とを一致できる為、ホ
ールドアップ時間、データ出力のアクセス時間等に、メ
モリチップ上の場所によるスキューを考慮する必要はな
い。つまり、入力信号、出力データが満足すべきタイミ
ングは、CLK を基準に回路動作上必要最低限の時間で良
い。
【００２５】従って、本発明にかかるデータ処理方法を
使用した半導体メモリは、従来に比べアクセス時間にマ
ージンが不要となり、半導体メモリの動作速度の高速化
が図れる。また、同期信号( 上述した基準クロックに相
当) サイクルの更なる高速化にも対応できる。
【００２６】また、クロックを分配すべき対象回路が増
加した場合、従来に比べ設計の自由度が高く、且つ正確
に対応できる利点を有する。次に、上記方法を構成する
要部、本発明のデータ処理装置を説明する。
【００２７】（尚、上記方法を使用するものであれば、
本発明は下記実施例に限定されるものではない事をこと
わっておく。） 図2 は本発明にかかるデータ処理装置のブロックを示し
た基板平面図である。
【００２８】メモリコア( 又はロジックコア)3の周辺
に、CLK_g を取り込む第一のクロックバッファ1 、 CLK
を取り込む第二のクロックバッファ2 、ずれ検出部4 、
入出力信号及びint-CLK を取り込む入出力バッファ5 、
遅延発生ユニット6 が、配置している。
【００２９】尚、主な動作順序は以下のとおりである。 (1)CLK_gとCLK を、別々にメモリチップに供給する (2) ずれ検出部4 は、入出力バッファ5 からのint-CLK
と、第一のクロックバッファ1 からのCLK とのずれを検
出し、ずれの情報を遅延発生ユニット6 に送る。
【００３０】(3) 遅延発生ユニット6 は、受取ったずれ
の情報を基にint_CLK にフィードバックをかける。すな
わち、以下のようにする。 (a)int_CLKがCLK より進んでいる場合、CLK_g からint_
CLK を発生する際の遅延量を大きくする。
【００３１】(b)int_CLKがCLK より遅れている場合、CL
K_g からint_CLK を発生する際の遅延量を小さくする。
この( 一致させるようなフィードバックをかけ) 、int_
CLK とCLK を一致させる。int_CLK は入出力バッファ5
に送られる。
【００３２】そして、CLK 及びCLK と一致したint_CLK
に同期して周辺回路が動作する。尚、図2 に示したよう
に、ずれ検出部4 は、第一のクロックバッファ1 からの
距離と入出力バッファ5 からの距離が実質上等しい位置
におかれているため、int_CLK 及びCLK がずれ検出部4
に到達する迄の各配線における遅延量は等しく、int_CL
K とCLK のずれを正確に測定できる。
【００３３】また、メモリチップのピン又はパッドが、
int_CLK を発生する回路ブロックの近くにCLK を供給で
きる配置の場合、上記した配線における遅延量差は無視
できる為、ずれ検出部4 の位置はあまり考慮せずにす
む。
【００３４】遅延発生ユニット6 を、int_CLK を使用す
る周辺回路の近くに配置した場合、フィードバックをか
けることにより、CLK と一致したint_CLK を、直ちに使
用できるため好ましい。
【００３５】また、ずれ検出部4 に入るint_CLK を、in
t_CLK を使用する周辺回路ブロックから直接持ってきた
場合、遅延発生ユニットの位置をあまり考慮せずにす
む。次に、上記方法を構成する具体的な回路について、
(I) ずれ検出部4 、(II)遅延発生ユニット6 の順に説明
する。
【００３６】尚本実施例において、ずれ検出部4 は、(I
-1) int_CLK とCLK の時間的差を検出しそれを信号化す
る信号発生回路、(I-2) 検出した時間的差を電圧へ変換
する電圧発生回路とから構成されている。
【００３７】(I-1) 図3(a)は、int_CLK がCLK に対し
進んだ場合において、ずれ検出部4により発生した信号A
D及びDEを示す。図3(b)は、int_CLK がCLK に対し遅れ
た場合において、ずれ検出部4 により発生した信号AD及
びDEを示す。図3(c)及び(d)は、ずれ検出部4 を構成す
る回路図である。便宜上、図3(c)及び(d) に示した回路
を、各々AD発生回路、DE発生回路と呼ぶ。
【００３８】AD発生回路は、図3(a)のようにint_CLK が
立ち上がると同時に立ち上がり、CLK が立ち上がると同
時に下がる信号ADを発生する。この回路は、図3(b)のよ
うにint_CLK がCLK に対し遅れて入力されても、無視し
てADを発生しない。
【００３９】これは、図3(c)のように、AD発生回路にde
lay 回路が入り、int_CLK の立ち上がりを検知し、且つ
CLK 自体の立ち下がりではなく、delay 分の遅延が入っ
たものを検知しているためである。
【００４０】一方、DE発生回路は、図3(b)のようにCLK
が立ち上がると同時に立ち上がり、int_CLK が立ち上が
ると同時に下がる信号DEを発生する。この回路は、図3
(a)のようにint_CLK がCLK に対し遅れた場合の入力に
対しては、無視してDEを発生しない。
【００４１】これは、図3(d)のように、DE発生回路にde
lay が入っている為である。尚、DE発生回路は、AD発生
回路におけるint_CLK とCLK の関係が逆になっているこ
とからわかるように、根本的な動作原理は同じである。
【００４２】尚、この回路における delayによる遅延量
は、int_CLK とCLK の時間の遅延量より大きく設定して
あるため、上記した動作が正確に行われている。 (I-2) 図4 は、AD又はDEが'H' である時間に比例した
電圧（各々VAD、VDE とおく）を発生するVAD 発生回路40
及びVDE 発生回路41を示した図である。
【００４３】第一ノードに他端が接地された第一のキャ
パシタ11が接続され、この第一ノードに抵抗12を介し、
ソースが接地されている第一のNMOS13のドレインが並列
接続されている。（つまり、第一のNMOS13のドレインに
CR回路が接続されている。）第一のNMOS13のドレインに
は、電源にドレインが接続されている第一のPMOS14のソ
ースが接続されている。第一のPMOS14のゲートにはイン
バータが、第一のNMOS13のゲートは第二ノードに接続さ
れている。
【００４４】便宜上、この構成を基本回路とみなし、VA
D を発生する基本回路をVAD 発生回路40と呼び、 VDE を
発生する基本回路をVDE 発生回路41と呼ぶ。VAD 発生回
路40、VDE 発生回路41、各第二ノードには他方の電圧発
生回路40又は41のインバータが接続されている。VAD 発
生回路40の第二ノードにDE、VDE 発生回路41の第二ノー
ドにADが入力される。
【００４５】VAD 発生回路の動作原理は、次のとおりで
ある。（説明文中、特に断らない限り、VAD 発生回路の
構成回路にのみ言及している。） ADが'H' のあいだ第一のPMOS14はONしCR回路を充電し、
一方ADが'L' のあいだ第一のPMOS14はOFF しCR回路の第
一のキャパシタはその電位を保持する。また、DEが'H'
になれば、第一のNMOSがONしてCR回路を放電する。
【００４６】このため、ADの'H' である時間（以後'H'
パルス幅とおく）に比例した電圧VAD を第一ノードに発
生できる。またDEが'H' になった際VAD にリセットがか
かるので、通常CLK からのint_CLK の関係を見た場合、
進み又は遅れが交互にでる事はないが、交互にでた場合
にも正確に対応することができる。
【００４７】同様の原理より、VDE 発生回路は、その第
一ノードに、DEの'H' パルス幅に比例した電圧VDE を発
生できる。またADが'H' になった際VDE にリセットがか
かるので、通常CLK からのint_CLK の関係を見た場合、
進み又は遅れが交互にでる事はないが、交互にでた場合
にも正確に対応することができる。
【００４８】つまり、VAD 発生回路40の第一ノードにAD
の'H' である時間に対応する電圧VAD が出力され、VDE
発生回路41の第一ノードにDEの'H' である時間に対応す
る電圧VDE が出力される。
【００４９】尚、CRの時定数については、AD( 又はDE)
が'H' である時間に比例したVAD(又はVDE)を正確に発生
できるものを選択している。極端な表現にすれば、AD(
又はDE) の１パルス波形に対し、VAD(又はVDE)はその時
間積分値を表している。
【００５０】(II) 本実施例においては、上記VAD 又は
VDE を利用しCLK_g よりint-CLK を発生する際の遅延量
を変え、int-CLK とCLK を一致させる遅延発生ユニット
6 を説明する。
【００５１】図５は、VAD とVDE を利用し、int-CLK の
遅延量を調整する1 ユニットを示す回路図である。基本
構成は、第三ノードに２段のインバータを介して第二の
PMOS15のドレインが接続され、そのゲートにはVAD が印
加され、ソースは第四ノードに接続されている。このソ
ースと第四ノード間には、ゲートにVDE が印加された第
三のPMOS16のドレイン、ソースが接地された第二のNMOS
17の接続(TYPE1とおく) 、若しくは、第二のNMOS17と第
三のPMOS16の順序が入れ代わった接続(TYPE2とおく) が
されている。
【００５２】第三のPMOS16のソースには、他端が接地さ
れた第二のキャパシタ18、ソースが接地された第三のNM
OS19のドレインが接続され、第二のNMOS17と第三のNMOS
19のゲートは互いに第五ノードに接続されている。
【００５３】図５のように、TYPE1 の基本構成の第三ノ
ードには入力端子IN-1、第四ノードにOUT-1 が接続さ
れ、TYPE2 の基本構成の第三ノードに入力端子IN-2、第
四ノードにOUT-2 が接続され、TYPE1 の第五ノードはTY
PE2 の第四ノードに、TYPE2 の第五ノードはTYPE1 の第
三ノードに接続されている。
【００５４】第二のPMOS15はVAD の値により変化する可
変抵抗の役割をもち、VAD が高くなる程、 OUT-1又はOU
T-2 が所定レベルに達する時間を長期化させる。つま
り、int_CLK がCLK より進む程、OUT-1 又はOUT-2 の変
化を遅延させる。
【００５５】同様に、第三のPMOS16はVDE の値により変
化する可変抵抗の役割をもち、VDEが高くなる程、 OUT-
1又はOUT-2 が所定レベルに達する時間を短くさせる。
つまり、int_CLK がCLK より遅れる程、OUT-1 又はOUT-
2 の変化を短縮させる。
【００５６】またTYPE1 の第二のNMOS17はOUT-2 の信号
によりOUT-1 をリセットし、且つ、第三のNMOS19はキャ
パシタのノードをリセットする役割をもつ。TYPE2 の第
二のNMOS17はIN-1の信号によりOUT-2 をリセットし、第
三のNMOS19はキャパシタのノードをリセットする役割を
もつ。
【００５７】これは、IN-1又はIN-2に次のクロック信号
が入る迄に、遅延回路ユニットを確実に初期化すること
が必要なためである。これにより、CLK とint_CLK 間の
時間的な遅延量を正確に情報化することができる。
【００５８】以上が、本実施例の遅延回路ユニットであ
る。次に、上述した遅延回路ユニット使用時の条件を説
明する。図６(a) は、AD又はDEの'H' パルス幅とVAD 又
はVDE の変化量の関係図である。図６(b) は、 AD 又は
DEの'H' パルス幅とCLK_g からのint_CLK の遅れの関係
図である。
【００５９】図６(a) のように、'H' パルス幅の小さい
間は、ほぼ比例して電位は変化しているが、'H' パルス
幅が大きくなると、比例関係は崩れ飽和領域に入る。
（尚、飽和領域に入る境界値、電位の変化量の傾きはVA
D、VDE の絶対値に依存する。） また、図６(b) のように、DEの'H' パルス幅が大きい
程、CLK_g からのint_CLK の遅れは最小となり所定値に
収束する。これは、VDE は電源電位、VAD は接地電位と
ほぼ推定され、キャパシタはOFF 、第三及び第四のPMOS
はONし、IN-1とOUT-1 との遅れは最小となる為である。
【００６０】一方、ADの'H' パルス幅が大きい程、VAD
は電源電位、VDE は接地電位とみなせ、第三及び第四の
PMOSはOFF しIN-1とOUT-1 とは切り離され、遅れは無限
大へ収束する。
【００６１】傾向としては、０を中心に所定範囲内( 図
6(b)のX 領域) は線形領域となっているが、この範囲か
ら外れるに従い非線形領域に入る。周知のとおり、CLK_
g からint_CLK の遅れを、正確に制御するためには、線
形領域内を使用しなければならない。
【００６２】そこで、上記遅延発生ユニット6 は、線形
領域内で使用する。制御対象範囲（CLK_gとint_CLK 間
の遅延量）が広い場合に関しては、遅延発生ユニット6
の段数を調整する。これにより、 CLK_gとint_CLK 間の
遅延量の大きさに関係なく、正確に制御することができ
る。
【００６３】以下に、遅延発生ユニット６を複数段使用
した実施例を説明する。図７(a) 及び(b) は、複数段か
らなる遅延発生ユニット６を示した図である。図７(a)
は、図５に示した遅延回路発生ユニット６のIN-1にOUT-
1 を，IN-2にOUT-2 を順次接続していく方法で、最初の
遅延発生回路ユニット６のIN-1にCLK_g を入力し、IN-2
にCLK_g のインバータ出力を入力している。そして最後
の遅延発生回路ユニット６のOUT-1 の出力を波形成形
し、CLK_g から所定量遅延させたint_CLK を得ることが
できる。
【００６４】図７(b) は、図５に示した遅延回路発生ユ
ニット６のIN-1にOUT-1 ，IN-2にOUT-1 のインバータ出
力を入力する接続を順次続けるが、最初の遅延発生回路
ユニット６のIN-1にCLK_g を入力し、IN-2にCLK_g のイ
ンバータ出力を入力している。そして最後の遅延発生回
路ユニット６のOUT-1 の出力を波形成形し、CLK_g から
所定量遅延させたint_CLK を得ることができる。
【００６５】尚、これらの接続方法は一例であり、回路
設計上の都合により様々な方法を選択することができ
る。次に、上記回路により得られる出力結果を説明す
る。
【００６６】図８は、CLK がint_CLK より進んでいる場
合に発生するAD及びVAD 、遅延量のフィードバックをか
けた後のint_CLK を示した模式図である。図８のよう
に、第１のint_CLK がCLK より進むとADが'H' となり、
この'H' の間、CR回路のキャパシタが充電されVAD が次
第に高くなる。遅延発生ユニットはVAD に比例し、遅延
量を増大化するため、第２のint_CLK の立ち上がりは遅
くなる。この調整を繰り返し、CLK とint_CLK の立ち上
がりが一致する。
【００６７】しかし、CR回路のキャパシタ電位は自然放
電されVAD が次第に低下するため、int_CLK は若干進み
始めるため、ADが再び'H' となり、int_CLK を遅らせ
る。そして、 CLKとint_CLK の立ち上がりが一致する。
【００６８】尚、int_CLK がCLK より遅れた場合は、AD
がDEに代わりVDE が発生し、同様のフィードバック制御
が行われる。その結果、CLK とint_CLK の立ち上がりが
一致する。
【００６９】尚、ずれ検出部4 は、int-CLK とCLK との
時間的差を検出できれば本構成に限定されない。また、
遅延発生ユニット6 は、この時間的差を打消すように、
CLK_g からint_CLK を発生する際のタイミング調整を行
えれば本構成に限定されない。
【００７０】次に、内部クロックが単相の矩形波ではな
い例を応用例として説明する。図９は相補的クロックの
差分を内部クロックの発生用のトリガに用い、(a) は相
補的クロックが同相の場合、(b) は位相のずれが生じた
場合を示している。
【００７１】図９より、位相がずれても、内部クロック
の周期に乱れは生じないことがわかる。図10は、この相
補的クロックに同期して動作する場合における、従来の
内部クロックとの関係図である。図11は、相補クロック
及び本応用例を適用後のクロックの関係を示した図であ
る。図12は、本応用例の要部にかかるブロック図であ
る。遅延制御部は今までの説明の様に構成され、各々に
矢印で入るクロックが基準クロックとなる。
【００７２】図10のように、一般的に従来は相補的クロ
ックCLK、/CLK各々のエッジに同期して信号の授受が行わ
れる。この為、内部クロックint_CLK の立ち上がりが、
CLK、/CLK 各々のエッジに一致しない場合、ホールドア
ップ時間、データ出力のアクセス時間等に、マージンが
必要となり高速化を図れない。仮に、相補的クロック
で、内部クロックの周波数を外部クロックの倍にして
も、結局、内部クロックのスキューや位相のずれに対し
て、マージンが必要のため、高速化を進めることができ
ない。
【００７３】これに対し、本応用例はCLK を基準として
回路が動作する場合、CLK のNOT(以後/CLKとおく)(図11
の破線部参照) を生成クロックCLK_ gとみなし、CLK を
基準クロック( 図11の直線部参照) として上述した本発
明のクロック遅延制御システムを適用すると、CLK_g と
同期した信号int_CLK1を生成することができる。
【００７４】一方、/CLKを基準として回路が動作する場
合、CLK(図11の破線部参照) をCLK_ gとみなし、/CLKを
基準クロック( 図11の直線部参照) として上述した本発
明のクロック遅延制御システムを適用すると、CLK_g と
同期した信号int_CLK2を生成することができる。
【００７５】そして、int_CLK1及びint_CLK2を合成する
ことにより( 本実施例ではORをとっている) 、合成int_
CLK を得ることができる( 図11参照) 。つまり、相補的
クロックに対しても同期した内部クロックを発生できる
為、ホールドアップ時間、データ出力のアクセス時間等
に、マージンが不要となり動作の高速化を進められる。
【００７６】尚、本発明はシンクロナスDRAM以外にも、
クロックの分配先が異なる回路がそれ自身に分配された
クロックに同期して動作を行う場合であれば、各クロッ
クの立ち上がるタイミングを調整できる効果を有する。
【００７７】また、異なる回路における２以上の信号を
検出し、それらの時間的差を考慮して、これらの信号の
うち１以上を制御する、更には全く別の信号を制御する
場合にも、本発明にかかるシステムを使用することがで
きる。
【００７８】また、（本実施例のずれ検出部・遅延発生
回路等と構成が異なるが、）２以上の信号を検出し、そ
れらの振幅差を考慮して、これらの信号のうち１以上を
制御する、更には全く別の信号を制御する場合にも、本
発明にかかるシステムを使用することができる。
【００７９】
【発明の効果】本発明は、上述のように構成されている
ので、異なる分配先の各回路において基準クロックと内
部クロックとを一致できる為、これらの信号に同期して
動作を行う際、余分なマージンをとる必要がない為、動
作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明のデータ処理方法における信号を示した
図である。
【図２】本発明にかかるデータ処理装置のブロックを示
した基板平面図である。
【図３】(a) は、int_CLK がCLK に対し進んだ場合にお
いて、ずれ検出部により発生した信号AD及びDEを示す。
(b) は、int_CLK がCLK に対し遅れた場合において、ず
れ検出部により発生した信号AD及びDEを示す。(c) 及び
(d) は、ずれ検出部4 を構成する回路図である。
【図４】 AD 又はDEが'H' である時間に比例した電圧を
発生するVAD 発生回路及びVDE 発生回路を示した図であ
る。
【図５】VAD とVDE を利用し、int-CLK の遅延量を調整
する1 ユニットを示す回路図である。
【図６】(a) は、AD又はDEの'H' パルス幅とVAD 又はVD
E の変化量の関係図である。(b) は、 AD 又はDEの'H'
パルス幅とCLK_g からのint_CLK の遅れの関係図であ
る。
【図７】(a) 及び(b) は、複数段からなる遅延発生ユニ
ットを示した図である。
【図８】CLK がint_CLK より進んでいる場合に発生する
AD及びVAD 、フィードバックをかけた後のint_CLK を示
した模式図である。
【図９】相補的なクロックを用い内部クロックを生成し
た図である。
【図10】相補的クロック、従来の内部クロックとの関係
図である。
【図11】相補クロック、本応用例使用後のクロックの関
係を示した図である。
【図12】本応用例の要部にかかるブロック図である。
【図13】 DRAM のメモリチップにおけるブロック概念図
である
【図14】 CLKと入力信号とのタイミングの一例を示した
図である。
【図15】内部クロックのスキューを示した図である。
【符号の説明】
１ 第一のクロックバッファ ２ 第二のクロックバッファ ３ メモリコア又はロジックコア ４ ずれ検出部 ５ 入出力バッファ ６ 遅延発生ユニット 11 第一のキャパシタ 12 抵抗 13 第一のNMOS 14 第一のPMOS 15 第二のPMOS 16 第三のPMOS 17 第二のNMOS 18 第二のキャパシタ 19 第三のNMOS 40 VAD 発生回路 41 VDE 発生回路

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】内部クロックの発生源である生成クロック
    と、前記生成クロックとは位相が異なる 基準クロックと、前記内部クロックと前記基準クロックのずれを 検出する
    検出部と、 前記ずれを実質上打消すよう、前記生成クロックから前
    記内部クロックを発生する際の遅延量を調節し、前記内
    部クロックと前記基準クロックの立ち上がりを実質上同
    期させる遅延量発生部とを有し、前記生成クロックと前記基準クロックとは一つの相補ク
    ロックをなす ことを特徴とするデータ処理装置。
  2. 【請求項２】 前記検出部は、基準クロックが内部クロ
    ックより進み若しくは遅れている場合に、この両者の時
    間的差の大きさ及び符号に線形対応するパルスの発生手
    段を有することを特徴とする請求項１記載のデータ処理
    装置。
  3. 【請求項３】 上記検出部は、内部クロックが基準クロ
    ックより進んだ場合に、内部クロックが立上がると実質
    上同時に立上り、基準クロックが立上ると実質上同時に
    立下がる進み検出部と、内部クロックが基準クロックよ
    り遅れた場合に、基準クロックが立上ると実質上同時に
    立上がり、内部クロックが立上ると実質上同時に立下が
    る遅れ検出部とを有することを特徴とする請求項１又は
    請求項２記載のデータ処理装置。
  4. 【請求項４】 前記検出部は、第一及び第二のキャパシ
    タ及び抵抗を構成要素とする充放電回路を有し、進み検
    出部から受けたパルスの立上がり期間、前記第一のキャ
    パシタを充電し、この第一のキャパシタから決定される
    電位を出力する進み電位発生部と、 遅れ検出部から受けたパルスの立上がり期間、前記第二
    のキャパシタを充電し、この第二のキャパシタから決定
    される電位を出力する遅れ電位発生部とを有することを
    特徴とする請求項３記載のデータ処理装置。
  5. 【請求項５】 前記遅延量発生部は、上記進み電位発生
    部及び遅れ電位発生部からの出力を入力とし、この入力
    を線形変換した遅延量を発生するユニットを複数接続す
    ることにより構成され、最初のユニットの入力に生成ク
    ロックを用い、最後のユニットからの出力をフィードバ
    ック後の内部クロックとすることを特徴とする請求項４
    記載のデータ処理装置。
  6. 【請求項６】内部クロックの発生源である生成クロック
    と、前記生成クロックとは位相が異なる 基準クロックと、前記内部クロックと前記基準クロックのずれを 検出する
    検出部と、 前記ずれを実質上打消すよう、前記生成クロックから前
    記内部クロックを発生する際の遅延量を調節し、前記内
    部クロックと前記基準クロックの立ち上がりを実質上同
    期させる遅延量発生部とを有し、前記生成クロックと前記基準クロックとは一つの相補ク
    ロックをなす データ処理装置と、 前記内部クロック及び前記基準クロックに同期して信号
    を取り込み又は出力するメモリセルから構成されるメモ
    リセルアレイとを備えていることを特徴とする半導体記
    憶装置。
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