KR100336563B1 - 입력 신호 스큐 보상회로 - Google Patents
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Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 15
- 239000000872 buffer Substances 0.000 claims description 9
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims description 8
- 238000005070 sampling Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 5
- 101150112492 SUM-1 gene Proteins 0.000 claims 1
- 101150096255 SUMO1 gene Proteins 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 230000001934 delay Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 238000012423 maintenance Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 238000001514 detection method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 2
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
본 발명은 반도체 소자내로 입력되는 신호들간의 스큐(SKEW)현상을 회로적으로 보상하여 제거함으로서, 내부신호의 셋업(Setup) 및 유지시간(Hold time)을 개선하고, 동작속도개선 및 동기적으로 안정적인 회로 동작을 수행할 수 있도록 한 입력 신호 스큐 보상회로에 관한 것이다.
이를 위해 본 발명은 칩 내부의 어드레스 또는 명령(Command)부의 패드와 ESD(Electrostatic Discharge)부를 포함하는 패드부와, 스큐 판별 인에이블 신호, 리셋신호, 클럭 및 패드부 출력단의 각 배선에 연결된 어드레스들을 입력으로하여 입력신호들 간의 스큐를 디지틀화 한 신호들을 발생시키는 스큐 판별기와, 이 스큐 판별기에서 출력되는 신호 중 제일 높은 신호를 기준으로 다른 신호들의 지연분을 포함하도록 제어신호를 발생하는 제어신호발생기와, 이 제어신호발생기의 출력을 입력받아 적정레벨로 지연시킨 신호를 배선상에 실려주는 다수개의 지연부와, 각 배선이 첫 번째로 클럭에 동기되는 칩 내부회로를 포함하여 구성되어, 반도체소자 내부로 입력되는 신호들 사이의 스큐(Skew)현상을 회로적으로 보상하여 제거함으로서, 내부신호의 셋업, 유지시간 및 동작속도 특성을 개선함은 물론 동기적으로 안정된 회로동작을 수행할 수 있는 효과를 제공한다
Description
본 발명은 입력 신호 스큐 보상회로에 관한 것으로, 특히 반도체 소자내로 입력되는 신호들간의 스큐(SKEW)현상을 회로적으로 보상하여 제거함으로서, 내부신호의 셋업(Setup) 및 유지시간(Hold time)을 개선하고, 동작속도개선 및 동기적으로 안정적인 회로 동작을 수행할 수 있도록 한 입력 신호 스큐 보상회로에 관한 것이다.
주지와 같이 반도체 소자의 입력신호(예, 명령신호, 어드레스신호등)들은 외부의 클럭과 동기되어 동작하기 위해서는 내부입력시 스큐현상이 없어야 한다.
상호 간의 스큐는 셋업(Setup) 및 유지시간(Hold time)을 나쁘게 하고, 또한 동기시키는 클럭 신호에 대하여 가장 나쁜(Worst) 신호의 셋업 시간을 맞추기 위해 전체적으로 소자의 특성을 지연시켜 동작속도 특성을 악화 시키게 된다.
종래의 입력 스큐 보상회로는 도1에 도시한바와 같이 패드부(1)를 이루는 각 패드(11),(12),--(1n)와 칩내부회로(3) 사이의 배선상에 스큐제거를 위한지연단(21),(22)--(2n)을 연결하여 구성하고 있다.
이것은 스큐현상을 제거하기 위하여 회로적인 방식을 채택하지 않고 배선의 메탈옵션(Metal option)을 이용하여 스큐를 트리밍(Trimming)하는 방식이다.
그러나, 이러한 종래의 입력 스큐 보상회로는 회로적인 방식을 사용하여 스큐를 제거하는 것이 아니기 때문에 소자가 완전히 제품화(Fab out)된 후에도 별도 측정에 의해 다시 마스크 수정 후(Metal option) 재차 Fab out를 행해야만 하므로 시간적 및 경제적으로 손실이 발생하는 문제점이 있었다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스큐 판별기, 제어신호 발생기 및 다수의 지연부로 이루어진 회로 구성에 의해 스큐를 제거함으로서, 내부 신호의 셋업, 유지시간 및 동작속도 특성을 개선함은 물론 동기적으로 안정된 회로동작을 수행하는 입력 신호 스큐 보상 회로를 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 기술적 수단은 칩 내부의 어드레스 또는 명령(Command)부의 패드와 ESD(Electrostatic Discharge)부를 포함하는 패드부와,
스큐 판별 인에이블 신호, 리셋신호, 클럭 및 패드부 출력단의 각 배선에 연결된 어드레스들을 입력으로하여 입력신호들 간의 스큐를 디지틀화 한 신호들을 발생시키는 스큐 판별기와, 이 스큐 판별기에서 출력되는 신호 중 제일 높은 신호를 기준으로 다른 신호들의 지연분을 포함하도록 제어신호를 발생하는 제어신호발생기와, 이 제어신호발생기의 출력을 입력받아 적정레벨로 지연시킨 신호를 배선상에 실려주는 다수개의 지연부와, 각 배선이 첫 번째로 클럭에 동기되는 칩 내부회로를 포함하여 구성됨을 특징으로 한다.
도1은 종래의 스큐 보상회로 블록 구성도.
도2는 본 발명에 의한 입력신호 스큐보상회로 블록 구성도.
도3은 도2의 스큐판별기의 상세 블록 구성도.
도4는 도3의 지연검출부의 상세 블록 구성도.
도5는 도3의 클럭발생기의 상세 블록 구성도.
도6은 도2의 제어신호발생기의 상세 블록 구성도.
도7a는 도2의 지연부의 일실시예의 회로 구성도.
도7b는 도2의 지연부의 다른 실시예의 회로 구성도.
도8은 도2의 칩내부회로의 블록 구성도.
도9는 본 발명에서 스큐 범위를 4등분한 예의 타이밍도.
표1은 도7b에 의한 스큐판별기의 출력값표.
표2는 표1의 값을 입력으로 한 제어신호발생기 내부신호 합계값표.
표3은 표1과 표2의 값에 의한 제어신호발생기 출력값표.
*도면의 주요부분에대한 부호의 설명*
1: 패드부 3: 칩 내부회로
4: 스큐(SKEW)판별기 5: 제어신호발생기
31,32,---3n: 제0∼제n동기부 40: 클럭 발생기
41,42,---4n: 제0∼제n지연검출부 61,62,----6n: 제0∼제n지연부
AND1,AND11∼AND1n: 앤드게이트 FF1∼FFn: 디플립플롭
B1∼Bn, B11∼B1n: 버퍼 IN1∼INn, IN11∼IN1n: 인버터
TR1∼TRn: NMOS 트랜지스터 C1∼Cn: 캐패시터
TG1∼TGn: 트랜스미션게이트
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 설명한다.
도2는 본 발명에 의한 스큐 보상 회로의 블록 구성도를 나타낸 것으로서, 칩 내부의 어드레스 또는 명령부의 패드(11∼1n)와 ESD부를 포함하는 패드부(1)와, 스큐 판별 인에이블 신호(EN), 리셋신호(RST), 클럭(CLK) 및 패드부(1) 출력단의 각 배선에 연결된 어드레스(A0∼An)들을 입력으로 하여 입력신호들 간의 스큐를 디지틀화 한 신호(Q0 <1:n>∼Qn<1:n>)들을 발생시키는 스큐 판별기(4)와, 상기 스큐 판별기(4)에서 출력되는 신호 중 제일 높은 신호를 기준으로 다른 신호들의 지연분을 포함하도록 제어신호(D0<1:n>∼Dn<1:n>)를 발생하는 제어신호발생기(5)와, 상기 제어신호발생기(5)의 출력을 입력받아 적정레벨로 지연시킨 신호를 배선상에 실려주는 다수개의 지연부(61∼6n)와, 각 배선이 첫 번째로 클럭에 동기되는 칩 내부회로(3)를 포함하여 구성된다.
도3은 도2의 스큐 판별기(4)의 상세 블록 구성도를 나타낸 것으로서, 소정 클럭을 발생하여 제0∼제n 지연검출부(41∼4n)에 출력하는 클럭발생기(40)와, 상기 클럭발생기(40)로부터 클럭(CLK), 인에이블신호(EN) 및 리셋신호(RST)를 입력받아 각 배선상의 지연신호를 디지틀값으로 변환하여 출력하는 다수개의 제0∼제n 지연검출부(41∼4n)로 구성된다.
도4는 도3의 지연검출부(41)의 단일 구성도를 나타낸 것으로서, 어드레스신호(A0)와 인에이블신호(EN)를 논리곱하여 출력하는 앤드게이트(AND1)와, 클럭(CLK1), 리셋신호(RST)를 입력받아 각각 디지틀화 한 값(Q0<1:n>∼Qn<1:n>)을 출력하는 다수개의 디 플립플롭(FF1∼FFn)으로 구성된다.
도5는 도3의 클럭발생기(40)의 상세 구성도를 나타낸 것으로서, 각각 샘플링 클럭(CLK1∼CLKn)을 생성하는 동시에 일정 지연량을 갖는 다수개의 버퍼(B1∼Bn)로 구성된다,
도6는 도2의 제어신호발생기(5)의 상세 블록 구성도를 나타낸 것으로서, 스큐판별기(4)에서 샘플링된 데이터(Q0<1:n>∼Qn<1:n>)들을 논리곱하여 출력하는 다수개의 앤드게이트(AND11∼AND1n)와, 상기 샘플링 데이터(Q0<1>∼Qn<n>)를 입력받아 신호 반전시키는 다수개의 인버터(IN1∼INn)와, 상기 앤드게이트(AND11∼AND1n)의 출력신호(SUM<1>∼SUM<n>)와 인버터(IN1∼INn)의 출력신호를 부정적논리합하여 출력하는 다수개의 노어게이트(NOR1∼NORn)로 구성된다.
도7a는 도2의 지연부(61)의 일실시예 단일 구성도를 나타낸 것으로서, 제어신호발생기(5)의 출력신호(D0<1:n>)가 드레인에 가해지고, 패드부(1)로부터의 어드레스신호(A0)가 게이트에 가해지며, 소스에 캐패시터(C1∼Cn)를 통해 접지측이 연결된 다수개의 NMOS 트랜지스터(TR1∼TRn)로 구성된다.
또한, 도7b는 도2의 지연부(61)의 다른실시예 단일 구성도를 나타낸 것으로서, 제어신호발생기(5)의 출력신호(D0<1:n>)를 신호반전시키는 다수개의 인버터(IN11∼IN1n)와, 어드레스신호(A0)가 직접 및 일정지연량을 갖는 버퍼(B11∼B1n)를 통해 제어단에 가해지는 다수개의 트랜스미션게이트(TG1∼TGn)로구성된다.
도8은 도2의 칩 내부회로(3)의 상세 블록 구성도를 나타낸 것으로서, 클럭(CLK)에 동기되어 배선상의 어드레스신호(A0∼An)가 내부에 첫 번째로 클럭의 동기를 받도록 하여 해당 출력신호를 출력하는 다수개의 동기부(31∼3n)로 구성된다.
이와 같이 구성된 본 발명의 동작을 첨부된 표1 내지 표3을 참조하여 설명한다.
먼저, 스큐판별기(4)에서는 인에이블신호(EN), 리셋신호(RST), 클럭(CLK) 및 각 배선과 연결된 어드레스(A0∼An) 또는 명령(Command)과 같이 칩 내부로 입력되는 신호들 사이에 존재하는 스큐를 디지틀화 한 신호(Q0<1:n>∼Qn<1:n>)들을 발생하여 제어신호발생기(5)에 출력한다.
이에 따라 제어신호발생기(5)에서는 디지틀화 한 신호(Q0<1:n>∼Qn<1:n>)들을 입력받아 제일 늦은 신호를 기준으로 다른 신호들의 지연을 위한 제어신호(D0<1:n>∼Dn<1:n>)를 발생시켜 각 배선단에 연결된 지연부(61∼6n)에 출력한다.
지연부(61∼6n)에서는 필요한 정도의 지연을 배선에 첨가하여 전체적으로 각 배선이 칩 내부회로(3)에 입력되어 첫 번째 클럭의 동기부에 도달하는 시간이 같게 한다.
즉, 어드레스 또는 명령 배선에 의해 발생하는 스큐를 제어신호발생기(5)에서 생성한 신호로 지연부(61∼6n)의 동작을 제어하여 스큐를 제거하는 것이다.
도2에서 패드부(1)는 칩 내부의 어드레스 또는 명령(혹은 데이터입/출력 패드로 확대할 수있음)부의 패드와 ESD부를 의미하며, 각각의 배선은 칩 내부의 실제배선을의미한다.
또한, 칩 내부회로(3)는 외부에서 입력된 신호들이 첫 번째로 클럭에 동기되는 부분까지만을 의미한다.
스큐판별기(4)는 전술한 바와 같이 스큐판별 인에이블신호(EN), 리셋신호(RST), 클럭(CLK) 그리고 배선과 연결된 어드레스(A0∼An)들을 입력으로하여 입력신호들 간의 스큐를 디지틀화 한 신호(Q0<1:n>∼Qn<1:n>)들을 발생시킨다.
도9는 n =4(즉 배선이 4개인 경우)의 예를 나타내고 있다. 여기서 각 클럭(CLK1,CLK2,CLK3,CLK4)은 도5에 나타낸바와 같이 입력 클럭을 스큐 구간(스큐가 발생할 수 있는 범위)을 n 등분하여 발생시킨 클럭으로 스큐의 범위를 4등분하여 발생하도록 일정 지연량을 갖는 버퍼(B1∼Bn)를 통해 발생한 클럭들 이다.
도9에서와 같이 인에이블신호(EN)가 '하이'가되고 외부에서 시간(t0)에 동시에 '하이'신호가 입력되면 어드레스(A0)에서(A3)의 신호는 스큐를 갖고 하이값에 도달하게 된다. 여기서 시간(t0∼t4)은 입력신호의 스큐가 발생할 수 있는 범위로서, 매우 짧은 시간이다. 이 구간을 샘플링 클럭(CLK1∼CLK4)이 n등분하여 상승(Rising)한다.
도3은 상기한 신호들을 입력으로 각 배선상의 지연신호를 디지틀화 한 값으로 변환하는 스큐판별기의 실시예의 구성을 나타낸 것이다.
도4에는 도3의 다수개의 지연검출부들 중 단일 구성을 나타낸 것으로, 배선이 n개 일때와 관계없이 n개로 구성된 디 플립플롭(FF1∼FFn)을 연결한 것으로 각 플립플롭 데이터 입력으로 인에이블신호(EN)와 배선입력신호(A0∼An)를 앤드게이트(AND1)를 거친 신호를 입력으로 한다.
그리고 도5에 도시된 클럭발생기에서 생성된 클럭(CLK1∼CLKn)을 각각의 클럭입력으로 하여 디 플립플롭(FF1∼FFn)이 동작되도록 하고 있다.
이 경우 도9에 도시한 바와 같은 입력신호가 입력될 때 스큐판별기(4)의 출력은 표1과 같다.
도6에 도시된 제어신호 발생기(5)에서는 입력된 각 배선의 지연량의 디지틀 정보를 비교하여 각각의 배선에 어느 정도의 지연을 추가할 것 인가를 결정한다.
즉 각 배선의 디지틀정보 중 첫 번째 샘플링 클럭인 클럭(CLK1)에 의해 디플립플롭(FF1∼FFn)에서 샘플링 된 데이터(Q0<1>∼Q0<n>)들을 앤드게이트(AND11∼AND1n)를 거쳐 얻은 신호(SUM<1>)를 발생시키게되고, 마찬가지로 신호(SUM<2> ∼SUM<n>)를 발생 시키게된다.
이와 같은 앤드게이트(AND11∼AND1n)의 출력신호(SUM<1>∼SUM<n>)가 각 배선이 모두 '하이'값이 되었을 때 샘플링 클럭에 의해 샘플링된 경우에만 '하이'값을 갖게된다. 즉 앤드게이트(AND11∼AND1n)의 출력신호(SUM<1>∼SUM<n>)값이 '하이'라는 것은 모든 배선이 '하이'값을 갖는 것을 의미한다.
상기한 제어신호발생기(5)의 츨력(D0<1:n>∼Dn<1:n>)표2에 나타낸 앤드게이트(AND11∼AND1n)의 출력신호(SUM<1>∼SUM<n>)값과 도4에 도시된 각각의 지연검출부의 출력신호(Qn<1:n>)를 반전하여 부정적 논리합(NOR)한 값이다.
따라서, 제어신호발생기(5)의 출력(D0<1:n>)∼Dn<1:n>)은 표3에 나타낸 바와 같이앤드게이트(AND11∼AND1n)의 출력신호(SUM<1>∼SUM<n>)가 '하이'이면 항상 '로우'이고, 앤드게이트(AND11∼AND1n)의 출력신호(SUM<1>∼SUM<n>)가 '로우'이면서 지연검출부의 출력신호(Qn<1:n>)가 '하이'일 경우일 때만 '하이'가 된다.
즉 배선상의 모든 신호가 이미 모두 '하이'인 상태에서는 Dn<n>값은 로우 이고,
배선중 어느 곳이 '로우'이면서 그 로우인 상태의 배선 디지틀 신호 중 클럭 샘플링값(FF1∼FFn)이 '하이'일 경우에만 Dn<n>값이 '하이'가된다. 여기서 Dn<n>값이 '하이'가 되는 것은 실질적으로 다음단인 지연부의 지연동작을 추가하여 칩 내부회로(3)에 도착하는 시간을 지연시키는 것을 의미한다.
도8에 도시된 칩 내부회로(3)는 신호(A0∼An)가 내부에 첫 번째로 클럭(CLK)의 동기를 받는 부분을 나타내며, 신호(A0∼An)는 각 동기부(31∼3n)에서 클럭에 동기되어 출력(ACL0∼ACLn)신호를 출력한다.
도6 및 도8에는 도2에 도시된 지연부(61∼6n)의 내부구성을 나타낸 실시예의 회로 구성도 이다.
먼저, 도7a의 구성은 제어신호발생기(5)의 출력 중 신호(A0)와 관련된 출력(D0<1>∼D0<n>)까지의 입력을 받는다. 만일 출력(D0)값이 '하이'일 경우, 즉 지연이 필요한 경우(내부적으로는 이 경우 신호의 상승이 다른 배선보다 빠른 경우에 해당함), NMOS 트랜지스터(TR1∼TRn)를 턴온 시키고, 캐패시터(C1∼Cn)를 연결하여 지연동작을 추가한다. 여기서 NMOS 트랜지스터(TR1∼TRn)는 동일한 특성을 가지며, 캐패시터(C1∼Cn)는 동일 값을 갖는 것을 사용한다.
이것은 도9에 도시한 스큐를 n등분한 시간량(t0∼t1, t1∼t2, t2∼t3,---tn-1∼tn은 모두 동일한 시간임)만큼을 지연시키기 위해 추가로 구성된 것이다.
도7b의 구성은 도7a와 동일한 기능을 갖는다. 즉 D0<n> 값이 '하이' 일 경우 일정지연량을 갖는 버퍼(B11∼B1n)를 신호(A0)의 배선에 추가하여 지연시킨다.
이경우에도 버퍼(B11∼B1n)들은 모두 동일한 지연량을 갖도록하여 도9에 도시된 스큐를 n등분한 시간량 만큼을 지연시키게된다.
예로서, 신호(D0<1>)가 '하이' 인 경우 트랜스미션게이트(TG1)의 NMOS와 PMOS 측이 온되고, 트랜스미션게이트(TG2)의 NMOS와 PMOS 측은 오프되므로 신호(A0)가 버퍼(B11) 및 트랜스미션게이트(TG1)를 통해 노드(NodeA)에 도달한 후 신호(D0<2>)값에 따라 즉 '하이' 이면 버퍼(B12)를 거치고, '로우'이면 트랜스미션게이트(TG4)를 통해 노드(NodeB)에 전달된다.
이와 같은 과정을 반복적으로 수행하여 노드(NodeN)에 도달하고, 그 값이 곧 지연부(61)의 출력신호(A0`)가 되어 칩 내부회로(3)의 해당 입력단(A0)에 입력된다.
이상에서 설명 한 바와 같이 본 발명은 반도체소자 내부로 입력되는 신호들 사이의 스큐(Skew)현상을 회로적으로 보상하여 제거함으로서, 내부신호의 셋업, 유지시간 및 동작속도 특성을 개선함은 물론 동기적으로 안정된 회로동작을 수행할 수 있는 효과를 제공한다.
Claims (7)
- 칩 내부의 어드레스 또는 명령부의 패드와 ESD부를 포함하는 패드부와;소정 클럭을 발생하여 제0∼제n 지연검출부에 출력하는 클럭발생기와, 상기 클럭발생기로부터 클럭(CLK), 인에이블신호(EN) 및 리셋신호(RST)를 입력받아 각 배선상의 지연신호를 디지틀값으로 변환하여 출력하는 다수개의 제0∼제n 지연검출부로 구성된 스큐 판별기와;상기 스큐판별기에서 샘플링된 데이터(Q01:n∼Qn1:n)들을 논리곱하여 출력하는 다수개의 앤드게이트와, 상기 샘플링 데이터(Q01∼Qnn)를 입력받아 신호 반전시키는 다수개의 인버터와, 상기 앤드게이트의 출력신호(SUM1∼SUMn)와 인버터의 출력신호를 부정적 논리합하여 출력하는 다수개의 노어게이트로 구성된 제어신호발생기와;각각 상기 제어신호발생기의 출력신호(D01:n)가 드레인에 가해지고, 상기 패드부로부터의 어드레스신호(A0)가 게이트에 가해지며, 소스에 캐패시터를 통해 접지측이 연결된 다수개의 NMOS 트랜지스터로 구성된 다수개의 지연부와;각 배선이 첫 번째로 클럭에 동기되는 칩 내부회로를 포함하여 구성된 것이 특징인 입력 신호 스큐 보상 회로.
- 삭제
- 청구항 1에 있어서,상기 제0∼제n 지연검출부는 각각이 어드레스신호(A0)와 인에이블신호(EN)를 논리곱하여 출력하는 앤드게이트와, 클럭(CLK1), 리셋신호(RST)를 입력받아 각각 디지틀화 한 값(Q01:n∼Qn1:n)을 출력하는 다수개의 디플립플롭으로 구성된 것이 특징인 입력 신호 스큐 보상 회로.
- 청구항 1에 있어서,상기 클럭발생기는 각각 샘플링 클럭(CLK1∼CLKn)을 생성하는 동시에 일정 지연량을 갖는 다수개의 버퍼로 구성된 것이 특징인 입력 신호 스큐 보상 회로.
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- 청구항 1에 있어서,상기 지연부는 상기 제어신호발생기의 출력신호(D01:n)를 신호반전시키는 다수개의 인버터와, 어드레스신호(A0)가 직접 및 일정 지연량을 갖는 버퍼를 통해 제어단에 가해지는 다수개의 트랜스미션 게이트로 구성된 것이 특징인 입력 신호 스큐 보상 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060097A KR100336563B1 (ko) | 1999-12-22 | 1999-12-22 | 입력 신호 스큐 보상회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060097A KR100336563B1 (ko) | 1999-12-22 | 1999-12-22 | 입력 신호 스큐 보상회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010057336A KR20010057336A (ko) | 2001-07-04 |
| KR100336563B1 true KR100336563B1 (ko) | 2002-05-11 |
Family
ID=19627883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990060097A KR100336563B1 (ko) | 1999-12-22 | 1999-12-22 | 입력 신호 스큐 보상회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336563B1 (ko) |
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- 1999-12-22 KR KR1019990060097A patent/KR100336563B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20010057336A (ko) | 2001-07-04 |
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