JP2011114714A - 半導体集積回路装置 - Google Patents

Abstract

【課題】外部のデバイスに接続される回路とＬＳＩ内部の回路との間におけるタイミング設計を不要とすること。
【解決手段】半導体集積回路装置は、外部デバイスに対して接続されるインタフェース回路であって第１のクロック信号が供給される第１の回路と、第１のクロック信号を分周した第２のクロック信号が供給される第２の回路と、第２のクロック信号を第１のクロック信号に基いて遅延させた送受信タイミング信号を生成するタイミング生成回路と、第２の回路から受信した信号を第１のクロック信号に同期してサンプリングする複数段のシフトレジスタと該複数段のシフトレジスタに対する入出力信号に含まれるハイレベルの信号とロウレベルの信号の多数決を送受信タイミング信号に同期して行うとともに多数決により決定された信号を第１の回路に出力する多数決回路とを有する第１の位相調整回路とを備えている。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、外部デバイスとのインタフェース回路を有する半導体集積回路装置に関する。

半導体集積回路装置（ＬＳＩ）に含まれるランダムロジック回路は、同期設計が行われており、各順序回路間の伝搬遅延差（クロックスキュー）を小さくするために、クロックツリーを有している。ＬＳＩの大規模化に伴い、クロックツリーを構成するバッファに接続可能なセル数が限られているため、バッファ段数が増えてクロック遅延が増大している。

パソコンのように外部のデバイスとの間で高速にデータを授受するシステムにおいては、外部とインタフェースするＰＨＹ（物理層インタフェース）回路を高速化するために、ランダムロジック回路の数倍の周波数を持つクロックがインタフェース回路に供給される。さらに、クロックのジッタを回避するために、クロック遅延を小さくする調整が行われている。しかし、インタフェース回路の動作周波数の高速化と、インタフェース回路とランダムロジック回路との間におけるクロックの位相差の増大に伴い、２つのクロック間におけるタイミング収束を改善する要求が高まっている。

図６は、クロックツリーを有する半導体集積回路装置（特許文献１）の構成を示す回路図である。図６を参照すると、半導体集積回路装置５０４において、複数の論理ブロック５１３〜５１６に対して同期クロック信号を同一タイミングで供給するために、クロックツリー５０３が用いられる。クロックツリー５０３においては、クロックツリーシンセシス（ＣＴＳ：Clock Tree Synthesis）が用いられている。すなわち、クロック入力５０１を起点として、複数の論理ブロック５１３〜５１６の各々へのクロックライン上に、同一タイプのバッファ５０５〜５１１及び２入力セレクタ５１２をツリー状に配置し、クロック入力５０１と各バッファ間の配線を等配線長にすることにより、各論理ブロック５１３〜５１６のクロックスキューを少なくするようにしている。なお、ＣＴＳ方式は、ツリー状配線駆動方式ともいう。

図７は、クロックツリー５０３を有する半導体集積回路装置５０４の動作を示すタイミングチャートである。図７を参照すると、クロック入力５０１から論理ブロック５１３〜５１６に供給されるクロックのクロックスキューは、（ｔａ−ｔｓ）となる。

図８は、インタフェース回路を有する半導体集積回路装置（非特許文献１）の構成を示すブロック図である。図８を参照すると、ＬＳＩにおいて、ｄｑ端子７０１は外部デバイスとデータを高速で授受する。外部クロック入力ＦＢ＿ＣＬＫ端子７０２を位相同期発振回路（ＰＬＬ：Phase Locked Loop）７０３により逓倍したクロック信号はインタフェース回路７０５に直接供給される。このとき、インタフェース回路７０５とＰＬＬ７０３間の信号はノイズの影響を抑えるために配線長が短くなるように配置される。一方、ランダムロジック回路７０６には、グローバルクロックネットワーク７０４からＣＴＳにより分配されたクロック７０７が接続されている。

図９は、ランダムロジック回路とインタフェース回路の周波数が異なる場合におけるタイミングチャート（非特許文献２）を一例として示す図である。図９を参照すると、ランダムロジック回路のクロック信号８０１の周波数と外部デバイスのクロック信号８０５の周波数が１：２である場合における、ランダムロジック回路（第１のバスの制御信号８０２、第１のバスの送信データ８０３、第２のバスの制御信号８０４）と外部デバイス（外部デバイスの制御信号８０６、外部デバイスの送受信データ８０７）の動作波形が示されている。外部デバイスに対してランダムロジック回路の周波数は１／２であるものの、ランダムロジック回路が２倍のバスを有することにより、同一の帯域が確保されている。

特開２００１−０５６７２１号公報（第２、３頁、図１、２、６）

http://www.altera.co.jp/literature/an/an327_j.pdf 図２０（２００９年９月４日閲覧） DDR PHY Interface (DFI) Specification, Version 2.0 FIGURE 21.

以下の分析は、本発明者によってなされたものである。

非特許文献１に記載された技術によると、インタフェース回路７０５とランダムロジック回路７０６とのタイミング設計時におけるタイミング調整を繰り返す必要があるため、設計工数が増大するという問題がある。その理由は、次の通りである。

インタフェース回路７０５とランダムロジック回路７０６は、同期関係にある。また、インタフェース回路７０５とランダムロジック回路７０６のＣＴＳ遅延差は大きな値をとる。ＬＳＩの電源電圧の変動又は周囲温度の変動により、ランダムロジック回路７０６のＣＴＳ遅延が変動する。一方、ＬＳＩの高速化に伴い、インタフェース回路７０５とランダムロジック回路７０６間のセットアップ−ホールド期間は短くなっている。しかし、短くなったセットアップ−ホールド期間内に、電源電圧又は周囲温度の変動の影響を受けたランダムロジック回路のＣＴＳ遅延の変動を収めることは困難であり、タイミングを収束させるためには、ＣＴＳ遅延の調整を繰り返す必要がある。

そこで、外部のデバイスに接続されるインタフェース回路とＬＳＩ内部の回路との間におけるタイミング設計を不要とし、設計工数を短縮することが課題となる。本発明の目的は、かかる課題を解決する半導体集積回路装置を提供することにある。

本発明の第１の視点に係る半導体集積回路装置は、
外部デバイスに対して接続されるインタフェース回路であって第１のクロック信号が供給される第１の回路と、
前記第１のクロック信号を分周した第２のクロック信号が供給される第２の回路と、
前記第２のクロック信号を前記第１のクロック信号に基いて遅延させた送受信タイミング信号を生成するタイミング生成回路と、
前記第２の回路から受信した信号を前記第１のクロック信号にしたがってサンプリングする複数段のシフトレジスタと該複数段のシフトレジスタに対する入出力信号に含まれるハイレベルの信号とロウレベルの信号の多数決を前記送受信タイミング信号に合わせて行うとともに該多数決により決定された信号を前記第１の回路に出力する多数決回路とを有する第１の位相調整回路と、を備えている。

本発明に係る半導体集積回路装置によると、外部のデバイスに接続される回路とＬＳＩ内部の回路との間におけるタイミング設計を不要とし、設計工数を短縮することができる。

本発明の実施形態に係る半導体集積回路装置の構成を概略的に示すブロック図である。 本発明の実施形態に係る半導体集積回路装置の構成を示すブロック図である。 本発明の実施形態に係る半導体集積回路装置におけるインタフェース回路に設けられた位相調整回路の構成を示すブロック図である。 本発明の実施形態に係る半導体集積回路装置におけるインタフェース回路に設けられた１パルス生成回路の真理値表を示す図である。 本発明の実施形態に係る半導体集積回路装置におけるインタフェース回路に設けられた位相調整回路の動作を示すタイミングチャートである。 クロックツリーを有する半導体集積回路装置（特許文献１）の構成を示す回路図である。 クロックツリーを有する半導体集積回路装置（特許文献１）の動作を示すタイミングチャートである。 インタフェース回路を有する半導体集積回路装置（非特許文献１）の構成を示すブロック図である。 ランダムロジック回路とインタフェース回路の周波数が異なる場合におけるタイミングチャート（非特許文献２）を一例として示す図である。

（実施形態）
図１は、本発明の実施形態に係る半導体集積回路装置の構成を概略的に示すブロック図である。図１を参照すると、半導体集積回路装置１０は、第１の回路Ａ１１、第２の回路Ｂ１２、タイミング生成回路１３、及び、第１の位相調整回路Ａ１５を有する。

第１の回路Ａ１１は、外部デバイス１０１に対して接続されるインタフェース回路であって第１のクロック信号ＣＬＫＡが供給される。第２の回路Ｂ１２は、第１のクロック信号ＣＬＫＡを分周した第２のクロック信号ＣＬＫＢが供給される。タイミング生成回路１３は、第２のクロック信号ＣＬＫＢを第１のクロック信号ＣＬＫＡに基いて遅延させた送受信タイミング信号を生成する。第１の位相調整回路Ａ１５は、第２の回路Ｂ１２から受信した信号を第１のクロック信号ＣＬＫＡに同期してサンプリングする複数段のシフトレジスタと該複数段のシフトレジスタに対する入出力信号に含まれるハイレベルの信号とロウレベルの信号の多数決を送受信タイミング信号に同期して行うとともに、該多数決により決定された信号を第１の回路Ａ１１に出力する多数決回路とを有する。

半導体集積回路装置１０は、第２の位相調整回路Ｂ１６をさらに有していることが好ましい。第２の位相調整回路Ｂ１６は、第１の回路Ａ１１から受信した信号を送受信タイミング信号に同期してサンプリングして第２の回路Ｂ１２に出力する。

半導体集積回路装置１０は、パラレルシリアル変換回路及びシリアルパラレル変換回路をさらに有し、ビットレート比に応じて第１のクロック信号ＣＬＫＡと第２のクロック信号ＣＬＫＢとの間の分周比を決定するようにしてもよい。第２の回路Ｂ１２は、ランダムロジック回路であってもよい。

本発明の実施形態に係る半導体集積回路装置について、図面を参照してさらに詳細に説明する。図２は、本実施形態に係る半導体集積回路装置１００の構成を示すブロック図である。図２を参照すると、半導体集積回路装置１００は、ＰＬＬ１１１、ランダムロジック回路１２１及びインタフェース回路１１２を有し、外部デバイス１０１に接続される。

ランダムロジック回路１２１は、ＣＴＳ１２２及びＦ／Ｆ１２６〜１２８を有する。インタフェース回路１１２は、位相調整回路１１７、パラレルシリアル変換回路１１５、シリアルパラレル変換回路１１６、１／２分周器１１４、１／Ｎ分周器１１３、及び、Ｆ／Ｆ１２４、１２５を有する。

ＰＬＬ１１１が生成したインタフェース回路のクロック信号１０５は、位相調整回路１１７と外部デバイスインタフェースＦ／Ｆ１２４、１２５と１／２分周器１１４に供給される。１／２分周器１１４で分周されたクロック信号は、外部デバイス１０１のクロック信号１０２と１／Ｎ分周器１１３に供給される。１／Ｎ分周器１１３で分周されたクロック信号は、ＣＴＳ１２２を介してランダムロジック回路のＦ／Ｆ１２６〜１２８に供給される。

位相調整回路１１７は、ランダムロジック回路１２１からランダムロジック回路１２１のクロック信号１２３と、制御信号１１８と、送信データ１１９を入力し、パラレル制御信号１０６を出力し、外部デバイス１０１に外部デバイスの制御信号１０３を出力し、パラレルシリアル変換回路１１５にパラレル送信データ１０７を出力する。

また、位相調整回路１１７は、ＰＬＬ１１１からインタフェース回路１１２のクロック信号１０５と、シリアルパラレル変換回路１１６からパラレル受信データ１０８を入力し、ランダムロジック回路１２１に受信データ１２０を出力する。

パラレルシリアル変換回路１１５は、位相調整回路１１７からパラレル送信データ１０７を入力し、シリアル送信データ１０９を外部デバイスインタフェースＦ／Ｆ１２４に出力する。

外部デバイスインタフェースＦ／Ｆ１２４は、パラレルシリアル変換回路１１５からシリアル送信データ１０９を入力し、外部デバイス１０１に外部デバイスの送受信データ１０４を出力する。

外部デバイスインタフェースＦ／Ｆ１２５は、外部デバイス１０１から外部デバイスの送受信データ１０４を入力し、シリアルパラレル変換回路１１６にシリアル受信データ１１０を出力する。

シリアルパラレル変換回路１１６は、外部デバイスインタフェースＦ／Ｆ１２５からシリアル受信データ１１０を入力し、位相調整回路１１７にパラレル受信データ１０８を出力する。

図３は、半導体集積回路装置１００におけるインタフェース回路１１２に設けられた位相調整回路１１７の構成を示すブロック図である。図３を参照すると、位相調整回路１１７は、タイミング生成回路２００、送信データ位相調整回路２０４及び受信データ位相調整回路２０８を有する。図３は、図２の１／Ｎ分周器１１３のＮが４である場合における位相調整回路である。Ｎが４の場合、インタフェース回路のクロック信号の周波数は、ランダムロジック回路のクロック信号１２３の８倍の周波数となる。

タイミング生成回路２００は、メタステーブル対策Ｆ／Ｆ２０１、１段シフトレジスタ２０２及び１パルス生成回路２０３を有する。

クロック信号メタステーブル対策Ｆ／Ｆ２０１は、インタフェース回路１１２のクロック信号１０５に同期してデータの取り込みを行う２段のシフトレジスタである。

１段シフトレジスタ２０２は、インタフェース回路１１２のクロック信号１０５に同期してデータの取り込みを行う１段のシフトレジスタである。

クロック信号メタステーブル対策Ｆ／Ｆ２０１は、ランダムロジック回路１２１のクロック信号１２３を入力し、ランダムロジック回路１２１のクロック信号１２３に対してインタフェース回路１１２のクロック信号１０５の２クロック分遅延した信号を１パルス生成回路２０３と１段シフトレジスタ２０２に出力する。

１段シフトレジスタ２０２は、クロック信号メタステーブル対策Ｆ／Ｆ２０１から信号を入力し、入力信号に対してインタフェース回路１１２のクロック信号１０５の１クロック分遅延した信号を１パルス生成回路２０３に出力する。

１パルス生成回路２０３は、クロック信号メタステーブル対策Ｆ／Ｆ２０１と１段シフトレジスタ２０２から信号を入力し、２×Ｎ段多数決回路２０７とデータ取り込みセレクタ２０９に送受信タイミング信号２１４を出力する。

送信データ位相調整回路２０４は、メタステーブル対策Ｆ／Ｆ２０５、２×Ｎ段シフトレジスタ２０６及び２×Ｎ段多数決回路２０７を有する。

送信データメタステーブル対策Ｆ／Ｆ２０５は、インタフェース回路１１２のクロック信号１０５に同期してデータの取り込みを行う２段のシフトレジスタである。

２×Ｎ段シフトレジスタ２０６は、インタフェース回路１１２のクロック信号１０５に同期してデータの取り込みを行う２×Ｎ段のシフトレジスタである。

送信データメタステーブル対策Ｆ／Ｆ２０５は、制御信号１１８を入力し、２×Ｎ段シフトレジスタ２０６に信号を出力する。

２×Ｎ段シフトレジスタ２０６は、送信データメタステーブル対策Ｆ／Ｆ２０５から信号を入力し、２×Ｎ段シフトレジスタ２０６の各段の入出力信号を２×Ｎ段多数決回路２０７に出力する。

２×Ｎ段多数決回路２０７は、１パルス生成回路２０３から送受信タイミング信号２１４と、２×Ｎ段シフトレジスタ２０６の各段の入出力信号２１５〜２２２を入力し、パラレル制御信号１０６を出力する。

送信データ１１９を受けてパラレル送信データ１０７を出力する送信データ位相調整回路２０４の動作は、制御信号１１８を受けてパラレル制御信号１０６を出力する送信データ位相調整回路２０４の動作と同様であるため、説明を省略する。

受信データ位相調整回路２０８は、データ取り込みセレクタ２０９と、インタフェース回路１１２のクロック信号１０５に同期してデータの取り込みを行うＦ／Ｆ２１０と、ランダムロジック回路１２１のクロック信号１２３に同期してデータの取り込みを行うＦ／Ｆ２１１とを有する。

データ取り込みセレクタ２０９は、パラレル受信データ１０８とＦ／Ｆ２１０の出力信号を入力し、選択結果をＦ／Ｆ２１０に出力する。

Ｆ／Ｆ２１０は、インタフェース回路１１２のクロック信号１０５でデータ取り込みセレクタ２０９の選択結果を取り込む。

Ｆ／Ｆ２１１は、Ｆ／Ｆ２１０から信号を入力し、ランダムロジック回路１２１のクロック信号１２３でＦ／Ｆ２１０の出力を取り込む。

図４は、タイミング生成回路２００に設けられた１パルス生成回路２０３の真理値表である。図５は、位相調整回路１１７の動作を示すタイミングチャートである。

図４及び図５を参照して、本実施形態に係る半導体集積回路装置１００（図２）及び位相調整回路１１７（図３）の動作を説明する。

タイミング生成回路２００のクロック信号メタステーブル対策Ｆ／Ｆ２０１の段数が２段であることから、送受信タイミング信号２１４は、ランダムロジック回路のクロック信号１２３の立ち上がりエッジからインタフェース回路のクロック信号１０５で２クロック分遅れて立ち上がり、その１クロック後に立ち下がる。このときの１パルス生成回路２０３の真理値表を図４に示す。

図５は、位相調整回路１１７のタイミングチャートである。図５を参照すると、インタフェース回路１１２のクロック信号１０５、ランダムロジック回路１２１のクロック信号１２３、送受信タイミング信号２１４、送信データ１１９、２×Ｎ段シフトレジスタ２０６の各段の入出力信号２１５〜２２２、パラレル送信データ１０７、及び、パラレル受信データ１０８の波形が示されている。

送信データ位相調整回路２０４に送信データ１１９の波形が入力されると（Ｔ１）、送信データメタステーブル対策Ｆ／Ｆ２０５の段数が２段であることから、インタフェース回路１１２のクロック信号１０５の立ち上がりエッジで２クロック後のタイミングで送信データメタステーブル対策Ｆ／Ｆ２０５の出力信号２１５が変化する（Ｔ３）。２×Ｎ段シフトレジスタ２０６により、インタフェース回路１１２のクロック信号１０５の立ち上がりエッジでシフトし、２×Ｎ段シフトレジスタ２０６の各段の入出力信号２１５〜２２２が順次変化する（Ｔ３〜Ｔ１０）。

２×Ｎ段多数決回路２０７は、送受信タイミング信号２１４がＨｉｇｈのタイミングで送信データメタステーブル対策Ｆ／Ｆ２０５の出力信号２１５と２×Ｎ段シフトレジスタ２０６の各段の入出力信号２１５〜２２２を取り込み（Ｔ１１）、ＨｉｇｈがＬｏｗよりも多い場合にはパラレル送信データ１０７としてＨｉｇｈを出力し、ＬｏｗがＨｉｇｈよりも多い場合にはパラレル送信データ１０７としてＬｏｗを出力する。

パラレル受信データ１０８は、送受信タイミング信号２１４がＨｉｇｈのタイミングでＦ／Ｆ２１０に取り込まれる。Ｆ／Ｆ２１０に取り込まれたデータは、ランダムロジック回路１２１のクロック信号１２３の立ち上がりエッジで受信データ１２０として出力される。

本実施形態によると、外部デバイスとのインタフェース回路を搭載するＬＳＩにおいて、１／Ｎ分周の位相調整を行う位相調整回路１１７を有し、位相調整回路１１７に設けられたシフトレジスタ２０６と多数決回路２０７により、高速クロックでサンプリングを行い、信号のＨｉｇｈとＬｏｗの比率を測定することにより、高速クロックに同期した信号が得られる。

すなわち、外部デバイスとのインタフェース回路が搭載された、本実施形態のＬＳＩには、インタフェース回路１１２とＬＳＩ１００内部のランダムロジック回路１２１間のインタフェースとして、１／Ｎ分周の位相調整を行う位相調整回路１１７を有する。このとき、インタフェース回路１１２のクロック信号１０５とＬＳＩ内部ランダムロジック回路１２１のクロック信号１２３の遅延差があった場合にも正しいデータを授受できる。したがって、インタフェース回路１１２とＬＳＩ内部ランダムロジック回路１２１間のタイミング設計が不要となり、設計工数を短縮することができる。

なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、１００、５０４ 半導体集積回路装置（ＬＳＩ）
１１ 回路Ａ
１２ 回路Ｂ
１３ タイミング生成回路
１５ 位相調整回路Ａ
１６ 位相調整回路Ｂ
１０１ 外部デバイス
１０２、１０５、１２３、８０５ クロック信号
１０３、８０６ 制御信号
１０４、８０７ 送受信データ
１０６ パラレル制御信号
１０７、１０８ パラレル送信データ
１０９、１１０ シリアル送信データ
１１１、７０３ ＰＬＬ
１１２、７０５ インタフェース回路
１１３ １／Ｎ分周器
１１４ １／２分周器
１１５ パラレルシリアル変換回路
１１６ シリアルパラレル変換回路
１１７ 位相調整回路
１１８ 制御信号
１１９ 送信データ
１２０ 受信データ
１２１、７０６ ランダムロジック回路
１２２ クロックツリーシンセシス（ＣＴＳ：Clock Tree Synthesis）
１２４、１２５ 外部デバイスインタフェースＦ／Ｆ
１２６〜１２８、２１０、２１１ Ｆ／Ｆ
２００ タイミング生成回路
２０１ クロック信号メタステーブル対策Ｆ／Ｆ
２０２ １段シフトレジスタ
２０３ １パルス生成回路
２０４ 送信データ位相調整回路
２０５ 送信データメタステーブル対策Ｆ／Ｆ
２０６ ２×Ｎ段シフトレジスタ
２０７ ２×Ｎ段多数決回路
２０８ 受信データ位相調整回路
２０９ データ取り込みセレクタ
２１２、２１３ 出力信号
２１４ 送受信タイミング信号
２１５〜２２２ 入出力信号
５０１ クロック入力
５０３ クロックツリー
５０５〜５１１ バッファ
５１２ ２入力セレクタ
５１３〜５１６ 論理ブロック
７０１ ｄｑ端子
７０２ ＦＢ＿ＣＬＫ端子
７０４ グローバルクロックネットワーク
７０７ ＣＴＳにより分配されたクロック
８０１ ランダムロジック回路のクロック信号
８０２ 第１のバスの制御信号
８０３ 第１のバスの送信データ
８０４ 第２のバスの制御信号
ＣＬＫＡ 第１のクロック信号
ＣＬＫＢ 第２のクロック信号

Claims (4)

1. 外部デバイスに対して接続されるインタフェース回路であって第１のクロック信号が供給される第１の回路と、
   前記第１のクロック信号を分周した第２のクロック信号が供給される第２の回路と、
   前記第２のクロック信号を前記第１のクロック信号に基いて遅延させた送受信タイミング信号を生成するタイミング生成回路と、
   前記第２の回路から受信した信号を前記第１のクロック信号に同期してサンプリングする複数段のシフトレジスタと該複数段のシフトレジスタに対する入出力信号に含まれるハイレベルの信号とロウレベルの信号の多数決を前記送受信タイミング信号に同期して行うとともに該多数決により決定された信号を前記第１の回路に出力する多数決回路とを有する第１の位相調整回路と、を備えていることを特徴とする半導体集積回路装置。
2. 前記第１の回路から受信した信号を前記送受信タイミング信号に同期してサンプリングして前記第２の回路に出力する第２の位相調整回路をさらに備えていることを特徴とする、請求項１に記載の半導体集積回路装置。
3. パラレルシリアル変換回路及びシリアルパラレル変換回路をさらに備え、
   ビットレート比に応じて前記第１のクロック信号と前記第２のクロック信号との間の分周比を決定することを特徴とする、請求項１又は２に記載の半導体集積回路装置。
4. 前記第２の回路は、ランダムロジック回路であることを特徴とする、請求項１乃至３のいずれか１項に記載の半導体集積回路装置。

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