JPWO2020086760A5 - - Google Patents

Description

（簡単な概要）
デジタルデバイスにおいてクロック信号を示すためのシステムおよび方法が、開示される。いくつかの例では、ある周波数で動作するように構成された第一のクロックを備えた電子デバイスが、開示される。電子デバイスの第一の回路構成は、第一のクロックと同期するように構成されている。第二の回路構成は、第一のクロックに基づいて第二のクロックを決めるように構成されている。第二のクロックは、第一のクロックの周波数で動作するように構成されており、さらに、第一のクロックに対する位相シフトを伴って動作するように構成されている。第三の回路構成は、第二のクロックと同期するように構成されている。
本発明は、例えば、以下を提供する。
（項目１）
ある周波数で動作するように構成された第一のクロックと、
該第一のクロックと同期するように構成された第一の回路構成と、
該第一のクロックに基づいて第二のクロックを決めるように構成された第二の回路構成であって、該第二のクロックは、該第一のクロックの該周波数で動作するように構成されており、さらに、該第一のクロックに対する位相シフトを伴って動作するように構成されている、第二の回路構成と、
該第二のクロックと同期するように構成された第三の回路構成と
を備える電子デバイス。
（項目２）
前記第二のクロックを決めることが、
複数のクロック候補を生成することであって、該複数のクロック候補の各クロック候補が、前記第一のクロックの前記周波数で動作するように構成されており、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、
該複数のクロック候補から該第二のクロックを選ぶことと
を備える、項目１に記載の電子デバイス。
（項目３）
前記第二のクロックが、前記複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる、項目２に記載の電子デバイス。
（項目４）
前記第二のクロックが、前記電子デバイスのトランジスタ共振を減らすように選ばれる、項目２に記載の電子デバイス。
（項目５）
前記電子デバイスが、ＡＳＩＣであり、前記第一の回路構成が、該ＡＳＩＣの第一の機能ブロックに対応し、前記第二の回路構成が、ディレイロックループを備え、前記第三の回路構成が、該ＡＳＩＣの第二の機能ブロックに対応する、項目１に記載の電子デバイス。
（項目６）
前記電子デバイスが、さらにメモリを備え、
該電子デバイスが、該メモリに対するデータ書き込み動作を実行するように構成されており、該データ書き込み動作は、前記第一のクロックに同期され、
該電子デバイスが、該メモリに対するデータ読み取り動作を実行するように構成されており、該データ読み取り動作は、前記第二のクロックに同期される、
項目１に記載の電子デバイス。
（項目７）
前記第一の回路構成が、さらに、前記第三の回路構成へとデータを送信するように構成されている、項目１に記載の電子デバイス。
（項目８）
前記電子デバイスが、前記第一の回路構成および前記第三の回路構成に電子的に結合されるデータバスをさらに備え、該データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、
該第一の回路構成が、さらに、該データバスを介して該第三の回路構成へと前記データを送信するように構成されており、
該電子デバイスが、第一のラッチを含む１つまたは複数のラッチをさらに備え、該第一のラッチは、該第一のワイヤを介して該データを受信するように構成されており、該第一のラッチは、前記第一のクロックに基づいて決められる第三のクロックと同期するように構成されており、
該第一のクロックに基づいて該第三のクロックを決めることは、
複数のクロック候補を生成することであって、該複数のクロック候補のうちの各クロック候補は、該第一のクロックの前記周波数で動作するように構成されており、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、
該複数のクロック候補から該第三のクロックを選ぶことと
を備え、
該第三のクロックが、該データを送信する該第一の回路構成と、該データを受信する該第一のラッチとの間のレイテンシに基づいて該複数のクロック候補から選ばれる、
項目７に記載の電子デバイス。
（項目９）
前記１つまたは複数のラッチのうちの各ラッチが、前記１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、該それぞれのワイヤを介して前記データを受信するように構成されており、
該１つまたは複数のラッチのうちの各ラッチが、前記複数のクロック候補から選ばれるそれぞれのクロックと同期するように構成されており、
それぞれのクロックが、該データを送信する前記第一の回路構成と、該データを受信するそのそれぞれのクロックのラッチとの間のレイテンシに基づいて該複数のクロック候補から選ばれる、
項目８に記載の電子デバイス。
（項目１０）
第一の回路構成、第二の回路構成および第三の回路構成を備える電子デバイスにおいて、
該第一の回路構成をある周波数で動作する第一のクロックと同期させることと、
該第一のクロックに基づいて第二のクロックを決めることであって、該第二のクロックは、該第一のクロックの該周波数で動作し、さらに、該第一のクロックに対する位相シフトを伴って動作する、ことと、
該第三の回路構成を該第二のクロックと同期させることと
を備える、方法。
（項目１１）
前記第二のクロックを決めることが、
複数のクロック候補を生成することであって、該複数のクロック候補のうちの各クロック候補は、前記第一のクロックの前記周波数で動作し、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作する、ことと、
該複数のクロック候補から該第二のクロックを選ぶことと
を備える、項目１０に記載の方法。
（項目１２）
前記第二のクロックが、前記複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる、項目１１に記載の方法。
（項目１３）
前記第二のクロックが、前記電子デバイスのトランジスタ共振を減らすように選ばれる、項目１１に記載の方法。
（項目１４）
前記第一の回路構成が、ＡＳＩＣの第一の機能ブロックに対応し、前記第二の回路構成が、ディレイロックループを備え、前記第三の回路構成が、該ＡＳＩＣの第二の機能ブロックに対応する、項目１０に記載の方法。
（項目１５）
前記第一のクロックの遷移に従って前記電子デバイスのメモリに対するデータ書き込み動作を実行することと、
前記第二のクロックの遷移に従って、該メモリに対するデータ読み取り動作を実行することと
をさらに備える、項目１０に記載の方法。
（項目１６）
前記第一の回路構成から前記第三の回路構成へとデータを送信することをさらに備える、項目１０に記載の方法。
（項目１７）
データを送信する方法であって、該方法は、
第一の回路構成をある周波数で動作する第一のクロックと同期させることであって、該第一のクロックは、第一のクロックドメインに関連付けられる、ことと、
該第一のクロックに基づいて第二のクロックを決めることであって、該第二のクロックは、該第一のクロックの該周波数で動作し、さらに、該第一のクロックに対する位相シフトを伴って動作し、該第二のクロックは、第二のクロックドメインに関連付けられる、ことと、
第二の回路構成を該第二のクロックと同期させることであって、該第二の回路構成は、データバスに電子的に結合される１つまたは複数のラッチを介して該第一の回路構成からデータを受信するように構成されており、該データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、該１つまたは複数のラッチは、該第一のワイヤを介して該データを受信するように構成された第一のラッチを含む、ことと、
複数のクロック候補を生成することであって、該複数のクロック候補のうちの各クロック候補は、該第一のクロックの該周波数で動作するように構成されており、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、
該第一のラッチを該複数のクロック候補から選ばれる第三のクロックと同期させることと、
該データバスおよび該第一のラッチを介して該第一の回路構成から該第二の回路構成へと該データを送信することと
を備える、方法。
（項目１８）
前記第三のクロックが、前記データを送信する前記第一の回路構成と、該データを受信する前記第一のラッチとの間のレイテンシに基づいて前記複数のクロック候補から選ばれる、項目１７に記載の方法。
（項目１９）
前記１つまたは複数のラッチのうちの各ラッチが、前記１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、該それぞれのワイヤを介して前記データを受信するように構成されており、
前記方法が、
前記１つまたは複数のラッチのうちの各ラッチに対して、該ラッチと該データを送信する前記第一の回路構成との間のレイテンシに基づいて前記複数のクロック候補からそれぞれのクロックを選ぶことと、該ラッチをそのそれぞれのクロックに同期させることと
をさらに備える、項目１８に記載の方法。

Claims (17)

1. 電子デバイスであって、
   第一のクロックと同期するように構成された第一の回路構成であって、前記第一のクロックは、ある周波数で動作するように構成されている、第一の回路構成と、
   前記第一のクロックに基づいて第二のクロックおよび第三のクロックを生成するように構成された第二の回路構成であって、前記第二のクロックは、前記第一のクロックの前記周波数で動作するように構成されており、前記第一のクロックに対する第一の位相シフトを伴って動作するようにさらに構成されており、前記第三のクロックは、前記第一のクロックの前記周波数で動作するように構成されており、前記第一のクロックに対する第二の位相シフトを伴って動作するようにさらに構成されており、前記第二のクロックおよび前記第三のクロックは、複数のクロック候補から選ばれ、前記複数のクロック候補は、前記第一のクロックに対する複数の位相シフトと関連付けられる、第二の回路構成と、
   前記第二のクロックと同期するように構成された第三の回路構成と、
   前記第一の回路構成と前記第三の回路構成との間に電子的に結合されるデータバスであって、前記第一の回路構成は、前記データバスを介して前記第三の回路構成にデータを送信するようにさらに構成されている、データバスと、
   前記データを受信し、前記第三のクロックと同期するように構成された第一のラッチであって、前記第三のクロックは、前記第一の回路構成と前記第一のラッチとの間のレイテンシに基づいて、前記複数のクロック候補から選ばれる、第一のラッチと
   を備える、電子デバイス。
2. 前記複数のクロック候補のうちの各クロック候補は、前記第一のクロックの前記周波数で動作するように構成されている、請求項１に記載の電子デバイス。
3. 前記第二のクロックは、前記複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる、請求項１に記載の電子デバイス。
4. 前記第二のクロックは、前記電子デバイスのトランジスタ共振を減らすように選ばれる、請求項１に記載の電子デバイス。
5. 前記電子デバイスは、ＡＳＩＣであり、前記第一の回路構成は、前記ＡＳＩＣの第一の機能ブロックに対応し、前記第二の回路構成は、ディレイロックループを備え、前記第三の回路構成は、前記ＡＳＩＣの第二の機能ブロックに対応する、請求項１に記載の電子デバイス。
6. 前記電子デバイスは、メモリをさらに備え、
   前記電子デバイスは、前記メモリに対するデータ書き込み動作を実行するように構成されており、前記データ書き込み動作は、前記第一のクロックに同期され、
   前記電子デバイスは、前記メモリに対するデータ読み取り動作を実行するようにさらに構成されており、前記データ読み取り動作は、前記第二のクロックに同期される、請求項１に記載の電子デバイス。
7. 前記データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、前記第一のラッチは、前記第一のワイヤを介して前記データを受信するように構成されている、請求項１に記載の電子デバイス。
8. 前記電子デバイスは、１つまたは複数のラッチを備え、前記１つまたは複数のラッチは、前記第一のラッチを含み、
   前記１つまたは複数のラッチのうちの各ラッチは、前記１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、前記それぞれのワイヤを介して前記データを受信するように構成されており、
   前記１つまたは複数のラッチのうちの各ラッチは、前記複数のクロック候補から選ばれるそれぞれのクロックと同期するように構成されており、
   各それぞれのクロックは、前記データを送信する前記第一の回路構成と、前記データを受信するそのそれぞれのラッチとの間のレイテンシに基づいて、前記複数のクロック候補から選ばれる、請求項７に記載の電子デバイス。
9. 方法であって、前記方法は、第一の回路構成と第二の回路構成と第三の回路構成とデータバスと第一のラッチとを備える電子デバイスにおいて、
   前記第一の回路構成を、ある周波数で動作する第一のクロックと同期させることと、
   前記第一のクロックに基づいて第二のクロックおよび第三のクロックを生成することと、
   複数のクロック候補から前記第二のクロックおよび前記第三のクロックを選ぶことであって、前記第二のクロックは、前記第一のクロックの前記周波数で動作し、前記第一のクロックに対する第一の位相シフトを伴ってさらに動作し、前記第三のクロックは、前記第一のクロックの前記周波数で動作し、前記第一のクロックに対する第二の位相シフトを伴ってさらに動作し、前記複数のクロック候補は、前記第一のクロックに対する複数の位相シフトと関連付けられる、ことと、
   前記第三の回路構成を前記第二のクロックと同期させることと、
   前記第一の回路構成から前記第三の回路構成に前記データバスを介してデータを送信することと、
   前記第一のラッチを前記第三のクロックと同期させることであって、前記第三のクロックは、前記第一の回路構成と前記第一のラッチとの間のレイテンシに基づいて、前記複数のクロック候補から選ばれる、ことと、
   前記第一のラッチを介して前記データを受信することと
   を含む、方法。
10. 前記複数のクロック候補のうちの各クロック候補は、前記第一のクロックの前記周波数で動作する、請求項９に記載の方法。
11. 前記第二のクロックは、前記複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる、請求項９に記載の方法。
12. 前記第二のクロックは、前記電子デバイスのトランジスタ共振を減らすように選ばれる、請求項９に記載の方法。
13. 前記第一の回路構成は、ＡＳＩＣの第一の機能ブロックに対応し、前記第二の回路構成は、ディレイロックループを備え、前記第三の回路構成は、前記ＡＳＩＣの第二の機能ブロックに対応する、請求項９に記載の方法。
14. 前記第一のクロックの遷移に従って、前記電子デバイスのメモリに対するデータ書き込み動作を実行することと、
    前記第二のクロックの遷移に従って、前記メモリに対するデータ読み取り動作を実行することと
    をさらに含む、請求項９に記載の方法。
15. データを送信する方法であって、前記方法は、
    第一の回路構成を、ある周波数で動作する第一のクロックと同期させることであって、前記第一のクロックは、第一のクロックドメインに関連付けられる、ことと、
    前記第一のクロックに基づいて第二のクロックを生成することであって、前記第二のクロックは、前記第一のクロックの前記周波数で動作し、前記第一のクロックに対する位相シフトを伴ってさらに動作し、前記第二のクロックは、第二のクロックドメインに関連付けられる、ことと、
    第二の回路構成を前記第二のクロックと同期させることであって、前記第二の回路構成は、データバスに電子的に結合される１つまたは複数のラッチを介して前記第一の回路構成からデータを受信するように構成されており、前記データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、前記１つまたは複数のラッチは、前記第一のワイヤを介して前記データを受信するように構成された第一のラッチを含む、ことと、
    複数のクロック候補を生成することであって、前記複数のクロック候補のうちの各クロック候補は、前記第一のクロックの前記周波数で動作するように構成されており、前記第一のクロックに対するそれぞれの位相シフトを伴って動作するようにさらに構成されている、ことと、
    前記第一のラッチを、前記複数のクロック候補から選ばれる第三のクロックと同期させることと、
    前記データバスおよび前記第一のラッチを介して前記第一の回路構成から前記第二の回路構成に前記データを送信することと
    を含む、方法。
16. 前記第三のクロックは、前記データを送信する前記第一の回路構成と、前記データを受信する前記第一のラッチとの間のレイテンシに基づいて、前記複数のクロック候補から選ばれる、請求項１５に記載の方法。
17. 前記１つまたは複数のラッチのうちの各ラッチは、前記１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、前記それぞれのワイヤを介して前記データを受信するように構成されており、
    前記方法は、
    前記１つまたは複数のラッチのうちの各ラッチに対して、前記ラッチと前記データを送信する前記第一の回路構成との間のレイテンシに基づいて前記複数のクロック候補からそれぞれのクロックを選ぶことと、前記ラッチをそのそれぞれのクロックに同期させることと
    をさらに含む、請求項１６に記載の方法。