JP2020036203A - 位相同期回路 - Google Patents
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Abstract
Description
このため、ループフィルタを含めてPLL回路の構造が複雑になるばかりか、PLL回路の動作制御が複雑になるので、改善の余地があった。
以下、図1〜図5を用いて、本発明の第1実施の形態に係る位相同期回路について説明する。なお、図面に記載される記号であって、図面ではアンダーバーが付されていても、実施の形態の説明ではアンダーバーの記載は省略されている。
図1に示されるように、本実施の形態に係る位相同期回路(PLL回路)1は、位相比較器(PFD)2と、ループフィルタ(LF)3と、電圧制御発振器(VCO)4と、制御ロジック回路(Control Logic)5とを含んで構成されている。
ここで、スイッチング素子301にはpチャネル導電型の絶縁ゲート電界効果トランジスタ(IGFET:Insulated Gate Field Effect Transistor )が使用されている。スイッチング素子302にはnチャネル導電型のIGFETが使用されている。なお、IGFETはMOSFET(Metal Oxide Semiconductor FET)、MISFET(Metal Insulator Semiconductor FET)の双方を含む意味において使用されている。
スイッチング素子301の一方の主電極(ソース電極)が電源Vccに接続され、他方の主電極(ドレイン電極)がスイッチング素子302の一方の主電極(ドレイン電極)に接続されている。スイッチング素子301の制御電極(ゲート電極)には位相比較器2から出力される制御信号Sig allonが入力される。一方、スイッチング素子302の他方の主電極(ソース電極)は基準電源Vssに接続され、制御電極には位相比較器2から出力される制御信号Sig vcoが入力される。
抵抗31の一端はスイッチング素子301の他方の主電極及びスイッチング素子302の一方の主電極に接続され、抵抗31の他端は電圧制御発振器4の入力に接続されている。容量32の一方の電極は抵抗31の他端と電圧制御発振器4の入力との中間に接続され、容量32の他方の電極は基準電源Vssに接続されている。ここで、容量32の一方の電極と抵抗31の他端との中間接続部はループフィルタ3の出力(ノード)Vbとされている。
また、制御ロジック回路5は、制御信号Sig logicを用い、使用するカウンタ51又はカウンタ52が選択される。制御信号Sig logicは制御信号Sig allon及び制御信号Sig selが含まれている。
詳しく説明すると、論理ゲート501の一方の入力端子には制御信号Sig selが入力され、他方の入力端子には制御信号Sig allonが入力される。論理ゲート501の出力端子は論理ゲート505の他方の入力端子に接続されている。
論理ゲート502の一方の入力端子には制御信号Sig allonが入力され、他方の入力端子には制御信号Sig selが入力される。論理ゲート502の出力端子は論理ゲート506の他方の入力端子に接続されている。
論理ゲート503の一方の入力端子には制御信号Sig selが入力され、他方の入力端子にはデータラッチ回路56の出力端子が接続されている。論理ゲート503の出力端子はカウンタ51の入力端子に接続されている。
論理ゲート504の一方の入力端子には制御信号Sig selが入力され、他方の入力端子にはデータラッチ回路56の出力端子が接続されている。論理ゲート504の出力端子はカウンタ52の入力端子に接続されている。
論理ゲート505の一方の入力端子は、電圧制御発振器4の出力端子に接続され、電圧制御発振器4から出力されるVCO出力信号Ckoutを入力する。論理ゲート505の出力端子はカウンタ51の入力端子に接続されている。
論理ゲート506の一方の入力端子は、論理ゲート505と同様に、電圧制御発振器4の出力端子に接続され、電圧制御発振器4から出力されるVCO出力信号Ckoutを入力する。論理ゲート506の出力端子はカウンタ52の入力端子に接続されている。
一方、カウンタ52の入力端子は論理ゲート504、論理ゲート506のそれぞれの出力端子に接続されている。カウンタ52の出力端子はコンパレータ54の入力端子に接続されている。
コンパレータ54の一方の入力端子はカウンタ52の出力端子に接続され、他方の入力端子には、コンパレータ53と同様に、逓倍率制御信号Mp<x:0>が入力される。コンパレータ53の出力端子はマルチプレクサ55の他方の入力端子に接続されている。
本実施の形態に係る位相同期回路1の回路動作は、図3及び図4に示す通りである。
まず最初に、位相同期回路1の回路動作が開始されると、位相同期回路1は、リファレンスクロック入力信号Ckin又はVCO出力信号Ckoutが立ち上がるまで待機する。
また、リファレンスクロック入力信号Ckinが立ち上がる前に制御信号Sig vcoが「1」に立ち上がった場合、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「0」にリセットされ、処理が完了する。
ステップS104においてカウンタ51にカウントされたカウント値は、逓倍率制御信号Mp<x:0>に対して比較される(S105)。カウント値が逓倍率制御信号Mp<x:0>よりも低いとき、ステップS101へ戻る。一方、カウント値が逓倍率制御信号Mp<x:0>と等しくなったとき及びそれ以上のとき、フィードバック信号Sig ckoutが立ち上がり、更に制御信号Sig selにより選択されたカウンタ51がリセットされる(S106)。
リセット後、制御信号Sig ckout は「0」に立ち下がる(S112)。
また、ステップS109においてカウンタ52にカウントされたカウント値は、逓倍率制御信号Mp<x:0>に対して比較される(S110)。ステップS105と同様に、カウント値が逓倍率制御信号Mp<x:0>よりも低いとき、ステップS101へ戻る。一方、カウント値が逓倍率制御信号Mp<x:0>と等しくなったとき及びそれ以上のとき、フィードバック信号Sig ckoutが立ち上がり、更に制御信号Sig selにより選択されたカウンタ52がリセットされる(S111)。
リセット後、制御信号Sig ckout は「0」に立ち下がる(S112)。
制御信号Sig allonが「0」のとき、制御信号Sig vcoが「1」に立ち上がり、図1に示されるループフィルタ3において、チャージポンプ30がディスチャージ状態とされ(S13)、出力Vbが下降する。つまり、ループフィルタ3では、チャージポンプ30のスイッチング素子302がオン状態となり、容量32から抵抗31を通してディスチャージされることにより、出力Vb(のノード電圧)を下降させることができる。
そして、ステップS11に戻り、制御信号Sig allonが「1」になると、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「0」にリセットされる(S6)。これにより、処理が完了する。
リセット後、フィードバック信号Sig ckout は「0」に立ち下がる(S112)。これにより、制御信号Sig_selにより非選択とされたカウンタ51において、リファレンスクロック入力信号Ckinが立ち上がってからフィードバック信号Sig_ckoutが立ち上がるまでの期間(カウント値)を保持させることができる。
そして、図3に示されるフローチャートのステップS6において、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「0」にリセットされる。これにより、処理が完了する。
また、このような位相ずれはVCO出力信号Ckoutの周波数を遅くすることにより補正され、この補正は図5(B)に示される次の1周期Tf〜2周期Tfの期間に反映される。
図5(A)に戻って、フィードバック信号Sig ckoutが立ち上がってからある一定時間の経過後にリファレンスクロック入力信号Ckinが立ち上がる(c)。このとき、位相θin及び位相θoutの双方が0度になる。ここで、フィードバック信号Sig ckoutが立ち上がってからリファレンスクロック入力信号Ckinが立ち上がるまでの間、位相θoutが進まない(d)。
本実施の形態に係る位相同期回路1では、フィードバック信号Sig ckoutがリファレンスクロック入力信号Ckinよりも先に立ち上がると、電圧制御発振器4が無効(Disable)状態となる。このため、位相θoutは0度に固定される。但し、電圧制御発振器4が無効状態とされるので、電圧制御発振器4からVCO出力信号Ckout は出力されず、電圧制御発振器4は待機状態(又は停止状態)とされる。
このような位相ずれはVCO出力信号Ckoutの周波数を速くすることにより補正され、この補正は図5(C)に示される次の2周期Tf〜3周期Tfの期間に反映される。
図5(B)に戻って、リファレンスクロック入力信号Ckinが立ち上がってからある一定時間の経過後にフィードバック信号Sig ckoutが立ち上がる(c)。このときは、位相θinは45度になり、位相θoutは0度になる。この位相ずれは次の2周期Tf〜3周期Tfの期間に引き継がれる。
ここで、リファレンスクロック入力信号Ckinがフィードバック信号Sig ckoutよりも先に立ち上がると、次の2周期Tf〜3周期Tfの期間において使用されるカウンタ51又はカウンタ52にVCO出力信号Ckoutとリファレンスクロック入力信号Ckinとの立ち上がり時間差(位相差)が保持される(d)。つまり、次の2周期Tf〜3周期Tfの期間の位相θoutは、ほぼ45度のオフセットを持った状態において開始される。オフセットの精度は逓倍率mに依存し、オフセットは(45〜45+360/m)度の間において変動する。
また、このような位相ずれはVCO出力信号Ckoutの周波数を遅くすることにより補正され、この補正は図5(D)に示される次の3周期Tf〜4周期Tfの期間に反映される。
図5(C)に戻って、フィードバック信号Sig ckoutが立ち上がってからある一定時間の経過後にリファレンスクロック入力信号Ckinが立ち上がる(c)。このときは、位相θin及び位相θoutの双方が0度になる。
そして、リファレンスクロック入力信号Ckinが立ち上がってから即座にフィードバック信号Sig ckoutが立ち上がる(c)。この状態の電圧制御発振器4の周波数は、逓倍率制御信号Mp<x:0>により規定される逓倍率を乗算した値となる(d)。
以上の説明は、位相にロックが掛かるまでの回路動作の一例である。
本実施の形態に係る位相同期回路1は、図1及び図2に示されるように、制御ロジック回路5を備える。制御ロジック回路5は、カウンタ51及びカウンタ52と、論理ゲート501〜506等のロジック部を含んで構成され、電圧制御発振器4の動作を一時的に無効状態として位相を合わせる。
このため、位相がデジタル制御により補償されるので、従前の位相補償用ループフィルタを廃止して、電圧制御発振器4の周波数を安定させる、抵抗31及び容量32を主体とするRCフィルタによる簡素な構造のループフィルタ3を使用することができる。このループフィルタ3はチャージ及びディスチャージによる簡素な回路動作によって、位相同期回路1に位相ロックを掛けることができる。
従って、回路構造を簡素化し、更に回路動作の制御を簡素化することができる位相同期回路1を提供することができる。しかも、位相同期回路1では、アクティブ状態でも逓倍率を柔軟に変更することができる。
次に、図6〜図8を用いて、本発明の第2実施の形態に係る位相同期回路1について説明する。なお、本実施の形態において、前述の第1実施の形態に係る位相同期回路1の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一符号を付し、その説明は重複するので省略する。
図6に示されるように、本実施の形態に係る位相同期回路1は、第1実施の形態に係る位相同期回路1のループフィルタ3及び電圧制御発振器4に代えて、デジタル電圧制御発振器(DVCO:Digital VCO)6及びその制御回路を備えている。
本実施の形態に係る位相同期回路1の回路動作は、第1実施の形態に係る位相同期回路1の回路動作に対して、デジタル電圧制御発振器6から出力されるVCO出力信号Ckoutの周波数の制御方法に違いを持っている。つまり、図1に示される第1実施の形態に係る位相同期回路1では、ループフィルタ3において出力Vbを制御することにより、VCO出力信号Ckoutの周波数が制御される。これに対して、本実施の形態に係る位相同期回路1では、アップダウンカウンタ7においてコード値Vco<y:0>を制御することにより、デジタル電圧制御発振器6のVCO出力信号Ckoutの周波数が制御される。
また、制御信号Sig repは、リファレンスクロック入力信号Ckin又はフィードバック信号Sig ckoutのどちらか一方が立ち上がると「1」となり、レプリカ回路8が有効(Enable)とされる(S22又はS25)。
この出力信号Ckrepの立ち下がり(S202)により、アップダウンカウンタ7のカウント値が「+1」又は「−1」とされる。アップダウンカウンタ7において、カウンタ値が「+1」とされるとき、制御信号Sig allonが「1」の状態である(S205及びS206)。また、アップダウンカウンタ7において、カウント値が「−1」とされるとき、制御信号Sig vcoが「1」の状態である(S203及びS204)。
最終的には、デジタル電圧制御発振器6及びレプリカ回路8の周波数は、リファレンスクロック入力信号Ckinに逓倍率制御信号Mp<x:0>により規定される逓倍率が乗算された値に制御される。
本実施の形態に係る位相同期回路1では、図6に示されるように、デジタル電圧制御発振器6とその制御回路とを備え、アナログ回路ブロックを含まないオールデジタル回路ブロックにより構築することができる。このため、ループフィルタの構築に必要とされる受動素子である抵抗や容量を削減することができ、位相同期回路1の回路構造をより一層簡素化することができる。
しかも、位相同期回路1では、アクティブ状態でも逓倍率を柔軟に変更することができる。
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能である。
Claims (5)
- リファレンスクロック入力信号とフィードバック信号との位相差を検出する位相比較器と、
前記位相差に基づいて発振器制御信号を生成する発振器制御手段と、
前記発振器制御信号に基づいて出力信号の周波数を制御する電圧制御発振器と、
前記出力信号に同期して動作するカウンタを有し、当該カウンタのカウント値が逓倍率制御信号と等しくなったときに前記フィードバック信号を出力する制御ロジック回路と、
を備えた位相同期回路。 - 前記制御ロジック回路は、
前記電圧制御発振器の動作を待機状態として、前記リファレンスクロック入力信号の位相と前記フィードバック信号の位相とを合わせる制御を行う
請求項1に記載の位相同期回路。 - 前記カウンタは第1カウンタ及び第2カウンタを備え、
前記制御ロジック回路は、
前記出力信号と制御信号とに基づいて前記第1カウンタ、前記第2カウンタのいずれかを選択する論理ゲートと、
前記リファレンスクロック入力信号又はフィードバック信号をカウントする前記第1カウンタ及び前記第2カウンタと、
前記第1カウンタ又は前記第2カウンタのカウント値と前記逓倍率制御信号とを比較する第1コンパレータ及び第2コンパレータと、
前記第1コンパレータ、前記第2コンパレータのいずれかの比較結果を選択するマルチプレクサと、
当該マルチプレクサの比較結果と前記出力信号とに基づいて前記フィードバック信号を出力するデータラッチ回路と、
を含んで構成される請求項1又は請求項2に記載の位相同期回路。 - 前記発振器制御手段は、
抵抗及び容量を含んで構成され、前記抵抗と前記容量との中間の接続部に前記発振器制御信号としての出力を有する時定数回路と、
前記容量へのチャージ又は前記容量からのディスチャージが可能とされるチャージポンプと、
を有するループフィルタにより構成されている
請求項1〜請求項3のいずれか1項に記載の位相同期回路。 - 前記発振器制御手段は、
前記位相差に基づいて前記電圧制御発振器へコード値を前記発振器制御信号として出力するアップダウンカウンタを含んで構成され、
前記電圧制御発振器は、
デジタル電圧制御発振器を含んで構成されている
請求項1〜請求項3のいずれか1項に記載の位相同期回路。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715536A (en) * | 1980-07-02 | 1982-01-26 | Nec Corp | Rectangular wave output circuit |
JPH09116426A (ja) * | 1995-10-17 | 1997-05-02 | Sony Corp | ディジタルpll回路 |
JPH09298531A (ja) * | 1996-05-01 | 1997-11-18 | Oki Tec:Kk | 位相同期回路 |
JPH10308667A (ja) * | 1997-05-02 | 1998-11-17 | Nec Corp | Pll周波数シンセサイザ |
JPH11103249A (ja) * | 1997-09-26 | 1999-04-13 | Nec Corp | Pll回路のデッドロック防止回路及びその方法 |
JP2000165237A (ja) * | 1998-11-27 | 2000-06-16 | Sanyo Electric Co Ltd | プログラマブルディバイダ |
-
2018
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715536A (en) * | 1980-07-02 | 1982-01-26 | Nec Corp | Rectangular wave output circuit |
JPH09116426A (ja) * | 1995-10-17 | 1997-05-02 | Sony Corp | ディジタルpll回路 |
JPH09298531A (ja) * | 1996-05-01 | 1997-11-18 | Oki Tec:Kk | 位相同期回路 |
JPH10308667A (ja) * | 1997-05-02 | 1998-11-17 | Nec Corp | Pll周波数シンセサイザ |
JPH11103249A (ja) * | 1997-09-26 | 1999-04-13 | Nec Corp | Pll回路のデッドロック防止回路及びその方法 |
JP2000165237A (ja) * | 1998-11-27 | 2000-06-16 | Sanyo Electric Co Ltd | プログラマブルディバイダ |
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