JPH0730417A - 位相同期ループ周波数合成に於ける低雑音化の方法 - Google Patents
位相同期ループ周波数合成に於ける低雑音化の方法Info
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- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Abstract
(57)【要約】
【目的】 本発明は通信分野での位相同期ループ周波数
合成における低雑音化の方法に関し、周波数整定時間の
低減と雑音の低減をすることを主たる目的とする。 【構成】 第一および第二レジスタへ接続された第一お
よび第二計数手段10,14を含む位相同期ループ回路が開
示される。第一レジスタ18は数Ｍを第二レジスタ20は数
Ｎを記憶する。第一計数手段は基準信号FrefのＭサイク
ルに応答してF1出力信号を出力し、第二計数手段は出力
信号FoutのＮサイクルに応答してF2出力信号を出力す
る。F1,F2,Fref,Fout 信号は、位相検出器30へ接続さ
れ、FrefとFoutの位相が比較される。位相検出回路の出
力信号は位相検出回路出力信号に比例したFout信号を発
生する電圧制御発振器12に接続される。Fout信号は位相
同期ループ回路が整定するまで第二レジスタへフィード
バックされる。
合成における低雑音化の方法に関し、周波数整定時間の
低減と雑音の低減をすることを主たる目的とする。 【構成】 第一および第二レジスタへ接続された第一お
よび第二計数手段10,14を含む位相同期ループ回路が開
示される。第一レジスタ18は数Ｍを第二レジスタ20は数
Ｎを記憶する。第一計数手段は基準信号FrefのＭサイク
ルに応答してF1出力信号を出力し、第二計数手段は出力
信号FoutのＮサイクルに応答してF2出力信号を出力す
る。F1,F2,Fref,Fout 信号は、位相検出器30へ接続さ
れ、FrefとFoutの位相が比較される。位相検出回路の出
力信号は位相検出回路出力信号に比例したFout信号を発
生する電圧制御発振器12に接続される。Fout信号は位相
同期ループ回路が整定するまで第二レジスタへフィード
バックされる。
Description
【０００１】
【産業上の利用分野】本発明は、通信分野での位相同期
ループ周波数合成に関し、特に、低雑音の位相同期ルー
プ周波数合成回路に関する。
ループ周波数合成に関し、特に、低雑音の位相同期ルー
プ周波数合成回路に関する。
【０００２】
【従来の技術】位相同期ループ回路については、 "周波
数／位相ロック時間低減の位相同期ループ"("A PHASE L
OCKED LOOP WITH REDUCED FREQUENCY/PHASE LOCK TIM
E") と題するラビン（Ｒａｂｉｎ）による１９９０年１
２月１９日付け出願のヨーロッパ特許出願公開番号０，
４３５，５５２Ａ２が参考になる。この開示では、位相
同期ループ回路は、低減位相周波数ロック時間でプログ
ラマブル周波数出力信号が得られるとされている。位相
検出器は、第一の数により分周される基準周波数と、第
二の周波数により分周される出力信号の周波数との間の
位相差を検出する。第一および第二カウンタが、それぞ
れの周波数を分周するために第一および第二の数を受信
する。入力された数が、ロードされると、ロード信号
が、位相検出器をリセットし、各カウンタをロードさ
せ、従ってループのロック時間を低減する。
数／位相ロック時間低減の位相同期ループ"("A PHASE L
OCKED LOOP WITH REDUCED FREQUENCY/PHASE LOCK TIM
E") と題するラビン（Ｒａｂｉｎ）による１９９０年１
２月１９日付け出願のヨーロッパ特許出願公開番号０，
４３５，５５２Ａ２が参考になる。この開示では、位相
同期ループ回路は、低減位相周波数ロック時間でプログ
ラマブル周波数出力信号が得られるとされている。位相
検出器は、第一の数により分周される基準周波数と、第
二の周波数により分周される出力信号の周波数との間の
位相差を検出する。第一および第二カウンタが、それぞ
れの周波数を分周するために第一および第二の数を受信
する。入力された数が、ロードされると、ロード信号
が、位相検出器をリセットし、各カウンタをロードさ
せ、従ってループのロック時間を低減する。
【０００３】位相同期ループ（ＰＬＬ）は、通信分野で
広く利用されている。ＰＬＬの利用例の一つは、多重チ
ャンネル通信システム用タイマーのプログラマブル周波
数出力信号を発生するための周波数合成である。ＰＬＬ
周波数合成を使用して、中間にある周波数を経由しない
で、一つのチャンネルから他のチャンネルへダイナミッ
クに移動することが可能となる。位相同期ループ回路
は、回路の出力信号と基準信号の位相差を測定するため
の位相検出器を含んでいて、位相検出器の差出力信号に
応答して出力信号を調整する。位相同期ループは、高性
能のチャンネル切り替え能力が要求されるデジタルセル
ラー自動車電話システムで利用されている。
広く利用されている。ＰＬＬの利用例の一つは、多重チ
ャンネル通信システム用タイマーのプログラマブル周波
数出力信号を発生するための周波数合成である。ＰＬＬ
周波数合成を使用して、中間にある周波数を経由しない
で、一つのチャンネルから他のチャンネルへダイナミッ
クに移動することが可能となる。位相同期ループ回路
は、回路の出力信号と基準信号の位相差を測定するため
の位相検出器を含んでいて、位相検出器の差出力信号に
応答して出力信号を調整する。位相同期ループは、高性
能のチャンネル切り替え能力が要求されるデジタルセル
ラー自動車電話システムで利用されている。
【０００４】従来の単一ループ周波数合成回路は、分周
器を用いていて、基準周波数が、第一の数により分周さ
れ、出力信号の周波数が第二の数により分周される。即
ち、基準周波数Ｆｒｅｆは、第一の数Ｍにより分周さ
れ、出力信号の周波数Ｆｖｃｏは、第二の数Ｎにより分
周される。
器を用いていて、基準周波数が、第一の数により分周さ
れ、出力信号の周波数が第二の数により分周される。即
ち、基準周波数Ｆｒｅｆは、第一の数Ｍにより分周さ
れ、出力信号の周波数Ｆｖｃｏは、第二の数Ｎにより分
周される。
【０００５】Ｆｒｅｆ／ＭおよびＦｖｃｏ／Ｎは、位相
検出器への入力として印加され、位相検出器の出力は、
フィルタにかけられ、電圧制御発振器への入力制御信号
として使用され、電圧制御発振器は、単一ループ出力信
号Ｆｖｃｏを出力する。
検出器への入力として印加され、位相検出器の出力は、
フィルタにかけられ、電圧制御発振器への入力制御信号
として使用され、電圧制御発振器は、単一ループ出力信
号Ｆｖｃｏを出力する。
【０００６】ループが、整定すると、位相検出器の二つ
の入力は、Ｆｖｃｏ＝Ｆｒｅｆ（Ｎ／Ｍ）またはＦｒｅ
ｆ／Ｍ＝Ｆｖｃｏ／Ｎとなる。
の入力は、Ｆｖｃｏ＝Ｆｒｅｆ（Ｎ／Ｍ）またはＦｒｅ
ｆ／Ｍ＝Ｆｖｃｏ／Ｎとなる。
【０００７】
【発明が解決しようとする課題】最近のデジタルセルラ
ー自動車電話システムの技術は、周波数合成の整定時間
の短時間化を含む高チャンネル切り替え性能を要求す
る。整定時間は、ループフィルタのバンド幅を広くする
ことで、短時間化されるが、ループフィルタのバンド幅
の広帯域化は、電圧制御発振器入力の雑音バンド幅の好
ましくない拡大をもたらし、また、電圧制御発振器出力
の雑音を増加させる。位相同期ループの雑音源は、電圧
制御発振器のトランジスタ、プログラマブルカウンタ、
位相検出器、ループフィルタの抵抗および基準周波数源
にある。
ー自動車電話システムの技術は、周波数合成の整定時間
の短時間化を含む高チャンネル切り替え性能を要求す
る。整定時間は、ループフィルタのバンド幅を広くする
ことで、短時間化されるが、ループフィルタのバンド幅
の広帯域化は、電圧制御発振器入力の雑音バンド幅の好
ましくない拡大をもたらし、また、電圧制御発振器出力
の雑音を増加させる。位相同期ループの雑音源は、電圧
制御発振器のトランジスタ、プログラマブルカウンタ、
位相検出器、ループフィルタの抵抗および基準周波数源
にある。
【０００８】プログラマブルカウンタの雑音は、また、
位相ジッタとも呼ばれる。デジタル信号の位相ジッタ
は、信号の立ち上がりおよび立ち下がりの時間の変動で
ある。位相ジッタの原因は、システムのＭＯＳＦＥＴの
ゲートに於けるしきい電圧の変動による。各デジタルゲ
ートに於て、伝送信号へ位相ジッタが付加される。この
ようにして、位相ジッタを低減し、従って、切り替え性
能を改良する方法は、伝送信号路に於けるデジタルゲー
トの総数を低減することである。
位相ジッタとも呼ばれる。デジタル信号の位相ジッタ
は、信号の立ち上がりおよび立ち下がりの時間の変動で
ある。位相ジッタの原因は、システムのＭＯＳＦＥＴの
ゲートに於けるしきい電圧の変動による。各デジタルゲ
ートに於て、伝送信号へ位相ジッタが付加される。この
ようにして、位相ジッタを低減し、従って、切り替え性
能を改良する方法は、伝送信号路に於けるデジタルゲー
トの総数を低減することである。
【０００９】本発明の目的は、従って、改良された周波
数合成の位相同期ループシステムを提供することにあ
る。本発明の他の目的は、低減された周波数整定時間の
位相同期ループシステムを提供することにある。本発明
の目的は、更に、位相ジッタの少ない位相同期ループシ
ステムを提供することにある。本発明の目的は、更に、
高性能のチャンネル切り替えのための位相同期ループシ
ステムを提供することにある。
数合成の位相同期ループシステムを提供することにあ
る。本発明の他の目的は、低減された周波数整定時間の
位相同期ループシステムを提供することにある。本発明
の目的は、更に、位相ジッタの少ない位相同期ループシ
ステムを提供することにある。本発明の目的は、更に、
高性能のチャンネル切り替えのための位相同期ループシ
ステムを提供することにある。
【００１０】
【課題を解決するための手段および作用】図５に示す従
来のシステムでは、プログラマブルカウンタ１０および
１４は、それぞれ、基準信号源の周波数および電源制御
発振器の周波数の分周に使用され、位相検出器１６は、
これらカウンタの出力位相を比較するのに使用される。
来のシステムでは、プログラマブルカウンタ１０および
１４は、それぞれ、基準信号源の周波数および電源制御
発振器の周波数の分周に使用され、位相検出器１６は、
これらカウンタの出力位相を比較するのに使用される。
【００１１】図１で示される本発明では、基準周波数源
周波数および電源制御発振器周波数は、カウンタ１０お
よび１４に同様にそれぞれ印加され、更に、この両方
は、位相検出器３０に印加され、カウンタ１０および１
４の出力は、制御信号として使用される。位相ジッタ
は、カウンタが位相が比較される信号へいかなるジッタ
を加えることがないので、低減される。位相検出器３０
が比較する位相は、基準電圧の位相と電圧制御発振器の
位相であり、図５とは異なってカウンタの出力ではな
い。
周波数および電源制御発振器周波数は、カウンタ１０お
よび１４に同様にそれぞれ印加され、更に、この両方
は、位相検出器３０に印加され、カウンタ１０および１
４の出力は、制御信号として使用される。位相ジッタ
は、カウンタが位相が比較される信号へいかなるジッタ
を加えることがないので、低減される。位相検出器３０
が比較する位相は、基準電圧の位相と電圧制御発振器の
位相であり、図５とは異なってカウンタの出力ではな
い。
【００１２】図５に示されるのは、代表的な従来技術に
よる位相同期ループ回路であり、カウンタ１０、それに
接続されているＭレジスタ１８、カウンタ１４、それに
接続されているＮレジスタ２０を含む。カウンタ１０お
よび１４の出力は、位相検出器１６の入力として印加さ
れる。位相検出器１６からの出力信号は、フィルタ２２
を経て電圧制御発振器１２へ加えられる。電圧制御発振
器１２の出力信号は、即ち回路の出力信号は、カウンタ
１４へフィードバックされる。システムのリセット信号
は、入力端子２４にて、レジスタ１８，２０および位相
検出器１６へ印加される。図５の回路の目的は、基準信
号Ｆｒｅｆ（Ｎ／Ｍ）に等しい出力周波数信号Ｆｏｕｔ
を提供することにある。ここで、ＭおよびＮは、整数で
ある。こうして、Ｆｒｅｆ／Ｍは、Ｆｏｕｔ／Ｎに等し
く、Ｆｏｕｔは、Ｆｒｅｆ（Ｎ／Ｍ）に等しくなる。
よる位相同期ループ回路であり、カウンタ１０、それに
接続されているＭレジスタ１８、カウンタ１４、それに
接続されているＮレジスタ２０を含む。カウンタ１０お
よび１４の出力は、位相検出器１６の入力として印加さ
れる。位相検出器１６からの出力信号は、フィルタ２２
を経て電圧制御発振器１２へ加えられる。電圧制御発振
器１２の出力信号は、即ち回路の出力信号は、カウンタ
１４へフィードバックされる。システムのリセット信号
は、入力端子２４にて、レジスタ１８，２０および位相
検出器１６へ印加される。図５の回路の目的は、基準信
号Ｆｒｅｆ（Ｎ／Ｍ）に等しい出力周波数信号Ｆｏｕｔ
を提供することにある。ここで、ＭおよびＮは、整数で
ある。こうして、Ｆｒｅｆ／Ｍは、Ｆｏｕｔ／Ｎに等し
く、Ｆｏｕｔは、Ｆｒｅｆ（Ｎ／Ｍ）に等しくなる。
【００１３】回路の動作を説明すると、レジスタ１８か
らの数Ｍは、カウンタ１０に入力され、レジスタ２０か
らの数Ｎは、カウンタ１４に入力される。信号Ｆｒｅｆ
は、カウンタ１０へ入力され、Ｍのカウントに等しい数
のサイクルだけ、カウンタ１０は、Ｆｒｅｆを通過さ
せ、従って信号Ｆ１が、カウンタ１０の出力へ発生し、
この状態が第一状態である。即ち、ＦｒｅｆのＭ−１サ
イクルの期間は "ロウ"であり、他のときは、 "ハイ"
である。レジスタ１８よりカウンタ１０へ入力される
値、即ち、数Ｍは、カウンタ１０をＭから０まで減分
し、その期間Ｆｒｅｆの総数Ｍサイクルが、位相検出器
１６に対してＦ１信号として与えられる。
らの数Ｍは、カウンタ１０に入力され、レジスタ２０か
らの数Ｎは、カウンタ１４に入力される。信号Ｆｒｅｆ
は、カウンタ１０へ入力され、Ｍのカウントに等しい数
のサイクルだけ、カウンタ１０は、Ｆｒｅｆを通過さ
せ、従って信号Ｆ１が、カウンタ１０の出力へ発生し、
この状態が第一状態である。即ち、ＦｒｅｆのＭ−１サ
イクルの期間は "ロウ"であり、他のときは、 "ハイ"
である。レジスタ１８よりカウンタ１０へ入力される
値、即ち、数Ｍは、カウンタ１０をＭから０まで減分
し、その期間Ｆｒｅｆの総数Ｍサイクルが、位相検出器
１６に対してＦ１信号として与えられる。
【００１４】出力信号Ｆｏｕｔは、電圧制御発振器１２
からのＦｖｃｏ出力信号から得られる。Ｆｖｃｏ信号
は、カウンタ１４へ入力され、カウンタ１４は、Ｎから
０へ減分し、従って、ＦｖｃｏのＮサイクルが位相検出
器１６に対するＦ２信号として入力される。Ｆ２は、Ｆ
ｖｃｏのＮ−１サイクルの期間は "ロウ" であり、その
他は "ハイ" である第一状態にて得られる。Ｆｒｅｆ／
Ｍに等しいＦ１信号、およびＦｏｕｔ／Ｎに等しいＦ２
信号は、位相検出器１６に送られ、位相検出器１６は、
Ｆ１信号のエッジより前にＦ２信号エッジが立ち上がる
ときに、 "アップ信号" を出力し、Ｆ２信号エッジより
前のＦ１信号エッジが立ち上がるとき、 "ダウン信号"
を出力する。位相検出器１６からの "アップ信号" また
は "ダウン信号" は、ＦＥＴプッシュプル（チャージポ
ンプ）回路２６へ入力され、ＦＥＴプッシュプル回路２
６は、フィルタ２２を通じて電圧制御発振器１２へＰＤ
ｏｕｔ信号を入力する。電圧制御発振器１２からの出力
信号Ｆｖｃｏは、位相検出器１６およびＦＥＴ回路２６
よりのＰＤｏｕｔ信号に応答して増加または減少する。
増加（または減少）したＦｖｃｏ信号は、Ｆｏｕｔとし
てカウンタ１４へ送られ、回路は、Ｆｏｕｔ／ＮがＦｒ
ｅｆ／Ｍに等しく、ループが整定するまで、動作を続け
る。図５の回路に於ては、信号路に多数のゲートがあ
り、非同期の位相検出がなされ、従って望ましくない雑
音を発生する。
からのＦｖｃｏ出力信号から得られる。Ｆｖｃｏ信号
は、カウンタ１４へ入力され、カウンタ１４は、Ｎから
０へ減分し、従って、ＦｖｃｏのＮサイクルが位相検出
器１６に対するＦ２信号として入力される。Ｆ２は、Ｆ
ｖｃｏのＮ−１サイクルの期間は "ロウ" であり、その
他は "ハイ" である第一状態にて得られる。Ｆｒｅｆ／
Ｍに等しいＦ１信号、およびＦｏｕｔ／Ｎに等しいＦ２
信号は、位相検出器１６に送られ、位相検出器１６は、
Ｆ１信号のエッジより前にＦ２信号エッジが立ち上がる
ときに、 "アップ信号" を出力し、Ｆ２信号エッジより
前のＦ１信号エッジが立ち上がるとき、 "ダウン信号"
を出力する。位相検出器１６からの "アップ信号" また
は "ダウン信号" は、ＦＥＴプッシュプル（チャージポ
ンプ）回路２６へ入力され、ＦＥＴプッシュプル回路２
６は、フィルタ２２を通じて電圧制御発振器１２へＰＤ
ｏｕｔ信号を入力する。電圧制御発振器１２からの出力
信号Ｆｖｃｏは、位相検出器１６およびＦＥＴ回路２６
よりのＰＤｏｕｔ信号に応答して増加または減少する。
増加（または減少）したＦｖｃｏ信号は、Ｆｏｕｔとし
てカウンタ１４へ送られ、回路は、Ｆｏｕｔ／ＮがＦｒ
ｅｆ／Ｍに等しく、ループが整定するまで、動作を続け
る。図５の回路に於ては、信号路に多数のゲートがあ
り、非同期の位相検出がなされ、従って望ましくない雑
音を発生する。
【００１５】
【実施例】図１には、本発明の第一の実施例が示されて
いる。図１では、同様に、カウンタ１０，１４、レジス
タ１８，２０、フィルタ２２および電圧制御発振器１２
が使用されている。
いる。図１では、同様に、カウンタ１０，１４、レジス
タ１８，２０、フィルタ２２および電圧制御発振器１２
が使用されている。
【００１６】入力信号Ｆｒｅｆは、図５の位相検出器１
６とは異なる位相検出器３０に直接接続されている。電
圧制御発振器１２からのＦｏｕｔ信号は、また、カウン
タ１４からのＦ２信号およびリセット信号と共に位相検
出器３０に入力される。ＦｒｅｆのＭサイクルに等しい
Ｆ１信号と、ＦｏｕｔのＮサイクルに等しいＦ２信号
は、また、リード線３２で直接に位相検出器３０に接続
されるＦｒｅｆ信号とリード線３４で直接に位相検出器
３０へ接続されるＦｏｕｔと共に位相検出される。
６とは異なる位相検出器３０に直接接続されている。電
圧制御発振器１２からのＦｏｕｔ信号は、また、カウン
タ１４からのＦ２信号およびリセット信号と共に位相検
出器３０に入力される。ＦｒｅｆのＭサイクルに等しい
Ｆ１信号と、ＦｏｕｔのＮサイクルに等しいＦ２信号
は、また、リード線３２で直接に位相検出器３０に接続
されるＦｒｅｆ信号とリード線３４で直接に位相検出器
３０へ接続されるＦｏｕｔと共に位相検出される。
【００１７】入力Ｆ１，Ｆｒｅｆ，Ｆ２およびＦｏｕｔ
を受信して、位相検出器３０は、以下の動作をする。図
５では、Ｆ１およびＦ２は、カウンタからの出力信号で
あり、従って、システム位相ジッタを加えるカウンタ内
のゲートにより雑音の影響を受ける。
を受信して、位相検出器３０は、以下の動作をする。図
５では、Ｆ１およびＦ２は、カウンタからの出力信号で
あり、従って、システム位相ジッタを加えるカウンタ内
のゲートにより雑音の影響を受ける。
【００１８】図１では、しかし、ＦｒｅｆおよびＦｏｕ
ｔ信号は、自身で、位相検出器３０の入力信号として利
用され、カウンタ雑音を含むＦ１およびＦ２は、制御信
号としてのみ使用される。位相検出器３０が比較する位
相は、カウンタ１０および１４の位相ではなく、実際の
基準周波数信号Ｆｒｅｆおよび出力Ｆｏｕｔのそれであ
る。
ｔ信号は、自身で、位相検出器３０の入力信号として利
用され、カウンタ雑音を含むＦ１およびＦ２は、制御信
号としてのみ使用される。位相検出器３０が比較する位
相は、カウンタ１０および１４の位相ではなく、実際の
基準周波数信号Ｆｒｅｆおよび出力Ｆｏｕｔのそれであ
る。
【００１９】図３は、Ｆ１，Ｆｒｅｆ、リセット、Ｆ２
およびＦｏｕｔ信号の入力リードを含む位相検出器３０
の回路のより詳細な回路図である。図３に示される回路
は、ＮＯＲ回路３０−１，３０−２，３０−３，３０−
４、ＮＡＮＤ回路３０−５，３０−６およびＤ型フリッ
プフロップ３０−７，３０−８を含む。Ｆｒｅｆ信号お
よびＦｏｕｔ信号は、それぞれＤ型フリップフロップ３
０−７，３０−８へ入力され、これらＤ型フリップフロ
ップは、ＯＲ回路３０−１，３０−２よりの対応するＦ
１信号およびＦ２信号によりそれぞれクロックがかけら
れる。Ｄ型フリップフロップ３０−７，３０−８の出力
は、ＮＯＲゲート３０−４とＮＡＮＤゲート３０−６と
に入力され、Ｆｏｕｔ周波数が低すぎるため高くなる必
要があるか、またはその逆であるかにより、位相検出器
の二つに出力リード３０−９，３０−１０にアップ信号
かまたはダウン信号が出力される。位相検出器からのア
ップ信号およびダウン信号は、Ｆ１およびＦ２の立ち上
がり（立ち下がり）エッジの間で作動する。Ｆ１が初め
に発生すると、Ｆｏｕｔは、低すぎて、高くなる必要が
ある。Ｆ２が初めに発生すると、Ｆｏｕｔは、高すぎ、
低くならなければならない。リセット信号は、ＮＡＮＤ
ゲートを通じてＤフリップフロップ３０−７，３０−８
をリセットするために入力される。
およびＦｏｕｔ信号の入力リードを含む位相検出器３０
の回路のより詳細な回路図である。図３に示される回路
は、ＮＯＲ回路３０−１，３０−２，３０−３，３０−
４、ＮＡＮＤ回路３０−５，３０−６およびＤ型フリッ
プフロップ３０−７，３０−８を含む。Ｆｒｅｆ信号お
よびＦｏｕｔ信号は、それぞれＤ型フリップフロップ３
０−７，３０−８へ入力され、これらＤ型フリップフロ
ップは、ＯＲ回路３０−１，３０−２よりの対応するＦ
１信号およびＦ２信号によりそれぞれクロックがかけら
れる。Ｄ型フリップフロップ３０−７，３０−８の出力
は、ＮＯＲゲート３０−４とＮＡＮＤゲート３０−６と
に入力され、Ｆｏｕｔ周波数が低すぎるため高くなる必
要があるか、またはその逆であるかにより、位相検出器
の二つに出力リード３０−９，３０−１０にアップ信号
かまたはダウン信号が出力される。位相検出器からのア
ップ信号およびダウン信号は、Ｆ１およびＦ２の立ち上
がり（立ち下がり）エッジの間で作動する。Ｆ１が初め
に発生すると、Ｆｏｕｔは、低すぎて、高くなる必要が
ある。Ｆ２が初めに発生すると、Ｆｏｕｔは、高すぎ、
低くならなければならない。リセット信号は、ＮＡＮＤ
ゲートを通じてＤフリップフロップ３０−７，３０−８
をリセットするために入力される。
【００２０】図２は、図１と類似した本発明による他の
実施例を示す。Ｐ，Ｐ＋１カウンタ３８（プリスケー
ラ）の追加により、周波数Ｆｖｃｏが、高すぎ、カウン
タ１４が、そのような高い周波数で動作不能の場合に、
カウンタ３８は、使用される。この場合、高周波プリス
ケーラ回路が必要である。プリスケーラ回路は、一般に
二重モジュラスプリスケーラ回路を構成するために同期
フロント分周および非同期バック分周を使用した従来技
術でよい。ＰまたはＰ＋１は、モジュラス状態（０か
１）に依存して使用される数である。
実施例を示す。Ｐ，Ｐ＋１カウンタ３８（プリスケー
ラ）の追加により、周波数Ｆｖｃｏが、高すぎ、カウン
タ１４が、そのような高い周波数で動作不能の場合に、
カウンタ３８は、使用される。この場合、高周波プリス
ケーラ回路が必要である。プリスケーラ回路は、一般に
二重モジュラスプリスケーラ回路を構成するために同期
フロント分周および非同期バック分周を使用した従来技
術でよい。ＰまたはＰ＋１は、モジュラス状態（０か
１）に依存して使用される数である。
【００２１】図４では、本発明で使用可能な二重モジュ
ラスプリスケーラの回路図である。二重モジュラスプリ
スケーラは、モトローラ社により製造されている、１．
１GHz 低電力二重モジュラスプリスケーラＭＣ１２０５
２Ａ／ＭＣ１２０５２Ｂを使用してもよい。図４では、
回路の入力は、リセット信号、Ｆｖｃｏ信号およびＭＯ
Ｄ信号である。出力は、ＦＶおよびＦＶＣである。ＭＯ
Ｄ＝０の場合、ＦＶＣ＝Ｆｖｃｏ／８であり、ＭＯＤ＝
１の場合、ＦＶＣ＝Ｆｖｃｏ／９である。ＦＶＣは、Ｆ
Ｖよりも位相ジッタが少ないので、ＦＶＣを使用するほ
うが好ましい。
ラスプリスケーラの回路図である。二重モジュラスプリ
スケーラは、モトローラ社により製造されている、１．
１GHz 低電力二重モジュラスプリスケーラＭＣ１２０５
２Ａ／ＭＣ１２０５２Ｂを使用してもよい。図４では、
回路の入力は、リセット信号、Ｆｖｃｏ信号およびＭＯ
Ｄ信号である。出力は、ＦＶおよびＦＶＣである。ＭＯ
Ｄ＝０の場合、ＦＶＣ＝Ｆｖｃｏ／８であり、ＭＯＤ＝
１の場合、ＦＶＣ＝Ｆｖｃｏ／９である。ＦＶＣは、Ｆ
Ｖよりも位相ジッタが少ないので、ＦＶＣを使用するほ
うが好ましい。
【００２２】以上、述べたように、改良型位相同期ルー
プでは、位相検出回路へ位相検出のために基準信号およ
び出力信号が直接接続され、システムのカウンタからの
雑音性出力信号が、位相検出器で制御信号として使用さ
れる。
プでは、位相検出回路へ位相検出のために基準信号およ
び出力信号が直接接続され、システムのカウンタからの
雑音性出力信号が、位相検出器で制御信号として使用さ
れる。
【００２３】以上、好適な実施例について説明してきた
が、これは、特許請求の範囲で定義される範囲を逸脱し
ない代替、変形および均等例は含んではいない。
が、これは、特許請求の範囲で定義される範囲を逸脱し
ない代替、変形および均等例は含んではいない。
【図１】本発明による改良された位相同期ループ回路の
一実施例のブロック図である。
一実施例のブロック図である。
【図２】図１に示された回路に類似した改良された位相
同期ループ回路の他の実施例のブロック図である。
同期ループ回路の他の実施例のブロック図である。
【図３】図１および図２の回路で使用される位相検出器
の回路図である。
の回路図である。
【図４】図２の回路で使用されるプリスケーラの回路図
である。
である。
【図５】本発明の説明に役立つ従来技術の位相同期ルー
プ回路のブロック図である。
プ回路のブロック図である。
１０…カウンタ １２…電圧制御発振器 １４…カウンタ １６…位相検出器 １８…Ｍレジスタ ２０…Ｎレジスタ ２２…フィルタ ２４…入力端子 ２６…チャージポンプ ３０…位相検出器 ３６…Ｐ，Ｐ＋１レジスタ ３８…カウンタ
Claims (10)
- 【請求項１】 位相同期ループ回路であって、 予め設定された第一および第二の数を記憶するための記
憶手段と、 基準信号の前記予め設定された第一の数のサイクルを実
質的に計数することに応答して第一の信号を提供するた
めと、出力信号の前記予め設定された第二の数のサイク
ルを実質的に計数することに応答して第二の信号を更に
提供するために前記記憶手段に接続された計数手段と、 前記計数手段の前記第一および第二の信号と、前記基準
信号および前記出力信号とが接続される位相検出手段
と、前記基準信号は、前記計数手段の前記第一の信号に
より制御され、前記出力信号は、前記計数手段の前記第
二の信号により制御され、従って、前記基準信号および
前記出力信号の間の論理状態に於ける位相差信号が提供
され、 前記論理状態位相差信号に比例した周波数を有する前記
出力信号を提供するために、前記位相検出手段と前記計
数手段とを接続するループ手段を含むことを特徴とする
位相同期ループ回路。 - 【請求項２】 前記位相差信号が位相差を示さなくなる
まで、前記計数手段は、前記出力信号に応答して前記第
二の信号を変化させることを特徴とする請求項１記載の
位相同期ループ回路。 - 【請求項３】 前記記憶手段は、第一の数値Ｍを記憶す
るための第一の記憶手段と第二の数値Ｎを記憶するため
の第二記憶手段とを含み、 前記計数手段は、前記第一記憶手段へ接続され、入力基
準信号Ｆｒｅｆに応答する第一カウンタ手段と、前記第
二記憶手段に接続され、出力信号Ｆｏｕｔに応答する第
二カウンタとを含み、 前記第一カウンタ手段は、前記基準信号ＦｒｅｆのＭサ
イクルに応答して、出力信号Ｆ１を提供し、 前記第二カウンタ手段は、前記出力信号ＦｏｕｔのＮサ
イクルに応答して、出力信号Ｆ２を提供し、 前記位相検出手段は、前記第一および第二カウンタ手段
に接続され、前記出力信号Ｆ１、前記基準信号Ｆｒｅ
ｆ、前記出力信号Ｆ２および前記出力信号Ｆｏｕｔに応
答し、前記基準信号Ｆｒｅｆおよび前記出力信号Ｆｏｕ
ｔの位相は、前記出力信号Ｆ１およびＦ２により制御さ
れる時間だけ比較され、前記基準信号Ｆｒｅｆおよび前
記出力信号Ｆｏｕｔの立ち上がりおよび立ち下がりに於
ける差に応答した位相検出出力信号ＰＤｏｕｔが得られ
ることを特徴とする請求項１記載の位相同期ループ回
路。 - 【請求項４】 前記位相検出出力信号ＰＤｏｕｔに比例
した周波数を有する前記出力信号Ｆｏｕｔを提供するた
めの、前記位相検出手段へ接続された電圧制御発振器手
段を更に含むことを特徴とする請求項３記載の位相同期
ループ回路。 - 【請求項５】 前記位相検出手段は、前記出力信号Ｆ１
により制御される前記基準信号Ｆｒｅｆが前記Ｆｏｕｔ
より長い時間だけ第一の論理状態にある場合に、第一の
論理状態信号を出力し、前記位相検出手段は、更に、前
記位相検出論理信号ＰＤｏｕｔを出力するために、前記
第一および第二論理信号に応答するプッシュプル回路を
含むことを特徴とする請求項４記載の位相同期ループ回
路。 - 【請求項６】 前記第一論理状態は、ロウ状態であるこ
とを特徴とする請求項５記載の位相同期ループ回路。 - 【請求項７】 前記位相検出手段と前記電圧制御発振器
との間に接続されて、前記ＰＤｏｕｔ信号の論理状態に
比例した、フィルタ処理された電圧信号を前記電圧制御
発振器へ出力するためのフィルタ手段を更に含み、前記
電圧制御発振器は、前記フィルタ処理された信号の前記
電圧に比例した周波数を有する前記出力信号Ｆｏｕｔを
出力することを特徴とする請求項５記載の位相同期ルー
プ回路。 - 【請求項８】 前記電圧制御発振器からの前記出力信号
Ｆｏｕｔは、Ｍにより分周されるＦｒｅｆ信号がＮによ
り分周されるＦｏｕｔに等しくなるまで、Ｆ２信号の調
整値を得るために、前記第二カウンタ手段へ接続される
ことを特徴とする請求項４記載の位相同期ループ回路。 - 【請求項９】 第三のＰ，Ｐ＋１カウンタを更に含み、
前記第三のカウンタは、前記電圧制御発振器と前記第二
カウンタとの間に接続されて、前記電圧制御発振器から
の前記出力信号Ｆｏｕｔの前記周波数が、関係付けられ
る周波数まで比例的に低減されることを特徴とする請求
項４記載の位相同期ループ回路。 - 【請求項１０】 前記第一カウンタ手段、前記第二カウ
ンタ手段および前記位相検出手段は、更に、前記回路を
リセットするためのリセット信号に応答することを特徴
とする請求項４記載の位相同期ループ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/073,314 US5317283A (en) | 1993-06-08 | 1993-06-08 | Method to reduce noise in PLL frequency synthesis |
| US073314 | 1993-06-08 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007000047A Division JP2007124699A (ja) | 1993-06-08 | 2007-01-04 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730417A true JPH0730417A (ja) | 1995-01-31 |
Family
ID=22113019
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6112601A Withdrawn JPH0730417A (ja) | 1993-06-08 | 1994-05-26 | 位相同期ループ周波数合成に於ける低雑音化の方法 |
| JP2007000047A Withdrawn JP2007124699A (ja) | 1993-06-08 | 2007-01-04 | 位相同期ループ回路 |
| JP2008286936A Pending JP2009065704A (ja) | 1993-06-08 | 2008-11-07 | 位相同期ループ周波数合成に於ける低雑音化の方法 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007000047A Withdrawn JP2007124699A (ja) | 1993-06-08 | 2007-01-04 | 位相同期ループ回路 |
| JP2008286936A Pending JP2009065704A (ja) | 1993-06-08 | 2008-11-07 | 位相同期ループ周波数合成に於ける低雑音化の方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5317283A (ja) |
| JP (3) | JPH0730417A (ja) |
| GB (1) | GB2278969B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025548A (ja) * | 2014-07-23 | 2016-02-08 | 株式会社ソシオネクスト | Ｐｌｌ回路および半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
| KR960012921B1 (ko) * | 1993-10-06 | 1996-09-25 | 현대전자산업 주식회사 | 위상 록 루프 회로 |
| US5493243A (en) * | 1994-01-04 | 1996-02-20 | Level One Communications, Inc. | Digitally controlled first order jitter attentuator using a digital frequency synthesizer |
| GB9415185D0 (en) * | 1994-07-28 | 1994-09-21 | Thomson Consumer Electronics | Fast acting control system |
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| GB2317512B (en) * | 1996-09-12 | 2001-01-24 | Nokia Mobile Phones Ltd | Frequency modulation using a phase-locked loop |
| KR19980057086U (ko) * | 1997-01-29 | 1998-10-15 | 배순훈 | 세탁기의 현가장치 |
| JPH1139806A (ja) * | 1997-07-14 | 1999-02-12 | Oki Electric Ind Co Ltd | クロック逓倍回路 |
| FI105426B (fi) * | 1998-05-29 | 2000-08-15 | Nokia Mobile Phones Ltd | Digitaalinen vaihevertailija ilman kuollutta aluetta |
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| DE10042233C2 (de) * | 2000-08-28 | 2002-07-11 | Siemens Ag | Takt-und Datenregenerator mit Demultiplexerfunktion |
| WO2004001974A1 (en) * | 2002-06-19 | 2003-12-31 | R & C Holding Aps | Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion |
| JP3938395B2 (ja) * | 2002-07-01 | 2007-06-27 | 富士通株式会社 | クロック逓倍回路 |
| KR101031566B1 (ko) * | 2004-09-08 | 2011-04-27 | 노키아 코포레이션 | 다수의 프로세싱 사이클에서 데이터 워드를 처리하는 방법 |
| KR100668360B1 (ko) * | 2004-11-09 | 2007-01-16 | 한국전자통신연구원 | 위상 주파수 검출기 |
| JP2015164288A (ja) * | 2014-01-30 | 2015-09-10 | 株式会社リコー | 原子発振器及びその製造方法 |
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-
1993
- 1993-06-08 US US08/073,314 patent/US5317283A/en not_active Expired - Lifetime
-
1994
- 1994-05-26 JP JP6112601A patent/JPH0730417A/ja not_active Withdrawn
- 1994-06-06 GB GB9411285A patent/GB2278969B/en not_active Expired - Lifetime
-
2007
- 2007-01-04 JP JP2007000047A patent/JP2007124699A/ja not_active Withdrawn
-
2008
- 2008-11-07 JP JP2008286936A patent/JP2009065704A/ja active Pending
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Also Published As
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|---|---|
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| GB2278969A (en) | 1994-12-14 |
| GB9411285D0 (en) | 1994-07-27 |
| JP2009065704A (ja) | 2009-03-26 |
| GB2278969B (en) | 1998-06-10 |
| US5317283A (en) | 1994-05-31 |
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