JPH09163363A - Ｍｐｅｇシステム用位相同期回路 - Google Patents
Ｍｐｅｇシステム用位相同期回路Info
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- JPH09163363A JPH09163363A JP21123996A JP21123996A JPH09163363A JP H09163363 A JPH09163363 A JP H09163363A JP 21123996 A JP21123996 A JP 21123996A JP 21123996 A JP21123996 A JP 21123996A JP H09163363 A JPH09163363 A JP H09163363A
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- pcrn
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- 230000001360 synchronised effect Effects 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 3
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/426—Internal components of the client ; Characteristics thereof
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【課題】 本発明はＭＰＥＧシステムでデコーディング
クロックをエンコーディングクロックに同期させる際に
位相エラーが発生しないようにするための位相同期回路
を提供するにある。 【解決手段】 本発明のＭＰＥＧシステム用位相同期回
路は、デコーディングクロックをエンコーディングクロ
ックに変化させる電圧制御発振器と、所定ビットずつ入
力される多重化用基準プログラムクロック信号を貯蔵し
出力するためのレジスタ部と、前記レジスタ部から出力
された基準プログラムクロック信号により初期化され、
基準ローカルプログラムクロック信号を発生するカウン
タと、前記レジスタ部に貯蔵された基準プログラムクロ
ック信号と、基準ローカルプログラムクロック信号とを
組合せ演算して電圧制御発振器調節用信号を発生するた
めの位相エラー制御部とを備える。
クロックをエンコーディングクロックに同期させる際に
位相エラーが発生しないようにするための位相同期回路
を提供するにある。 【解決手段】 本発明のＭＰＥＧシステム用位相同期回
路は、デコーディングクロックをエンコーディングクロ
ックに変化させる電圧制御発振器と、所定ビットずつ入
力される多重化用基準プログラムクロック信号を貯蔵し
出力するためのレジスタ部と、前記レジスタ部から出力
された基準プログラムクロック信号により初期化され、
基準ローカルプログラムクロック信号を発生するカウン
タと、前記レジスタ部に貯蔵された基準プログラムクロ
ック信号と、基準ローカルプログラムクロック信号とを
組合せ演算して電圧制御発振器調節用信号を発生するた
めの位相エラー制御部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は位相同期回路（Phas
e Locked Loop 、以下ＰＬＬという）に関し、ＭＰＥＧ
システムでデコーディングクロックをエンコーディング
クロックに同期させるためのＭＰＥＧシステム用位相同
期回路に関する。
e Locked Loop 、以下ＰＬＬという）に関し、ＭＰＥＧ
システムでデコーディングクロックをエンコーディング
クロックに同期させるためのＭＰＥＧシステム用位相同
期回路に関する。
【０００２】
【従来の技術】ＭＰＥＧ(Moving Picture Experts Grou
p)システムでシステムコーディングは、トランスポート
ストリーム（Transport Stream、以下ＴＳという）とプ
ログラムストリーム (Program Stream、以下ＰＳとい
う）の二つがある。ＴＳはエラーが可能な環境に適用さ
れ、ＰＳは相対的にエラーのない環境に適している。本
発明ではＴＳを利用する。
p)システムでシステムコーディングは、トランスポート
ストリーム（Transport Stream、以下ＴＳという）とプ
ログラムストリーム (Program Stream、以下ＰＳとい
う）の二つがある。ＴＳはエラーが可能な環境に適用さ
れ、ＰＳは相対的にエラーのない環境に適している。本
発明ではＴＳを利用する。
【０００３】一つ、又は二つ以上の相互独立した時間ベ
ースを有するプログラム等はＴＳという一つのビット列
で結合される。この際、エレメンタリ(elementary)ビッ
ト列で形成されたパケットエレメンタリストリーム(Pac
ketized Elementary Stream、以下ＰＥＳという）のパ
ケットは同一時間ベースを共有する一つのプログラムを
形成する。ＴＳパケットの長さは188 バイトであり、ビ
ット率は可変である。この場合、ＴＳビット率は基準プ
ログラムクロック (Program Clock Reference、以下Ｐ
ＣＲという）のフィールドの位置と値により定められ
る。多重エレメンタリビット列の間の同期化はＰＣＲに
より可能である。
ースを有するプログラム等はＴＳという一つのビット列
で結合される。この際、エレメンタリ(elementary)ビッ
ト列で形成されたパケットエレメンタリストリーム(Pac
ketized Elementary Stream、以下ＰＥＳという）のパ
ケットは同一時間ベースを共有する一つのプログラムを
形成する。ＴＳパケットの長さは188 バイトであり、ビ
ット率は可変である。この場合、ＴＳビット率は基準プ
ログラムクロック (Program Clock Reference、以下Ｐ
ＣＲという）のフィールドの位置と値により定められ
る。多重エレメンタリビット列の間の同期化はＰＣＲに
より可能である。
【０００４】
【発明が解決しようとする課題】従来はＭＰＥＧシステ
ムでデコーディングクロックをエンコーディングクロッ
クに同期させるための同期回路には位相エラーがあり、
これを改善することが課題であった。本発明の目的は、
ＭＰＥＧシステムでデコーディングクロックをエンコー
ディングクロックに同期させるための位相エラーのない
同期回路を提供することにある。
ムでデコーディングクロックをエンコーディングクロッ
クに同期させるための同期回路には位相エラーがあり、
これを改善することが課題であった。本発明の目的は、
ＭＰＥＧシステムでデコーディングクロックをエンコー
ディングクロックに同期させるための位相エラーのない
同期回路を提供することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明はデコーディングクロックをエンコーディン
グクロックに変化させる電圧制御発振器と、所定ビット
ずつ入力される多重化用基準プログラムクロック信号を
貯蔵し出力するためのレジスタ部と、前記レジスタ部か
ら出力された基準プログラムクロック信号により初期化
され、基準ローカルプログラムクロック信号を発生する
カウンタと、前記レジスタ部に貯蔵された基準プログラ
ムクロック信号と、基準ローカルプログラムクロック信
号とを組合せ演算し電圧制御発振器調節用信号を発生す
るための位相エラー制御部とを備えることを特徴とする
ＭＰＥＧシステム用位相同期回路を提供する。
め、本発明はデコーディングクロックをエンコーディン
グクロックに変化させる電圧制御発振器と、所定ビット
ずつ入力される多重化用基準プログラムクロック信号を
貯蔵し出力するためのレジスタ部と、前記レジスタ部か
ら出力された基準プログラムクロック信号により初期化
され、基準ローカルプログラムクロック信号を発生する
カウンタと、前記レジスタ部に貯蔵された基準プログラ
ムクロック信号と、基準ローカルプログラムクロック信
号とを組合せ演算し電圧制御発振器調節用信号を発生す
るための位相エラー制御部とを備えることを特徴とする
ＭＰＥＧシステム用位相同期回路を提供する。
【０００６】本発明は、前記位相エラー制御部は引算器
を含むことを特徴とするＭＰＥＧシステム用位相同期回
路にある。
を含むことを特徴とするＭＰＥＧシステム用位相同期回
路にある。
【０００７】本発明は、前記カウンタは各クロックごと
に一つずつ増加し前記基準プログラムクロック信号の最
上位ビットが入力する瞬間に、活性化クロックエッジを
有する開始信号を“０”にリセットさせ、開始信号を検
出してデータを前記活性化クロックエッジと前記カウン
ティング値とに同期させて伝送し、前記位相エラー制御
部を動作させることを特徴とするＭＰＥＧシステム用位
相同期回路にある。
に一つずつ増加し前記基準プログラムクロック信号の最
上位ビットが入力する瞬間に、活性化クロックエッジを
有する開始信号を“０”にリセットさせ、開始信号を検
出してデータを前記活性化クロックエッジと前記カウン
ティング値とに同期させて伝送し、前記位相エラー制御
部を動作させることを特徴とするＭＰＥＧシステム用位
相同期回路にある。
【０００８】本発明は、前記位相制御部よりの位相エラ
ー信号は（ＬＰＣＲ−ＰＣＲn ）×106 ／（ＰＣＲn −
ＰＣＲn-1 ）により得られる（ただし、ＬＰＣＲ：基準
ローカルプログラムクロック信号、ＰＣＲn ，ＰＣＲn-
1 ：基準プログラムクロック信号）ことを特徴とするＭ
ＰＥＧシステム用位相同期回路にある。
ー信号は（ＬＰＣＲ−ＰＣＲn ）×106 ／（ＰＣＲn −
ＰＣＲn-1 ）により得られる（ただし、ＬＰＣＲ：基準
ローカルプログラムクロック信号、ＰＣＲn ，ＰＣＲn-
1 ：基準プログラムクロック信号）ことを特徴とするＭ
ＰＥＧシステム用位相同期回路にある。
【０００９】本発明は、前記位相エラー信号は０である
ことを特徴とするＭＰＥＧシステム用位相同期回路にあ
る。
ことを特徴とするＭＰＥＧシステム用位相同期回路にあ
る。
【００１０】本発明は、前記位相制御部の出力端に接続
された前記位相エラー信号を貯蔵するためのプログラマ
ブルＲＯＭと、前記ＲＯＭの位相エラー信号を補正可能
な周波数範囲に固定するための低域通過フィルタをさら
に備えることを特徴とするＭＰＥＧシステム用位相同期
回路にある。
された前記位相エラー信号を貯蔵するためのプログラマ
ブルＲＯＭと、前記ＲＯＭの位相エラー信号を補正可能
な周波数範囲に固定するための低域通過フィルタをさら
に備えることを特徴とするＭＰＥＧシステム用位相同期
回路にある。
【００１１】本発明は、前記引算器により42ビットと成
った二つの数ＡとＢに対する引算Ａ（41：０）−Ｂ（4
1：０）の結果は、Ａ（41：９）≧Ｂ（41：９）及びＡ
（８：０）≧Ｂ（８：０）の場合にはＡ−Ｂであり、Ａ
（41：９）≧Ｂ（41：９）及びＡ（８：０）＜Ｂ（８：
０）の場合にはＡ−Ｂ−212 であり、Ａ（41：９）＜Ｂ
（41：９）及びＡ（８：０）≧Ｂ（８：０）の場合には
Ａ−Ｂ＋212 であり、Ａ（41：９）＜Ｂ（41：９）及び
Ａ（８：０）＜Ｂ（８：０）の場合にはＡ−Ｂであり、
前記Ａ（41：９）及びＢ（41：９）は42ビットのうち、
33ビットのベース部であり、Ａ（８：０）及びＢ（８：
０）は９ビットの拡大部であることを特徴とするＭＰＥ
Ｇシステム用位相同期回路にある。
った二つの数ＡとＢに対する引算Ａ（41：０）−Ｂ（4
1：０）の結果は、Ａ（41：９）≧Ｂ（41：９）及びＡ
（８：０）≧Ｂ（８：０）の場合にはＡ−Ｂであり、Ａ
（41：９）≧Ｂ（41：９）及びＡ（８：０）＜Ｂ（８：
０）の場合にはＡ−Ｂ−212 であり、Ａ（41：９）＜Ｂ
（41：９）及びＡ（８：０）≧Ｂ（８：０）の場合には
Ａ−Ｂ＋212 であり、Ａ（41：９）＜Ｂ（41：９）及び
Ａ（８：０）＜Ｂ（８：０）の場合にはＡ−Ｂであり、
前記Ａ（41：９）及びＢ（41：９）は42ビットのうち、
33ビットのベース部であり、Ａ（８：０）及びＢ（８：
０）は９ビットの拡大部であることを特徴とするＭＰＥ
Ｇシステム用位相同期回路にある。
【００１２】本発明は、前記引算器により42ビット計算
を行う場合に、プログラマブルＲＯＭを用いることを特
徴とするＭＰＥＧシステム用位相同期回路にある。
を行う場合に、プログラマブルＲＯＭを用いることを特
徴とするＭＰＥＧシステム用位相同期回路にある。
【００１３】
【発明の実施の形態】図１は、本発明の実施の形態によ
る位相同期回路のブロック図である。本発明の位相同期
回路はデコーディングクロックをエンコーディングクロ
ックに変化させる電圧制御発振器(11) (Voltage Contro
lled Oscillator 、以下ＶＣＯという）と、所定ビット
ずつ入力される多重化用基準プログラムクロック信号
（ＰＣＲ）を貯蔵するためのレジスタ部(12 ，12′)
と、前記レジスタ部(12)から出力された基準プログラム
クロック信号（ＰＣＲ）により初期化され、基準ローカ
ルプログラムクロック信号(Local Program Clock Refer
ence、以下ＬＰＣＲという）を発生するカウンタ(13)
と、前記レジスタ部(12)に貯蔵された基準プログラムク
ロック信号（ＰＣＲ）と基準ローカルプログラムクロッ
ク信号（ＬＰＣＲ）とを組合せ演算し、電圧制御発振器
調節用信号を発生するための位相エラー制御用引算器(1
4)とを備える。
る位相同期回路のブロック図である。本発明の位相同期
回路はデコーディングクロックをエンコーディングクロ
ックに変化させる電圧制御発振器(11) (Voltage Contro
lled Oscillator 、以下ＶＣＯという）と、所定ビット
ずつ入力される多重化用基準プログラムクロック信号
（ＰＣＲ）を貯蔵するためのレジスタ部(12 ，12′)
と、前記レジスタ部(12)から出力された基準プログラム
クロック信号（ＰＣＲ）により初期化され、基準ローカ
ルプログラムクロック信号(Local Program Clock Refer
ence、以下ＬＰＣＲという）を発生するカウンタ(13)
と、前記レジスタ部(12)に貯蔵された基準プログラムク
ロック信号（ＰＣＲ）と基準ローカルプログラムクロッ
ク信号（ＬＰＣＲ）とを組合せ演算し、電圧制御発振器
調節用信号を発生するための位相エラー制御用引算器(1
4)とを備える。
【００１４】本発明の一実施形態を添付図面を参照して
以下詳細に説明する。図２は、本発明の実施の形態によ
る同期化の構成図である。42ビットのＰＣＲは33ビット
のＰＣＲベース部と９ビットのＰＣＲ拡大部とより構成
される。ＰＣＲベース部はシステムクロック周波数を30
0 で割った周波数が基本単位に用いられ、ＰＣＲ拡大部
はシステムクロック周波数が基本単位に用いられる。従
って、ＭＰＥＧのシステムクロック周波数が27ＭＨｚの
ためＰＣＲベース部は900 ｋＨｚ、ＰＣＲ拡大部は27Ｍ
Ｈｚのクロック周波数を有する。ＰＣＲ拡大部は０から
299 までの値を有することになり、その値が300 になる
とＰＣＲ拡大部の全てのビットが０にリセットされる。
この際、ＰＣＲベースフィールドの１ｓｂビットに１が
増加される。
以下詳細に説明する。図２は、本発明の実施の形態によ
る同期化の構成図である。42ビットのＰＣＲは33ビット
のＰＣＲベース部と９ビットのＰＣＲ拡大部とより構成
される。ＰＣＲベース部はシステムクロック周波数を30
0 で割った周波数が基本単位に用いられ、ＰＣＲ拡大部
はシステムクロック周波数が基本単位に用いられる。従
って、ＭＰＥＧのシステムクロック周波数が27ＭＨｚの
ためＰＣＲベース部は900 ｋＨｚ、ＰＣＲ拡大部は27Ｍ
Ｈｚのクロック周波数を有する。ＰＣＲ拡大部は０から
299 までの値を有することになり、その値が300 になる
とＰＣＲ拡大部の全てのビットが０にリセットされる。
この際、ＰＣＲベースフィールドの１ｓｂビットに１が
増加される。
【００１５】ＰＬＬ回路に入力された42ビットのＰＣＲ
は先ずレジスタ部(12)のＰＣＲn に貯蔵される。このＰ
ＣＲn は初期状態で42ビットカウンタを初期化させるこ
とになり、同時にレジスタ部(12 ′) のＰＣＲn-1 に貯
蔵される。カウンタ(13)はシステム規格に準じて同様な
動作を行い、次回のＰＣＲが入力されればそのＰＣＲは
再びＰＣＲn に貯蔵される。さらに、同時にカウンタ(1
3)からＬＰＣＲが発生する。この際、位相エラーは次の
如く計算される。ＰＣＲn とＰＣＲn-1 の間の時間間隔
をＴと仮定すれば、 Ｔ＝（ＰＣＲn −ＰＣＲn-1 ）／（27×106 ） であり、ＰＣＲn とＰＣＲn-1 の一区間の間の位相差を
Ｐと仮定すれば、 Ｐ＝（ＬＰＣＲ−ＰＣＲn ）／Ｔ ＝（ＬＰＣＲ−ＰＣＲn ）×27×106 ／（ＰＣＲn −ＰＣＲn-1 ） と示される。
は先ずレジスタ部(12)のＰＣＲn に貯蔵される。このＰ
ＣＲn は初期状態で42ビットカウンタを初期化させるこ
とになり、同時にレジスタ部(12 ′) のＰＣＲn-1 に貯
蔵される。カウンタ(13)はシステム規格に準じて同様な
動作を行い、次回のＰＣＲが入力されればそのＰＣＲは
再びＰＣＲn に貯蔵される。さらに、同時にカウンタ(1
3)からＬＰＣＲが発生する。この際、位相エラーは次の
如く計算される。ＰＣＲn とＰＣＲn-1 の間の時間間隔
をＴと仮定すれば、 Ｔ＝（ＰＣＲn −ＰＣＲn-1 ）／（27×106 ） であり、ＰＣＲn とＰＣＲn-1 の一区間の間の位相差を
Ｐと仮定すれば、 Ｐ＝（ＬＰＣＲ−ＰＣＲn ）／Ｔ ＝（ＬＰＣＲ−ＰＣＲn ）×27×106 ／（ＰＣＲn −ＰＣＲn-1 ） と示される。
【００１６】また、電圧制御発振器(11)を制御するエラ
ーは正規化ＰＰＭ位相エラーで示し、その値をＥと仮定
すれば、 Ｅ＝（ＬＰＣＲ−ＰＣＲn ）×106 ／（ＰＣＲn −ＰＣ
Ｒn-1 ） で示される。即ち、ＬＰＣＲからＰＣＲn を引いた値
を、除算器(19)を用いてＰＣＲn からＰＣＲn-1 を引い
た値で割り106 を掛ければＰＰＭエラーとなる。このよ
うなエラー信号を図３に例示した特性を有するローパス
フィルタ(16)（以下ＬＰＦという）に通過させ補正可能
な周波数範囲を固定させることにより、ＬＰＦ(16)の出
力がＶＯＣ(11)を調節してカウンタ(13)のカウンティン
グ周波数を変化させることになる。
ーは正規化ＰＰＭ位相エラーで示し、その値をＥと仮定
すれば、 Ｅ＝（ＬＰＣＲ−ＰＣＲn ）×106 ／（ＰＣＲn −ＰＣ
Ｒn-1 ） で示される。即ち、ＬＰＣＲからＰＣＲn を引いた値
を、除算器(19)を用いてＰＣＲn からＰＣＲn-1 を引い
た値で割り106 を掛ければＰＰＭエラーとなる。このよ
うなエラー信号を図３に例示した特性を有するローパス
フィルタ(16)（以下ＬＰＦという）に通過させ補正可能
な周波数範囲を固定させることにより、ＬＰＦ(16)の出
力がＶＯＣ(11)を調節してカウンタ(13)のカウンティン
グ周波数を変化させることになる。
【００１７】図２に示すように、ＰＬＬ回路でＰＣＲn
、ＬＰＣＲ、ＰＣＲn-1 はそれぞれ42ビットで構成さ
れ、これを実際に構成する際、42ビットの演算を行わな
ければならないため、非常に複雑なシステムになる。従
って、42ビットの演算を全て一緒にせず、８ビットずつ
６クロックに分割して構成すれば複雑度が大変低減す
る。これを利用すると、42ビット引算は８ビット引算器
を用いて演算することが可能である。
、ＬＰＣＲ、ＰＣＲn-1 はそれぞれ42ビットで構成さ
れ、これを実際に構成する際、42ビットの演算を行わな
ければならないため、非常に複雑なシステムになる。従
って、42ビットの演算を全て一緒にせず、８ビットずつ
６クロックに分割して構成すれば複雑度が大変低減す
る。これを利用すると、42ビット引算は８ビット引算器
を用いて演算することが可能である。
【００１８】図２の位相エラー制御部は引算器(14)の役
割を果す。ＰＣＲn −ＰＣＲn-1 とＬＰＣＲ−ＰＣＲn
との演算でそれぞれの９ビット拡大部が有することがで
きる数の範囲は０〜299 である。33ビットベース部で９
ビット拡大部に借りが生じた時、一般の二進数の引算で
は借りが512 であるが、該システムでは300 にならなけ
ればならない。従って、二進数の引算のみでは求められ
る正確な引算の値が出てこない。結果的に、この引算器
(14)はこのような問題点を解決するため提案された方法
である。
割を果す。ＰＣＲn −ＰＣＲn-1 とＬＰＣＲ−ＰＣＲn
との演算でそれぞれの９ビット拡大部が有することがで
きる数の範囲は０〜299 である。33ビットベース部で９
ビット拡大部に借りが生じた時、一般の二進数の引算で
は借りが512 であるが、該システムでは300 にならなけ
ればならない。従って、二進数の引算のみでは求められ
る正確な引算の値が出てこない。結果的に、この引算器
(14)はこのような問題点を解決するため提案された方法
である。
【００１９】42ビットのＡ，Ｂ二つの数を仮定する。シ
ステム規格と同様にそれぞれの二つの数は全てベース９
ビットが有することができる値の範囲は０〜299 であ
る。この際、（Ａ−Ｂ）の二進計算では次のような四つ
の場合に分けられる。 １番目：Ａ．ベース（41：９）≧Ｂ．ベース（41：
９）、Ａ．拡大（８：０）＞Ｂ．拡大（８：０） ２番目：Ａ．ベース（41：９）＜Ｂ．ベース（41：
９）、Ａ．拡大（８：０）＜Ｂ．拡大（８：０） ３番目：Ａ．ベース（41：９）≧Ｂ．ベース（41：
９）、Ａ．拡大（８：０）＜Ｂ．拡大（８：０） ４番目：Ａ．ベース（41：９）＜Ｂ．ベース（41：
９）、Ａ．拡大（８：０）≧Ｂ．拡大（８：０）
ステム規格と同様にそれぞれの二つの数は全てベース９
ビットが有することができる値の範囲は０〜299 であ
る。この際、（Ａ−Ｂ）の二進計算では次のような四つ
の場合に分けられる。 １番目：Ａ．ベース（41：９）≧Ｂ．ベース（41：
９）、Ａ．拡大（８：０）＞Ｂ．拡大（８：０） ２番目：Ａ．ベース（41：９）＜Ｂ．ベース（41：
９）、Ａ．拡大（８：０）＜Ｂ．拡大（８：０） ３番目：Ａ．ベース（41：９）≧Ｂ．ベース（41：
９）、Ａ．拡大（８：０）＜Ｂ．拡大（８：０） ４番目：Ａ．ベース（41：９）＜Ｂ．ベース（41：
９）、Ａ．拡大（８：０）≧Ｂ．拡大（８：０）
【００２０】ここで、Ａ．ベース（41：９）の標記はＡ
のベース部の41番目のビットから９番目のビットまでの
値を意味する。１番目、２番目の場合は二進数の引算演
算と同様に行えば良い。また、３番目の場合は引算の結
果から212 を引けば良い。４番目の場合は引算の結果に
212 を足せば良い。前記のそれぞれの場合を総合すれば
表１のように示される。尚、位相エラーを求める演算過
程で無視されるようなビットは回路設計の際に除いて複
雑度を低減させる。
のベース部の41番目のビットから９番目のビットまでの
値を意味する。１番目、２番目の場合は二進数の引算演
算と同様に行えば良い。また、３番目の場合は引算の結
果から212 を引けば良い。４番目の場合は引算の結果に
212 を足せば良い。前記のそれぞれの場合を総合すれば
表１のように示される。尚、位相エラーを求める演算過
程で無視されるようなビットは回路設計の際に除いて複
雑度を低減させる。
【００２１】
【表１】
【００２２】先ず、位相エラー式の分母の大きさの範囲
を求める。ＭＰＥＧ−２のシステム規格によれば、伝送
されたＰＣＲ間の間隔は0.1 秒を越えてはならない。最
悪の場合、分母の差（ＰＣＲn −ＰＣＲn-1 ）は27×10
6よりは常に小さいか同じになる。このような場合、差
の42ビット中にベース部は9000に該当し、拡大部は０に
なる場合である。引いた差の拡大部は常に 300 より小
さくなければならないため、全体演算で拡大部は演算結
果値に及ぼす影響が僅かなので無視しても良い。
を求める。ＭＰＥＧ−２のシステム規格によれば、伝送
されたＰＣＲ間の間隔は0.1 秒を越えてはならない。最
悪の場合、分母の差（ＰＣＲn −ＰＣＲn-1 ）は27×10
6よりは常に小さいか同じになる。このような場合、差
の42ビット中にベース部は9000に該当し、拡大部は０に
なる場合である。引いた差の拡大部は常に 300 より小
さくなければならないため、全体演算で拡大部は演算結
果値に及ぼす影響が僅かなので無視しても良い。
【００２３】従って、（ＰＣＲn −ＰＣＲn-1 ）の結果
の中にベースフィルドの33ビット中、14ビットと符号ビ
ットのみを取っても結果には大きな影響はない。さら
に、式の分子である（ＬＰＣＲ−ＰＣＲn ）の範囲を計
算しようとすれば、ＶＣＯ(11)の補正可能な範囲に依存
する。若し、補正可能な位相エラーＰＰＭが±200 ＰＰ
Ｍとすれば、分母が最大値の場合、分子の値は±540 Ｐ
ＰＭ程度になる。許容可能な位相外れの程度をＭＰＥＧ
システムで提案した通り±540 ＰＰＭと仮定すれば、
（ＬＰＣＲ−ＰＣＲn ）の42ビット中、必要なビットは
拡大部９ビットにベース最下位２ビットを加えた11ビッ
トと符号ビットである。この場合、入力が全体25ビット
なので、必要なプログラマブルＲＯＭ(15)（以下ＰＲＯ
Ｍという）の容量は32メガワードである。
の中にベースフィルドの33ビット中、14ビットと符号ビ
ットのみを取っても結果には大きな影響はない。さら
に、式の分子である（ＬＰＣＲ−ＰＣＲn ）の範囲を計
算しようとすれば、ＶＣＯ(11)の補正可能な範囲に依存
する。若し、補正可能な位相エラーＰＰＭが±200 ＰＰ
Ｍとすれば、分母が最大値の場合、分子の値は±540 Ｐ
ＰＭ程度になる。許容可能な位相外れの程度をＭＰＥＧ
システムで提案した通り±540 ＰＰＭと仮定すれば、
（ＬＰＣＲ−ＰＣＲn ）の42ビット中、必要なビットは
拡大部９ビットにベース最下位２ビットを加えた11ビッ
トと符号ビットである。この場合、入力が全体25ビット
なので、必要なプログラマブルＲＯＭ(15)（以下ＰＲＯ
Ｍという）の容量は32メガワードである。
【００２４】このような方法でＰＬＬを具体的に構成し
動作させる場合において、ＰＣＲが入力されることを知
り、正確なＰＣＲ値をＰＣＲn レジスタ(12)に貯蔵させ
ることは大変重要である。従って、本発明のカウンタ(1
3)はＰＣＲが入力されることを示す手段で、ＰＣＲの最
上位ビットが入力する瞬間に、図４に示す活性化クロッ
クエッジを有する開始信号を“０”にリセットさせ、各
クロックごとに一つずつ増加させる。即ち、開始信号を
検出して各クロックごとにカウンタを動作させ、その活
性化クロックエッジとカウンタの値とを同期させてデー
タを伝送し、引算器(14)を動作させる。図１で符号(17)
はディジタルアナログ変換器（ＤＡＣ）、符号(18)はレ
ジスタである。
動作させる場合において、ＰＣＲが入力されることを知
り、正確なＰＣＲ値をＰＣＲn レジスタ(12)に貯蔵させ
ることは大変重要である。従って、本発明のカウンタ(1
3)はＰＣＲが入力されることを示す手段で、ＰＣＲの最
上位ビットが入力する瞬間に、図４に示す活性化クロッ
クエッジを有する開始信号を“０”にリセットさせ、各
クロックごとに一つずつ増加させる。即ち、開始信号を
検出して各クロックごとにカウンタを動作させ、その活
性化クロックエッジとカウンタの値とを同期させてデー
タを伝送し、引算器(14)を動作させる。図１で符号(17)
はディジタルアナログ変換器（ＤＡＣ）、符号(18)はレ
ジスタである。
【００２５】
【発明の効果】本発明の位相同期回路によればシステム
クロック周波数の一クロックではない、多数のクロック
に動作を許容することにより42ビットバスと引算器の構
成をより少ないビット数で現すことができ、ＭＰＥＧシ
ステムに準じる（ＬＰＣＲ−ＰＣＲn ）及び（ＰＣＲn
−ＰＣＲn-1 ）のような引算演算を効率的に行うことが
でき、位相エラーを求める場合にも除算／乗算を除算器
／乗算器で行わずＰＲＯＭを介して演算するため、シス
テムの複雑度を減少させることができる。
クロック周波数の一クロックではない、多数のクロック
に動作を許容することにより42ビットバスと引算器の構
成をより少ないビット数で現すことができ、ＭＰＥＧシ
ステムに準じる（ＬＰＣＲ−ＰＣＲn ）及び（ＰＣＲn
−ＰＣＲn-1 ）のような引算演算を効率的に行うことが
でき、位相エラーを求める場合にも除算／乗算を除算器
／乗算器で行わずＰＲＯＭを介して演算するため、シス
テムの複雑度を減少させることができる。
【図１】図１は、本発明の実施の形態による位相同期回
路のブロック図である。
路のブロック図である。
【図２】図２は、本発明の実施の形態による同期化の構
成図である。
成図である。
【図３】図３は、図２に示すローパスフィルタの伝達特
性図である。
性図である。
【図４】図４は、図２に示す位相同期回路にＰＣＲ入力
用カウンティングクロックを入力したときの動作図であ
る。
用カウンティングクロックを入力したときの動作図であ
る。
１１ 電圧制御発振器（ＶＣＯ） １２，１２′ レジスタ部 １３ カウンタ １４ 引算器 １５ プログラマブルＲＯＭ（ＰＲＯＭ） １６ ローパスフィルタ（ＬＰＦ） １７ デジタルアナログ変換器（ＤＡＣ） １８ レジスタ １９ 除算器
Claims (8)
- 【請求項１】 デコーディングクロックをエンコーディ
ングクロックに変化させる電圧制御発振器と、 所定ビットずつ入力される多重化用基準プログラムクロ
ック信号を貯蔵し出力するためのレジスタ部と、 前記レジスタ部から出力された基準プログラムクロック
信号により初期化され、基準ローカルプログラムクロッ
ク信号を発生するカウンタと、 前記レジスタ部に貯蔵された基準プログラムクロック信
号と、基準ローカルプログラムクロック信号とを組合せ
演算して電圧制御発振器調節用信号を発生するための位
相エラー制御部とを備えることを特徴とするＭＰＥＧシ
ステム用位相同期回路。 - 【請求項２】 前記位相エラー制御部は引算器を含むこ
とを特徴とする請求項１記載のＭＰＥＧシステム用位相
同期回路。 - 【請求項３】 前記カウンタは各クロックごとに一つず
つ増加し前記基準プログラムクロック信号の最上位ビッ
トが入力する瞬間に、活性化クロックエッジを有する開
始信号を“０”にリセットさせ、開始信号を検出してデ
ータを前記活性化クロックエッジと前記カウンティング
値とに同期させて伝送し、前記位相エラー制御部を動作
させることを特徴とする請求項１記載のＭＰＥＧシステ
ム用位相同期回路。 - 【請求項４】 前記位相制御部よりの位相エラー信号は
（ＬＰＣＲ−ＰＣＲn ）×106 ／（ＰＣＲn −ＰＣＲn-
1 ）により得られる（ただし、ＬＰＣＲ：基準ローカル
プログラムクロック信号、ＰＣＲn ，ＰＣＲn-1 ：基準
プログラムクロック信号）ことを特徴とする請求項１記
載のＭＰＥＧシステム用位相同期回路。 - 【請求項５】 前記位相エラー信号は０であることを特
徴とする請求項１記載のＭＰＥＧシステム用位相同期回
路。 - 【請求項６】 前記位相制御部の出力端に接続された前
記位相エラー信号を貯蔵するためのプログラマブルＲＯ
Ｍと、 前記ＲＯＭの位相エラー信号を補正可能な周波数範囲に
固定するための低域通過フィルタをさらに備えることを
特徴とする請求項１記載のＭＰＥＧシステム用位相同期
回路。 - 【請求項７】 前記引算器により42ビットと成った二つ
の数ＡとＢに対する引算Ａ（41：０）−Ｂ（41：０）の
結果は、Ａ（41：９）≧Ｂ（41：９）及びＡ（８：０）
≧Ｂ（８：０）の場合にはＡ−Ｂであり、Ａ（41：９）
≧Ｂ（41：９）及びＡ（８：０）＜Ｂ（８：０）の場合
にはＡ−Ｂ−212 であり、Ａ（41：９）＜Ｂ（41：９）
及びＡ（８：０）≧Ｂ（８：０）の場合にはＡ−Ｂ＋21
2 であり、Ａ（41：９）＜Ｂ（41：９）及びＡ（８：
０）＜Ｂ（８：０）の場合にはＡ−Ｂであり、前記Ａ
（41：９）及びＢ（41：９）は42ビットのうち、33ビッ
トのベース部であり、Ａ（８：０）及びＢ（８：０）は
９ビットの拡大部であることを特徴とする請求項２記載
のＭＰＥＧシステム用位相同期回路。 - 【請求項８】 前記引算器により42ビット計算を行う場
合に、プログラマブルＲＯＭを用いることを特徴とする
請求項２記載のＭＰＥＧシステム用位相同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950024567A KR100190996B1 (ko) | 1995-08-09 | 1995-08-09 | 위상 동기회로 |
| KR95-24567 | 1995-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09163363A true JPH09163363A (ja) | 1997-06-20 |
| JP3437036B2 JP3437036B2 (ja) | 2003-08-18 |
Family
ID=19423159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21123996A Expired - Fee Related JP3437036B2 (ja) | 1995-08-09 | 1996-08-09 | Ｍｐｅｇシステム用位相同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5995156A (ja) |
| JP (1) | JP3437036B2 (ja) |
| KR (1) | KR100190996B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496553B1 (en) | 1997-12-19 | 2002-12-17 | Nec Corporation | PLL for reproducing standard clock from random time information |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065027A2 (en) * | 1998-06-05 | 1999-12-16 | Koninklijke Philips Electronics N.V. | Recording and reproduction of an information signal in/from a track on a record carrier |
| US6470049B1 (en) * | 2000-05-31 | 2002-10-22 | Next Level Communications, Inc. | Method for dealing with missing or untimely synchronization signals in digital communications systems |
| US6829014B1 (en) * | 2001-05-04 | 2004-12-07 | General Instrument Corporation | Frequency bounded oscillator for video reconstruction |
| EP1324619B1 (en) * | 2001-10-30 | 2006-05-17 | STMicroelectronics Pvt. Ltd | All-digital clock recovery using a fractional divider |
| GB2382961B (en) * | 2001-12-05 | 2005-01-19 | Matsushita Electric Ind Co Ltd | Multirate digital transceiver |
| JP2006094344A (ja) * | 2004-09-27 | 2006-04-06 | Toshiba Corp | 放送受信装置及びこれを用いた基準信号生成方法 |
| EP2186198A1 (en) * | 2007-09-07 | 2010-05-19 | Thomson Licensing | Pll loop able to recover a synchronisation clock rhythm comprising a temporal discontinuity |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4305045A (en) * | 1979-11-14 | 1981-12-08 | Bell Telephone Laboratories, Incorporated | Phase locked loop clock synchronizing circuit with programmable controller |
| US5008749A (en) * | 1989-03-25 | 1991-04-16 | Bts Broadcast Television Systems Gmbh | Method and apparatus for generating an auxiliary timing signal in the horizontal blanking interval of a video signal |
| US4972442A (en) * | 1989-04-27 | 1990-11-20 | Northern Telecom Limited | Phase-locked loop clock |
| US5467342A (en) * | 1994-01-12 | 1995-11-14 | Scientific-Atlanta, Inc. | Methods and apparatus for time stamp correction in an asynchronous transfer mode network |
| US5528183A (en) * | 1994-02-04 | 1996-06-18 | Lsi Logic Corporation | Serial clock synchronization circuit |
| US5473385A (en) * | 1994-06-07 | 1995-12-05 | Tv/Com Technologies, Inc. | Clock correction in a video data decoder using video synchronization signals |
| US5588025A (en) * | 1995-03-15 | 1996-12-24 | David Sarnoff Research Center, Inc. | Single oscillator compressed digital information receiver |
| JPH08288880A (ja) * | 1995-04-14 | 1996-11-01 | Toshiba Corp | Ｐｌｌ回路及び方式 |
-
1995
- 1995-08-09 KR KR1019950024567A patent/KR100190996B1/ko not_active IP Right Cessation
-
1996
- 1996-08-09 JP JP21123996A patent/JP3437036B2/ja not_active Expired - Fee Related
- 1996-08-09 US US08/695,294 patent/US5995156A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496553B1 (en) | 1997-12-19 | 2002-12-17 | Nec Corporation | PLL for reproducing standard clock from random time information |
Also Published As
| Publication number | Publication date |
|---|---|
| US5995156A (en) | 1999-11-30 |
| KR970013764A (ko) | 1997-03-29 |
| JP3437036B2 (ja) | 2003-08-18 |
| KR100190996B1 (ko) | 1999-06-15 |
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