CN111459069A - 第一控制模块、第二控制模块、数据传输系统及控制方法 - Google Patents

Abstract

本发明公开了一种第一控制模块、第二控制模块、数据传输系统及控制方法。该第一控制模块包括第一FPGA芯片，第一FPGA芯片包括第一BLVDS接口模块、第二BLVDS接口模块及第一时延控制模块；第一BLVDS接口模块与BLVDS时钟总线电连接；第二BLVDS接口模块与BLVDS数据总线电连接；第一时延控制模块与第二BLVDS接口模块电连接，用于确定第二控制模块向第一控制模块发送数据时所需的时延信息，并将确定后的时延信息发送至各第二控制模块，以使各第二控制模块按照确定后的时延信息向第一控制模块发送数据。根据本发明提供的第一控制模块，能够保证第一控制模块准确接收数据的情况下，提高数据传输速率。

Description

第一控制模块、第二控制模块、数据传输系统及控制方法

技术领域

本发明涉及工业控制技术领域，尤其涉及一种第一控制模块、第二控制模块、数据传输系统及数据传输控制方法。

背景技术

分布式I/O模块是针对测控领域中各种类型标准模拟量和开关量(频率、脉冲或开关状态信号)检测及实施远程控制而研制的一种模块。该系列模块将被测信号前端数字化，光纤传输至主机；或者将主机发送的控制命令传输给受控设备，实施远程控制。特别适用于电磁环境复杂的电力或工控现场开关柜或大型动力设备(如电源、空调、电机等)的设备状态检测及控制。

近年来，随着工业控制技术的不断进步和提升，工业分布式I/O模块逐渐应用到数控、汽车、印刷、医药等工业控制领域。目前，为了保准数据传输的准确性，工业分布式I/O模块产品大多采用RS485总线进行主从端数据传输，但是，采用RS485总线进行数据传输的传输速率较低，已不能满足工业制造装备信息化、智能化要求。

因此，如何在保证主端能够准确接收数据的情况下，提高数据传输速率，成为本领域技术人员急需解决的技术问题。

发明内容

为了解决上述技术问题，本发明实施例提供一种第一控制模块、第二控制模块、数据传输系统及数据传输控制方法，能够保证第一控制模块准确接收数据的情况下，提高数据传输速率。

第一方面，本发明实施例提供一种第一控制模块，包括：第一FPGA芯片，第一FPGA芯片包括第一BLVDS接口模块、第二BLVDS接口模块及第一时延控制模块；

第一BLVDS接口模块与BLVDS时钟总线电连接，用于传输第一控制模块向第二控制模块发送的随路时钟；

第二BLVDS接口模块与BLVDS数据总线电连接，用于传输第一控制模块与第二控制模块之间的数据交互信息；

第一时延控制模块与第二BLVDS接口模块电连接，用于确定第二控制模块向第一控制模块发送数据时所需的时延信息，并将确定后的时延信息发送至各第二控制模块，以使各第二控制模块按照确定后的时延信息向第一控制模块发送数据。

在第一方面一种可能的实施方式中，第一时延控制模块具体包括：

第一控制单元，用于控制第一控制模块向第二控制模块发送M次接入控制数据包；其中，M为大于1的正整数；

第一接收单元，用于接收针对每次接入控制数据包发送的应答数据包，应答数据包包括时钟相位信息，各应答数据包中的时钟相位信息不同；

确定单元，用于从多个不同的时钟相位信息中确定第二控制模块向第一控制模块发送数据时所需的时延信息。

在第一方面一种可能的实施方式中，第一时延控制模块还包括：

第一校验单元，用于对每次接收到的应答数据包进行循环冗余校验；

相应的，确定单元具体用于从多个循环冗余校验正确的应答数据包的时钟相位信息中，确定第二控制模块向第一控制模块发送数据时所需的时延信息。

在第一方面一种可能的实施方式中，时钟相位信息包括时钟相位值，确定单元具体用于确定多个循环冗余校验正确的应答数据包的时钟相位值的中间值，将中间值作为第二控制模块向第一控制模块发送数据时所需的时延信息。

在第一方面一种可能的实施方式中，第一控制模块还包括第一锁相环模块、第一时钟分频模块、第一并串转换模块、第二并串转换模块及第一串并转换模块；

第一锁相环模块与第一并串转换模块、第二并串转换模块、第一串并转换模块电连接，用于对外部输入的时钟信号进行倍频处理，产生第一并串转换模块、第二并串转换模块、第一串并转换模块所需的链路时钟；

第一时钟分频模块与第一锁相环模块、第一并串转换模块、第二并串转换模块、第一串并转换模块电连接，用于对第一锁相环模块倍频处理后的时钟信号进行分频处理，产生第一并串转换模块、第二并串转换模块、第一串并转换模块所需的工作时钟；

第一并串转换模块与第一BLVDS接口模块电连接，用于产生随路时钟；

第二并串转换模块与第一时延控制模块及第二BLVDS接口模块电连接，用于对第一时延控制模块发送的接入控制数据包进行并串转换，并将并串转换后的接入控制数据包发送到第二BLVDS接口模块；

第一串并转换模块与第二BLVDS接口模块及第一时延控制模块电连接，用于对从第二BLVDS接口模块接收的应答数据包进行串并转换，并将串并转换后的应答数据包发送到第一时延控制模块。

在第一方面一种可能的实施方式中，第一控制模块还包括第一解码模块及第一编码模块；

第一编码模块与第一时延控制模块及第二并串转换模块电连接，用于响应于第一时延控制模块的控制信号，编码产生接入控制数据包，并将接入控制数据包发送到第二并串转换模块；

第一解码模块与第一时延控制模块及第一串并转换模块电连接，用于对从第一串并转换模块接收的应答数据包进行解码处理，并将解码处理后的应答数据包发送到第一时延控制模块。

第二方面，本发明实施例还提供一种第二控制模块，包括第二FPGA芯片，第二FPGA芯片包括第三BLVDS接口模块、第四BLVDS接口模块及第二时延控制模块；

第三BLVDS接口模块与BLVDS时钟总线电连接，用于接收第一控制模块发送的随路时钟；

第四BLVDS接口模块与BLVDS数据总线电连接，用于传输第二控制模块与第一控制模块之间的数据交互信息；

第二时延控制模块与第四BLVDS接口模块电连接，用于接收时延信息，并控制第二控制模块按照时延信息向第一控制模块发送数据。

在第二方面一种可能的实施方式中，第二时延控制模块具体包括：

第二接收单元，用于接收接入控制数据包；

第二控制单元，用于控制第二控制模块向第一控制模块发送针对接入控制数据包的应答数据包；其中，应答数据包包括时钟相位信息，每次发送的应答数据包中的时钟相位信息不同。

在第二方面一种可能的实施方式中，第二时延控制模块还包括：

第二校验单元，用于对每次接收到的接入控制数据包进行循环冗余校验；

相应的，第二控制单元具体用于针对循环冗余校验正确的接入控制数据包，控制第二控制模块向第一控制模块发送应答数据包。

在第二方面一种可能的实施方式中，第二控制模块还包括第二锁相环模块、第二时钟分频模块、第三时钟分频模块、第三并串转换模块及第二串并转换模块；

第二时钟分频模块与第三BLVDS接口模块及第二串并转换模块电连接，用于对第三BLVDS接口模块发送的随路时钟进行分频处理，产生第二串并转换模块所需的工作时钟；

第二锁相环模块与第三BLVDS接口模块及第三并串转换模块电连接，用于对第三BLVDS接口模块发送的随路时钟进行相位调整，并将相位调整后的随路时钟发送到第三并串转换模块；

第三时钟分频模块与第二锁相环模块及第三并串转换模块电连接，用于对第二锁相环模块发送的相位调整后的随路时钟进行分频处理，并将分频处理后的随路时钟发送到第三并串转换模块；

第三并串转换模块与第二时延控制模块及第四BLVDS接口模块电连接，用于对第二时延控制模块发送的应答数据包进行并串转换，并将并串转换后的应答数据包发送到第四BLVDS接口模块；

第二串并转换模块与第四BLVDS接口模块及第二时延控制模块电连接，用于对从第四BLVDS接口模块接收的接入控制数据包进行串并转换，并将串并转换后的接入控制数据包发送到第二时延控制模块。

在第二方面一种可能的实施方式中，第二控制模块还包括第二解码模块及第二编码模块；

第二编码模块与第二时延控制模块及第三并串转换模块电连接，用于响应于第二时延控制模块的控制信号，编码产生应答数据包，并将应答数据包发送到第三并串转换模块；

第二解码模块与第二时延控制模块及第二串并转换模块电连接，用于对从第二串并转换模块接收的接入控制数据包进行解码处理，并将解码处理后的接入控制数据包发送到第二时延控制模块。

第三方面，本发明实施例还提供一种数据传输系统，包括如第一方面任一实施例的第一控制模块和如第二方面任一实施例的第二控制模块，以及BLVDS时钟总线及BLVDS数据总线；

BLVDS时钟总线电连接第一控制模块的第一BLVDS接口模块和多个第二控制模块的第三BLVDS接口模块；

BLVDS数据总线电连接第一控制模块的第二BLVDS接口模块和多个第二控制模块的第四BLVDS接口模块。

第四方面，本发明实施例还提供一种数据传输控制方法，用于如第三方面任一实施例的数据传输系统，该方法包括：

第一控制模块确定第二控制模块向第一控制模块发送数据时所需的时延信息；

第一控制模块将确定后的时延信息发送给第二控制模块；

第二控制模块按照时延信息向第一控制模块发送数据。

根据本发明提供的第一控制模块、第二控制模块、数据传输系统及数据传输控制方法，该第一控制模块包括第一FPGA芯片，第一FPGA芯片包括第一BLVDS接口模块、第二BLVDS接口模块及第一时延控制模块。一方面，第一BLVDS接口模块、第二BLVDS接口模块分别电连接BLVDS时钟总线及BLVDS数据总线，相对于采用RS485总线进行主从端数据传输，能够极大的提高数据传输速率；另一方面，第一时延控制模块用于确定第二控制模块向第一控制模块发送数据时所需的时延信息，并将确定后的时延信息发送给第二控制模块，以使第二控制模块按照确定后的时延信息向第一控制模块发送数据，使得第二控制模块能够以适合自身的时延信息向第一控制模块发送数据，从而能够避免第二控制模块具有位置差异性的情况下采用统一时延信息向第一控制模块发送数据，导致第一控制模块无法接收到准确数据的问题。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本发明一种实施例提供的数据传输系统的结构示意图；

图2示出了本发明一种实施例提供的第一控制模块的结构示意图；

图3示出了本发明一种实施例提供的第一时延控制模块的结构示意图；

图4示出了本发明另一种实施例提供的第一控制模块的结构示意图；

图5示出了本发明一种实施例提供的第二控制模块的结构示意图；

图6示出了本发明一种实施例提供的第二时延控制模块的结构示意图；

图7示出了本发明另一种实施例提供的第二控制模块的结构示意图；

图8示出了本发明一种实施例提供的数据传输控制方法的流程示意图。

附图标记说明：

100-数据传输系统；

10-第一控制模块；20-第二控制模块；30-BLVDS时钟总线；40-BLVDS数据总线；

1-第一FPGA芯片；

11-第一BLVDS接口模块；12-第二BLVDS接口模块；

13-第一时延控制模块；131-第一控制单元；132-第一接收单元；133-确定单元；134-第一校验单元；

14-第一锁相环模块；15-第一时钟分频模块；16-第一并串转换模块；17-第二并串转换模块；18-第一串并转换模块；191-第一解码模块；192-第一编码模块；

2-第二24FPGA芯片；

21-第三BLVDS接口模块；22-第四BLVDS接口模块；23-第二时延控制模块；

231-第二接收单元；232-第二控制单元；233-第二校验单元；

24-第二锁相环模块；25-第二时钟分频模块；26-第三时钟分频模块；27-第三并串转换模块；28-第二串并转换模块；291-第二解码模块；292-第二编码模块。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本发明实施例提供一种数据传输系统。如图1所示，数据传输系统100可以包括第一控制模块10、第二控制模块20、总线低电压差分信号(Bus Low-Voltage DifferentialSignaling，BLVDS)时钟总线30及BLVDS数据总线40。第一控制模块10可以是数据传输系统100中的主端模块，其数量为一个。第二控制模块20可以是数据传输系统100中的从端模块，其数量可以为一个或多个。第一控制模块10可以与一个或多个第二控制模块20通过BLVDS时钟总线30及BLVDS数据总线40电连接。BLVDS时钟总线30可以是单向传输线，用于传输第一控制模块10向第二控制模块20发送的随路时钟。BLVDS数据总线40可以是双向传输线，用于传输第一控制模块10与第二控制模块20之间的数据交互信息。

本发明实施例提供的数据传输系统100采用BLVDS总线，相对于采用RS485总线进行主从端数据传输，能够极大的提高数据传输速率。

以下对数据传输系统100中的第一控制模块10及第二控制模块20的具体结构分别进行介绍。

图2示出了本发明一种实施例提供的第一控制模块的结构示意图。如图2所示，本发明实施例提供的第一控制模块10可以包括第一现场可编程逻辑门阵列(FieldProgrammable Gate Array，FPGA)芯片1，第一FPGA芯片1可以包括第一BLVDS接口模块11、第二BLVDS接口模块12及第一时延控制模块13。第一BLVDS接口模块11可以与BLVDS时钟总线30电连接，用于传输第一控制模块10向第二控制模块20发送的随路时钟。第二BLVDS接口模块12可以与BLVDS数据总线40电连接，用于传输第一控制模块10与第二控制模块20之间的数据交互信息。第一时延控制模块13与第二BLVDS接口模块12电连接，用于确定第二控制模块20向第一控制模块10发送数据时所需的时延信息，并将确定后的时延信息发送至各第二控制模块20，以使各第二控制模块20按照确定后的时延信息向第一控制模块10发送数据。

根据本发明实施例提供的第一控制模块10，采用第一BLVDS接口模块、第二BLVDS接口模块分别电连接BLVDS时钟总线及BLVDS数据总线，相对于采用RS485总线进行第一控制模块与第二控制模块之间的数据传输，能够极大的提高数据传输速率。

另外，申请人发现，采用BLVDS总线实现第一控制模块与第二控制模块的双向数据传输，是以第一控制模块为核心，调度各第二控制模块的数据传输。对于第一控制模块到第二控制模块，因为时钟与数据是保持同步关系，所以第二控制模块的接收正确的数据是比较容易的。但对于第二控制模块发送数据到第一控制模块，因为各第二控制模块需要通过第一控制模块发送的随路时钟来进行数据发送，另外各第二控制模块与第一控制模块的安装距离可能具有差异性，若各第二控制模块采用统一的时延值向第一控制模块发送数据，很难保证第一控制模块能够准确的接收数据。

而根据本发明实施例提供的第一控制模块10，设置了第一时延控制模块13，第一时延控制模块13用于确定第二控制模块20向第一控制模块10发送数据时所需的时延信息，并将确定后的时延信息发送给第二控制模块20，以使第二控制模块20按照确定后的时延信息向第一控制模块10发送数据，使得第二控制模块20能够以适合自身的时延信息向第一控制模块10发送数据，从而能够避免第二控制模块20具有位置差异性的情况下采用统一时延信息向第一控制模块10发送数据，导致第一控制模块10无法接收到准确数据的问题。

图3示出了本发明一种实施例提供的第一时延控制模块的结构示意图。如图3所示，第一时延控制模块13具体可以包括第一控制单元131、第一接收单元132及确定单元133。第一控制单元131用于控制第一控制模块10向第二控制模块20发送M次接入控制数据包；其中，M为大于1的正整数；第一接收单元132用于接收针对每次接入控制数据包发送的应答数据包，应答数据包包括时钟相位信息，各应答数据包中的时钟相位信息不同；确定单元133用于从多个不同的时钟相位信息中确定第二控制模块20向第一控制模块10发送数据时所需的时延信息。

在一些可选的实施例中，与第一控制模块10电连接的第二控制模块20的数量可以是N个，N可以是大于等于1的自然数。可以对N个第二控制模块20进行编号，用于标识第二控制模块20的身份。为了保证第一控制模块10能够准确接收各个第二控制模块20发送的数据，可以在第一控制模块10上电后，采用轮询方式依次控制第二控制模块20的接入。例如依次控制第一号到第N号第二控制模块20的接入。

以下实施例以控制第一号第二控制模块20的接入为例。

示例性的，第一控制单元131控制第一控制模块10向第二控制模块20发送M次接入控制数据包，M的取值可以取决于第二控制模块20的时钟相位点调整范围，例如M可以为8或16。第一控制模块10每次发送接入控制数据包之后，会侦听一次第二控制模块20发送的响应数据包，即第一接收单元132接收针对每次接入控制数据包发送的应答数据包。应答数据包可以包括时钟相位信息，各应答数据包中的时钟相位信息不同。例如，接收到M个应答数据包，M个应答数据包中的时钟相位信息均不同。然后确定单元133从M个不同的时钟相位信息中确定第二控制模块20向第一控制模块10发送数据时所需的时延信息。

根据本发明实施例，通过发送接入控制数据包并接收应答数据包，从应答数据包中的时钟相位信息中确定第二控制模块20向第一控制模块10发送数据时所需的时延信息，能够更准确的模拟实际情况，进一步保证所确定的时延信息的准确性。

在一些实施例中，请继续参考图3，第一时延控制模块13还可以包括第一校验单元134。第一校验单元134用于对每次接收到的应答数据包进行循环冗余校验(CyclicRedundancy Check，CRC)。相应的，确定单元133具体用于从多个循环冗余校验正确的应答数据包的时钟相位信息中，确定第二控制模块20向第一控制模块10发送数据时所需的时延信息。

示例性的，各应答数据包包括一个CRC基准值，第一校验单元134对每次接收到的应答数据包重新计算其CRC值，若针对该应答数据包重新计算的CRC值与其CRC基准值相同，则认为该应答数据包有效，并记录每个有效的应答数据包的时钟相位信息。进一步的，确定单元133从有效的应答数据包的时钟相位信息中确定第二控制模块20向第一控制模块10发送数据时所需的时延信息。

根据本发明实施例，可以避免无效的应答数据包的时钟相位信息的干扰，进一步保证所确定的时延信息的准确性。

在一些实施例中，时钟相位信息可以包括时钟相位值，确定单元133具体可以用于确定多个循环冗余校验正确的应答数据包的时钟相位值的中间值，将中间值作为第二控制模块20向第一控制模块10发送数据时所需的时延信息。

示例性的，等第一控制模块10执行完M个周期后(即发送M次接入控制数据包并侦听M次应答数据包后)，可以统计第二控制模块20发送应答数据包中的时钟相位值可靠范围区间，可以取第二控制模块20时钟相位值有效区间的中间值为最佳值，若中间值包括两个，可以取中间值的任意一个为最佳值。

根据本发明实施例，以时钟相位值有效区间的中间值作为最佳值，将中间值作为第二控制模块20向第一控制模块10发送数据时所需的时延信息，能够进一步保证所确定的时延信息的准确性。

在一些可选的实施例中，仍以第一号第二控制模块20为例，第一控制模块10可以将确定后的时延信息写入接入成功数据包，将该接入成功数据包发送给第一号第二控制模块20，待第一控制模块10接收到第一号第二控制模块20针对该接入成功数据包的接入成功应答包之后，则表示第一号第二控制模块20接入成功，第一控制模块10和第一号第二控制模块20则可以进行高层用户数据协议的交互。

可以按照上述实施例中控制第一号第二控制模块20的接入的方式，来控制第二号至第N号第二控制模块20的接入，在此不再赘述。

图4示出了本发明另一种实施例提供的第一控制模块的结构示意图。如图4所示，在一些可选的实施例中，第一控制模块10还可以包括第一锁相环(Phase Locked Loop，PLL)模块14、第一时钟分频(CLKDIV)模块15、第一并串转换模块16、第二并串转换模块17及第一串并转换模块18。

第一锁相环模块14与第一并串转换模块16、第二并串转换模块17、第一串并转换模块18电连接，用于对外部输入的时钟信号进行倍频处理，产生第一并串转换模块16、第二并串转换模块17、第一串并转换模块18所需的链路时钟。示例性的，针对工业分布式I/O模块，时钟关系是所有第二控制模块时钟都同步于第一控制模块，第一控制模块通过差分线发送时钟用于第二控制模块接收数据或发送数据使用。可以通过第一锁相环模块14的倍频功能灵活调整第一控制模块10及第二控制模块20的工作时钟频率。

第一时钟分频模块15与第一锁相环模块14、第一并串转换模块16、第二并串转换模块17、第一串并转换模块18电连接，用于对第一锁相环模块14倍频处理后的时钟信号进行分频处理，产生第一并串转换模块16、第二并串转换模块17、第一串并转换模块18所需的工作时钟。

示例性的，第一时钟分频模块15可以是对第一锁相环模块14倍频处理后的时钟信号进行5分频处理，产生第一并串转换模块16、第二并串转换模块17、第一串并转换模块18所需的低速时钟，同时也将分频处理后的时钟信号发送给第一时延控制模块13作为工作时钟。

第一并串转换模块16与第一BLVDS接口模块11电连接，用于产生随路时钟。第一并串转换模块16可以是OSER10，实现从并行10bit到1bit的并串转换。同时为了保证数据与时钟同步，OSER10也负责产生发送数据所需要的随路时钟，该随路时钟可以通过第一BLVDS接口模块11传输到第二控制模块20。

第二并串转换模块17与第一时延控制模块13及第二BLVDS接口模块12电连接，用于对第一时延控制模块13发送的接入控制数据包进行并串转换，并将并串转换后的接入控制数据包发送到第二BLVDS接口模块12。示例性的，第二并串转换模块17可以是OSER10，实现发送数据从并行10bit到1bit的并串转换。

第一串并转换模块18与第二BLVDS接口模块12及第一时延控制模块13电连接，用于对从第二BLVDS接口模块12接收的应答数据包进行串并转换，并将串并转换后的应答数据包发送到第一时延控制模块13。示例性的，第一串并转换模块18可以是IDES10，实现发送数据从串行1bit到10bit的串并转换。

根据本发明实施例，通过设置第一锁相环模块14、第一时钟分频模块15、第一并串转换模块16、第二并串转换模块17及第一串并转换模块18，能够进一步保证第一控制模块与第二控制模块之间能够正确、高速地进行数据交互。

在一些可选的实施例中，请继续参考图4，第一控制模块10还可以包括第一解码模块191及第一编码模块192。第一编码模块192与第一时延控制模块13及第二并串转换模块17电连接，用于响应于第一时延控制模块13的控制信号，编码产生接入控制数据包，并将接入控制数据包发送到第二并串转换模块17；第一解码模块191与第一时延控制模块13及第一串并转换模块18电连接，用于对从第一串并转换模块18接收的应答数据包进行解码处理，并将解码处理后的应答数据包发送到第一时延控制模块13。

示例性的，第一解码模块191可以是8B/10B解码模块，可以通过控制第一串并转换模块18的CALIB端信号完成链路数据的数据对齐功能；完成应答数据包开始和应答数据包结束的检测，并对有效应答数据包进行8B/10B解码。

示例性的，第一编码模块192可以是8B/10B编码模块，完成接入控制数据包的8B/10B编码、接入控制数据包开始、接入控制数据包结束及空闲特征码的插入。8B/10B编码的特性之一是保证直流(DC)平衡，可使得发送的“0”、“1”数量保持基本一致。通过8B/10B编码，可以保证传输的数据串在接收端能够被正确复原，即利用特殊的K代码帮助接收端进行还原数据。为了方便第一控制模块10与第二控制模块20间实现可靠的数据包的正确接收和解析，在BLVDS数据总线上传输的数据可以均经过8B/10B进行编码，并选择8B/10B编码中的不同K代码分别用来标识数据包的开始和结束及链路空闲填充。

在上述任一实施方式中，为了便于第二控制模块方便接收第一控制模块发送的数据，第一控制模块发送的随路时钟与接入控制数据包可具有90°相位关系。

图5示出了本发明一种实施例提供的第二控制模块的结构示意图。如图5所示，本发明实施例提供的第二控制模块20可以包括第二FPGA芯片2，第二FPGA芯片2包括第三BLVDS接口模块21、第四BLVDS接口模块22及第二时延控制模块23。第三BLVDS接口模块21与BLVDS时钟总线电连接，用于接收第一控制模块发送的随路时钟。第四BLVDS接口模块22与BLVDS数据总线电连接，用于传输第二控制模块与第一控制模块之间的数据交互信息。第二时延控制模块23与第四BLVDS接口模块22电连接，用于接收时延信息，并控制第二控制模块20按照时延信息向第一控制模块发送数据。

根据本发明实施例提供的第二控制模块20，采用第三BLVDS接口模块21、第四BLVDS接口模块22分别电连接BLVDS时钟总线及BLVDS数据总线，相对于采用RS485总线进行第一控制模块与第二控制模块之间的数据传输，能够极大的提高数据传输速率。

另外，根据本发明实施例提供的第二控制模块20，第二时延控制模块23接收时延信息，并控制第二控制模块20按照时延信息向第一控制模块发送数据，使得第二控制模块20能够以适合自身的时延信息向第一控制模块10发送数据，从而能够避免第二控制模块20具有位置差异性的情况下采用统一时延信息向第一控制模块发送数据，导致第一控制模块无法接收到准确数据的问题。

图6示出了本发明一种实施例提供的第二时延控制模块的结构示意图。如图6所示，第二时延控制模块23可以包括第二接收单元231及第二控制单元232。第二接收单元231用于接收接入控制数据包。接入控制数据包可以是第一控制模块发出的。第二控制单元232用于控制第二控制模块向第一控制模块发送针对接入控制数据包的应答数据包；其中，应答数据包包括时钟相位信息，每次发送的应答数据包中的时钟相位信息不同。

示例性的，仍以第一号第二控制模块20为例，第一号第二控制模块20上电后，实时侦听和接收接入控制数据包，接入控制数据包中包括第二控制模块20的编号，当接收到的接入控制数据包中的编号为本第二控制模块20的编号时，即第一号第二控制模块20接收到的接入控制数据包中的编号为1时，第一号第二控制模块20可以及时发送应答数据包。第二控制模块20每接收一次接入控制数据包，则响应一次应答数据包。第二控制模块20每次发送应答数据包时，第二控制单元232可以控制第二控制模块20调整用于数据发送的时钟相位信息，并把当前的时钟相位信息写入应答数据包中。

根据本发明实施例，通过接收接入控制数据包并响应应答数据包，并调整每次发送的应答数据包中的时钟相位信息，能够更准确的模拟实际情况，进一步保证所确定的时延信息的准确性。

在一些可选的实施例中，请继续参考图6，第二时延控制模块23还可以包括第二校验单元233。第二校验单元233用于对每次接收到的接入控制数据包进行循环冗余校验。相应的，第二控制单元232具体用于针对循环冗余校验正确的接入控制数据包，控制第二控制模块向第一控制模块发送应答数据包。

示例性的，各接入控制数据包包括一个CRC基准值，第二校验单元233对每次接收到的接入控制数据包重新计算其CRC值，若针对该接入控制数据包重新计算的CRC值与其CRC基准值相同，则认为该接入控制数据包有效。进一步的，第二控制单元232可以只针对有效的接入控制数据包，控制第二控制模块20向第一控制模块发送应答数据包。根据本发明实施例，可以避免无效的接入控制数据包的时钟相位信息的干扰，进一步保证所确定的时延信息的准确性。

图7示出了本发明另一种实施例提供的第二控制模块的结构示意图。如7所示，在一些可选的实施例中，第二控制模块20还可以包括第二锁相环模块24、第二时钟分频模块25、第三时钟分频模块26、第三并串转换模块27及第二串并转换模块28。

第二时钟分频模块25与第三BLVDS接口模块21及第二串并转换模块28电连接，用于对第三BLVDS接口模块21发送的随路时钟进行分频处理，产生第二串并转换模块28所需的工作时钟。示例性的，随路时钟为第一控制模块发送的，第二时钟分频模块25可以对接收的随路时钟进行5分频，产生第二串并转换模块28所需的低速时钟，并将分频处理后的时钟信号发送给第二时延控制模块23作为数据接收时钟。

第二锁相环模块24与第三BLVDS接口模块21及第三并串转换模块27电连接，用于对第三BLVDS接口模块21发送的随路时钟进行相位调整，并将相位调整后的随路时钟发送到第三并串转换模块27。示例性的，第二锁相环模块24可以响应于第二时延控制模块23的控制信号，对第一控制模块发送的随路时钟进行动态相位调整，并将调整后的时钟信号发送给第三并串转换模块27用于数据发送使用。

第三时钟分频模块26与第二锁相环模块24及第三并串转换模块27电连接，用于对第二锁相环模块24发送的相位调整后的随路时钟进行分频处理，并将分频处理后的随路时钟发送到第三并串转换模块27。示例性的，第三时钟分频模块26可以对第二锁相环模块24发送的时钟信号进行5分频处理，产生第三并串转换模块27所需的低速时钟，并将分频处理后的时钟信号发送给第二时延控制模块23作为数据发送时钟。

第三并串转换模块27与第二时延控制模块23及第四BLVDS接口模块22电连接，用于对第二时延控制模块23发送的应答数据包进行并串转换，并将并串转换后的应答数据包发送到第四BLVDS接口模块22。示例性的，第三并串转换模块27可以是OSER10，实现发送数据从并行10bit到1bit的并串转换。

第二串并转换模块28与第四BLVDS接口模块22及第二时延控制模块23电连接，用于对从第四BLVDS接口模块22接收的接入控制数据包进行串并转换，并将串并转换后的接入控制数据包发送到第二时延控制模块23。示例性的，第二串并转换模块28可以是IDES10，实现发送数据从串行1bit到10bit的串并转换。

根据本发明实施例，通过设置第二锁相环模块24、第二时钟分频模块25、第三时钟分频模块26、第三并串转换模块27及第二串并转换模块28，能够进一步保证第一控制模块与第二控制模块之间能够正确、高速地进行数据交互。

在一些可选的实施例中，请继续参考图7，第二控制模块20还可以包括第二解码模块291及第二编码模块292。第二编码模块292与第二时延控制模块23及第三并串转换模块27电连接，用于响应于第二时延控制模块23的控制信号，编码产生应答数据包，并将应答数据包发送到第三并串转换模块27。第二解码模块291与第二时延控制模块23及第二串并转换模块28电连接，用于对从第二串并转换模块28接收的接入控制数据包进行解码处理，并将解码处理后的接入控制数据包发送到第二时延控制模块23。

示例性的，第二解码模块291可以是8B/10B解码模块，可以通过控制第二串并转换模块28的CALIB端信号完成链路数据的数据对齐功能；完成接入控制数据包开始和接入控制数据包结束的检测，并对有效接入控制数据包进行8B/10B解码。

示例性的，第二编码模块292可以是8B/10B编码模块，完成应答数据包的8B/10B编码、应答数据包开始、应答数据包结束及空闲特征码的插入。8B/10B编码的特性之一是保证直流(DC)平衡，可使得发送的“0”、“1”数量保持基本一致。通过8B/10B编码，可以保证传输的数据串在接收端能够被正确复原，即利用特殊的K代码帮助接收端进行还原数据。为了方便第一控制模块10与第二控制模块20间实现可靠的数据包的正确接收和解析，在BLVDS数据总线上传输的数据可以均经过8B/10B进行编码，并选择8B/10B编码中的不同K代码分别用来标识数据包的开始和结束及链路空闲填充。

应当理解的是，本发明实施例提供的数据传输系统100采用以上任一实施例中的第一控制模块10及第二控制模块20，因此，本发明实施例提供的数据传输系统100具有以上任一实施例中的第一控制模块10及第二控制模块20的有益效果，具体可以参考上述实施例对于第一控制模块10及第二控制模块20的具体说明，在此不再赘述。

图8示出了本发明一种实施例提供的数据传输控制方法的流程示意图。如图8所示，本发明实施例还提供一种数据传输控制方法，用于如上述任一实施例的数据传输系统100，该方法可以包括以下步骤：

S10，第一控制模块10确定第二控制模块20向第一控制模块10发送数据时所需的时延信息；

S20，第一控制模块10将确定后的时延信息发送给第二控制模块20；

S30，第二控制模块20按照时延信息向第一控制模块10发送数据。

根据本发明实施例提供的数据传输控制方法，第一控制模块10确定第二控制模块20向第一控制模块10发送数据时所需的时延信息，并将确定后的时延信息发送给第二控制模块20，以使第二控制模块20按照确定后的时延信息向第一控制模块10发送数据，使得第二控制模块20能够以适合自身的时延信息向第一控制模块10发送数据，从而能够避免第二控制模块20具有位置差异性的情况下采用统一时延信息向第一控制模块10发送数据，导致第一控制模块10无法接收到准确数据的问题。

在一些可选的实施例中，第一控制模块10可以通过向第二控制模块20多次发送接入控制数据包，并侦听和接收第二控制模块20发送的响应数据包，第二控制模块20可以调整响应数据包中的相位信息，从而使得每个响应数据包具有不同的相位信息，第一控制模块10可以从多个响应数据包中的相位信息中确定第二控制模块20所需的时延信息。

应当理解的是，本发明实施例提供的数据传输控制方法用于上述任一实施例中的数据传输系统100，因此，本发明实施例提供的数据传输控制方法具有以上任一实施例中的数据传输系统100的有益效果，具体可以参考上述实施例对于数据传输系统100的具体说明，在此不再赘述。

以上所述，仅为本发明的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。

Claims (13)

1.一种第一控制模块，其特征在于，包括：第一FPGA芯片，所述第一FPGA芯片包括第一BLVDS接口模块、第二BLVDS接口模块及第一时延控制模块；

所述第一BLVDS接口模块与BLVDS时钟总线电连接，用于传输所述第一控制模块向第二控制模块发送的随路时钟；

所述第二BLVDS接口模块与BLVDS数据总线电连接，用于传输所述第一控制模块与所述第二控制模块之间的数据交互信息；

所述第一时延控制模块与所述第二BLVDS接口模块电连接，用于确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息，并将确定后的所述时延信息发送至各所述第二控制模块，以使各所述第二控制模块按照确定后的所述时延信息向所述第一控制模块发送数据。

2.根据权利要求1所述的第一控制模块，其特征在于，所述第一时延控制模块具体包括：

第一控制单元，用于控制所述第一控制模块向所述第二控制模块发送M次接入控制数据包；其中，M为大于1的正整数；

第一接收单元，用于接收针对每次所述接入控制数据包发送的应答数据包，所述应答数据包包括时钟相位信息，各所述应答数据包中的时钟相位信息不同；

确定单元，用于从多个不同的所述时钟相位信息中确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息。

3.根据权利要求2所述的第一控制模块，其特征在于，所述第一时延控制模块还包括：

第一校验单元，用于对每次接收到的所述应答数据包进行循环冗余校验；

相应的，所述确定单元具体用于从多个循环冗余校验正确的所述应答数据包的时钟相位信息中，确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息。

4.根据权利要求3所述的第一控制模块，其特征在于，所述时钟相位信息包括时钟相位值，所述确定单元具体用于确定多个循环冗余校验正确的所述应答数据包的时钟相位值的中间值，将所述中间值作为所述第二控制模块向所述第一控制模块发送数据时所需的时延信息。

5.根据权利要求2-4任一项所述的第一控制模块，其特征在于，所述第一控制模块还包括第一锁相环模块、第一时钟分频模块、第一并串转换模块、第二并串转换模块及第一串并转换模块；

所述第一锁相环模块与所述第一并串转换模块、第二并串转换模块、第一串并转换模块电连接，用于对外部输入的时钟信号进行倍频处理，产生所述第一并串转换模块、第二并串转换模块、第一串并转换模块所需的链路时钟；

所述第一时钟分频模块与所述第一锁相环模块、第一并串转换模块、第二并串转换模块、第一串并转换模块电连接，用于对所述第一锁相环模块倍频处理后的时钟信号进行分频处理，产生所述第一并串转换模块、第二并串转换模块、第一串并转换模块所需的工作时钟；

所述第一并串转换模块与所述第一BLVDS接口模块电连接，用于产生所述随路时钟；

所述第二并串转换模块与所述第一时延控制模块及所述第二BLVDS接口模块电连接，用于对所述第一时延控制模块发送的所述接入控制数据包进行并串转换，并将并串转换后的所述接入控制数据包发送到所述第二BLVDS接口模块；

所述第一串并转换模块与所述第二BLVDS接口模块及第一时延控制模块电连接，用于对从所述第二BLVDS接口模块接收的所述应答数据包进行串并转换，并将串并转换后的所述应答数据包发送到所述第一时延控制模块。

6.根据权利要求5所述的第一控制模块，其特征在于，所述第一控制模块还包括第一解码模块及第一编码模块；

所述第一编码模块与所述第一时延控制模块及所述第二并串转换模块电连接，用于响应于所述第一时延控制模块的控制信号，编码产生所述接入控制数据包，并将所述接入控制数据包发送到所述第二并串转换模块；

所述第一解码模块与所述第一时延控制模块及所述第一串并转换模块电连接，用于对从所述第一串并转换模块接收的所述应答数据包进行解码处理，并将解码处理后的所述应答数据包发送到所述第一时延控制模块。

7.一种第二控制模块，其特征在于，包括第二FPGA芯片，所述第二FPGA芯片包括第三BLVDS接口模块、第四BLVDS接口模块及第二时延控制模块；

所述第三BLVDS接口模块与BLVDS时钟总线电连接，用于接收第一控制模块发送的随路时钟；

所述第四BLVDS接口模块与BLVDS数据总线电连接，用于传输所述第二控制模块与所述第一控制模块之间的数据交互信息；

所述第二时延控制模块与所述第四BLVDS接口模块电连接，用于接收时延信息，并控制所述第二控制模块按照所述时延信息向所述第一控制模块发送数据。

8.根据权利要求7所述的第二控制模块，其特征在于，所述第二时延控制模块具体包括：

第二接收单元，用于接收接入控制数据包；

第二控制单元，用于控制所述第二控制模块向所述第一控制模块发送针对所述接入控制数据包的应答数据包；其中，所述应答数据包包括时钟相位信息，每次发送的所述应答数据包中的时钟相位信息不同。

9.根据权利要求8所述的第二控制模块，其特征在于，所述第二时延控制模块还包括：

第二校验单元，用于对每次接收到的所述接入控制数据包进行循环冗余校验；

相应的，所述第二控制单元具体用于针对循环冗余校验正确的所述接入控制数据包，控制所述第二控制模块向所述第一控制模块发送所述应答数据包。

10.根据权利要求8-9任一项所述的第二控制模块，其特征在于，所述第二控制模块还包括第二锁相环模块、第二时钟分频模块、第三时钟分频模块、第三并串转换模块及第二串并转换模块；

所述第二时钟分频模块与所述第三BLVDS接口模块及所述第二串并转换模块电连接，用于对所述第三BLVDS接口模块发送的所述随路时钟进行分频处理，产生所述第二串并转换模块所需的工作时钟；

所述第二锁相环模块与所述第三BLVDS接口模块及所述第三并串转换模块电连接，用于对所述第三BLVDS接口模块发送的所述随路时钟进行相位调整，并将相位调整后的所述随路时钟发送到所述第三并串转换模块；

所述第三时钟分频模块与所述第二锁相环模块及第三并串转换模块电连接，用于对第二锁相环模块发送的相位调整后的所述随路时钟进行分频处理，并将分频处理后的所述随路时钟发送到所述第三并串转换模块；

所述第三并串转换模块与所述第二时延控制模块及所述第四BLVDS接口模块电连接，用于对所述第二时延控制模块发送的所述应答数据包进行并串转换，并将并串转换后的所述应答数据包发送到所述第四BLVDS接口模块；

所述第二串并转换模块与所述第四BLVDS接口模块及第二时延控制模块电连接，用于对从所述第四BLVDS接口模块接收的所述接入控制数据包进行串并转换，并将串并转换后的所述接入控制数据包发送到所述第二时延控制模块。

11.根据权利要求10所述的第二控制模块，其特征在于，所述第二控制模块还包括第二解码模块及第二编码模块；

所述第二编码模块与所述第二时延控制模块及所述第三并串转换模块电连接，用于响应于所述第二时延控制模块的控制信号，编码产生所述应答数据包，并将所述应答数据包发送到所述第三并串转换模块；

所述第二解码模块与所述第二时延控制模块及所述第二串并转换模块电连接，用于对从所述第二串并转换模块接收的所述接入控制数据包进行解码处理，并将解码处理后的所述接入控制数据包发送到所述第二时延控制模块。

12.一种数据传输系统，其特征在于，包括如权利要求1-7任一项所述的第一控制模块和如权利要求8-11所述的所述第二控制模块，以及BLVDS时钟总线及BLVDS数据总线；

所述BLVDS时钟总线电连接所述第一控制模块的第一BLVDS接口模块和多个所述第二控制模块的第三BLVDS接口模块；

所述BLVDS数据总线电连接所述第一控制模块的第二BLVDS接口模块和多个所述第二控制模块的第四BLVDS接口模块。

13.一种数据传输控制方法，其特征在于，用于如权利要求12所述的数据传输系统，所述方法包括：

第一控制模块确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息；

所述第一控制模块将确定后的所述时延信息发送给所述第二控制模块；

所述第二控制模块按照所述时延信息向所述第一控制模块发送数据。

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