CN104571264A - 一种时延调整方法和装置 - Google Patents

Abstract

本发明实施例提供了一种时延调整方法和装置，该方法包括：现场可编程门阵列FPGA接收训练序列；比较预定的训练序列和接收的训练序列；根据比较结果，对FPGA的数据时延和随路时钟进行调整。本申请实现了自动调整时延的目的，从而提高了调整的效率。

Description

一种时延调整方法和装置

技术领域

本发明涉及电路技术领域，特别是涉及一种时延调整方法和装置。

背景技术

现场可编程门阵列(Field－Programmable Gate Array，FPGA)是专用集成电路领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。当通过FPGA接收数据时，可以通过人工方式调整信号时延(数据时延)或随路时钟，从而获得正确的数据。下面对这两种方式进行说明。

(1)人工调整信号时延

在FPGA代码中加入时延调整模块对数据进行延时调整。使用该方法时，首先在FPGA的延时调整模块中设置一个时延值，并将数模转换器(Analog to Digital Converter，ADC)芯片设置为调试模式，使ADC芯片发送可以预知的数据，例如预定的训练序列，通过人工在FPGA侧观察从ADC芯片接收到的数据是否出错，来对延时调整模块的时延值进行更改，从而测量出FPGA接收数据不出错时的时延范围，然后，将数据的时延值设置为测量出的时延范围的中心位置，其原理如图1所示。

在图1中，Clk是ADC芯片的随路时钟，数据(Data)是FPGA接收到的没有经过延时的数据，数据延迟1(Data_dly1)与数据延迟2(Data_dly2)为不同信号时延下对应的数据，Td1和Td2为相对于上一次延时的数据，新的时延数据所增加的延时偏移量，最后得到FPGA接收数据不出错时的时延范围为0--Td1+Td2，将时延调整为(Td1+Td2)/2。

人工调整信号时延具有以下缺点：需要人为干预，调整效率较低，对人员的专业度和熟练度要求较高；另外，由于不同印制电路板走线不可能严格一致，所以必须对每台设备单独调整时延，这在设备进入大规模投产阶段后会浪费大量的人力。

(2)人工调整时钟相位

在FPGA代码中加入锁相环(Phase Locked Loop，PLL)模块来对AD数据的随路时钟进行移相调整，通过时钟相位的调整测量出FPGA接收数据不出错时的相位范围。将最终的相位偏移设置为测量出的相位范围的中心位置，其原理如图2所示。

在图2中，时钟相位1(Clk_p1)与时钟相位2(Clk_p2)为不同相移下对应的时钟，P1和P2为相对于上一次相移后时钟，新的移相后的时钟所增加的相位偏移量，最后得到接收数据不出错时的相位范围为0--P1+P2，调整后的时钟相位为(P1+P2)/2。

图3是现有技术中进行时钟相位调整的装置的示意图，在图3中，PLL为时钟相位调整模块，双数据率端口输出(Input of Double Data Rate port，IDDR)为将双边沿数据转换为单边沿数据的模块；DDR时钟(ddr_clk)为ADC芯片给出的随路时钟，DDR数据(ddr_data)为从ADC芯片接收的双边沿数据，控制接口(ctrl_port)为人工调整时钟相位的接口，PLL时钟(pll_clk)为PLL模块输出的调整相位后的时钟，数据(data)为ddr_data经过IDDR模块后恢复出来的单边沿数据。

ddr_data数据直接进入IDDR模块，操作人员通过ctrl-port控制PLL模块，使输出的pll_clk的相位不断变化，从而获得对ddr_data的最佳采样时钟，实现对随路时钟的相位来进行。

人工调整时钟相位具有以下缺点：需要人为干预，调整效率较低，对人员的专业度和熟练度要求较高；另外，该方法在各比特位数据时延严格一致的情况下，能够很好地满足要求，但是在各比特位时延不一致，采样速率又很高的情况下，数据的采样窗口可能会变为0，这就导致单独调整随路时钟相位不能够采到正确的数据。

因此，目前需要本领域技术人员迫切解决的一个技术问题就是：如何提高FPGA调整数据时延的效率。

发明内容

本发明实施例所要解决的技术问题是提供一种时延调整方法方法和装置，以便提高FPGA调整数据时延的效率。

为了解决上述问题，本发明公开了一种时延调整方法，包括：现场可编程门阵列FPGA接收训练序列；比较预定的训练序列和接收的训练序列；根据比较结果，对FPGA的数据时延和随路时钟进行调整。

优选地，根据比较结果，对FPGA的数据时延和随路时钟进行调整，包括：当比较结果为预定的训练序列和接收的训练序列不同时，对FPGA的数据时延和随路时钟进行调整。

优选地，对FPGA的数据时延和随路时钟进行调整，包括：对FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。

优选地，根据比较结果，对FPGA的数据时延和随路时钟进行调整，包括：根据比较结果，对FPGA的数据时延和随路时钟进行逐比特位调整。

优选地，FPGA接收训练序列，包括：FPGA接收来自数模转换器ADC芯片的训练序列。

为了解决上述问题，本发明公开了一种时延调整装置，包括：接收模块，用于接收训练序列；比较模块，用于比较预定的训练序列和接收的训练序列；调整模块，用于根据比较结果，对现场可编程门阵列FPGA的数据时延和随路时钟进行调整。

优选地，调整模块用于：当比较结果为预定的训练序列和接收的训练序列不同时，对FPGA的数据时延和随路时钟进行调整。

优选地，调整模块用于：对FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。

优选地，比较模块用于：根据比较结果，对FPGA的数据时延和随路时钟进行逐比特位调整。

优选地，接收模块用于接收来自数模转换器ADC芯片的训练序列。

与现有技术相比，本发明实施例包括以下优点：

在现有技术中，需要手动对FPGA的数据时延或随路时钟进行调整，调整效率低。在本发明实施例中，通过对接收到的训练序列和预定的训练序列进行比较，根据比较结果对FPGA的数据时延和随路时钟进行调整，实现了自动调整时延的目的，从而提高了调整的效率。

附图说明

图1是人工调整信号时延的方法的示意图；

图2是人工调整随路时钟的方法的示意图；

图3是人工调整随路时钟的装置的示意图；

图4是根据本发明实施例一的一种时延调整方法实施例的步骤流程图；

图5是根据本发明实施例二的一种时延调整方法的示意图；

图6是根据本发明实施例二的一种调整控制模块的示意图；

图7是根据本发明实施例二的调整时延之前的时钟和信号的关系示意图；

图8是根据本发明实施例二的调整时延之后的时钟和信号的关系示意图；

图9是根据本发明实施例三的一种时延调整装置实施例的结构框图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

本发明实施例的核心构思之一在于，在FPGA对高速AD并行接口的时延调整过程中，控制ADC芯片发送设定好的训练序列，在FPGA侧根据接收到的训练序列与设定的训练序列进行对比，利用IDLEAY原语同时对随路时钟和并行数据进行时延调整，使得调整后的各个并行比特位的采样窗中心对齐，对AD随路时钟的调整使采样时钟更容易接近采样窗的中心，从而很好的改善了并行数据的整体采样窗，其中，对比过程可以在FPGA中的状态机实现，并由该状态机控制对每个通道的时延单独进行调整。

实施例一

参照图4，示出了本发明的一种时延调整方法实施例的步骤流程图，具体可以包括如下步骤：

步骤402，FPGA接收训练序列；

在具体实现时，FPGA可以从ADC芯片接收训练序列，例如，ADC芯片在FPGA的控制下向FPGA发送该训练序列，从而FPGA可以从ADC芯片接收到训练序列。需要说明的是，FPGA也可以从其他来源处接收训练序列，只要该训练序列是设定好的序列即可。

步骤404，比较预定的训练序列和接收的训练序列；

在本发明实施例的一个优选实例中，FPGA接收的训练序列可以是预先设定好的，FPGA中保存有该设定好的序列。FPGA可以先不对该训练序列进行调整，这样，FPGA的IDDR模块发出的数据就是FPGA接收到的训练序列，将IDDR模块发出的数据和FPGA中保存的预定的训练序列进行比较。

步骤406，根据比较结果，对FPGA的数据时延和随路时钟进行调整。

在具体实现时，当比较结果为预定的训练序列和接收的训练序列不同时，对FPGA的数据时延和随路时钟进行调整。例如，对FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。通过该实施例，能够方便地对数据时延和随路时钟进行调整。

在本发明实施例的一个优选实现方式中，可以根据步骤404中的比较结果，对FPGA的数据时延和随路时钟进行逐比特位调整。

在现有技术中，需要手动对FPGA的数据时延或随路时钟进行调整，调整效率低。在本发明实施例中，通过对接收到的训练序列和预定的训练序列进行比较，根据比较结果对FPGA的数据时延和随路时钟进行调整，实现了自动调整时延的目的，从而提高了调整的效率。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。

实施例二

本发明实施例还提供了一种时延调整方案，利用程序对每个通道的时延单独进行调整，进而实现自动调整时钟与数据间的关系的目的。

图5是根据本发明实施例的时延调整方法的示意图，在图5中，IDELAY为输入时延调整模块，IDDR为将双边沿数据转换为单边沿数据的模块，控制器(ctrl_matchine)为调整控制模块；DDR时钟(ddr_clk)为ADC给出的随路时钟，DDR数据(ddr_data)为ADC芯片送来的双边沿数据，延迟时钟(delay_clk)为IDELAY模块输出的调整时延后的时钟，数据(data)为ddr_data经过IDDR模块后恢复出来的单边沿数据。

通过上述装置，可以对AD接口的时延进行时钟和数据两方面的调整，具体地，ddr_data数据和ddr_clk随路时钟经过IDELAY模块调整时延后进入IDDR模块。在本实施例中，通过ctrl_matchine模块实现对来自ADC芯片的信号时延的自动调整。ctrl_matchine模块对IDELAY模块进行控制，使输出的时钟和数据的时延不断变化，从扩大数据采样窗和调整最佳采样点两方面对ADC信号时延进行改善。

图6是根据本发明实施例的调整控制模块的示意图，如图6所示，该调整控制模块包括三个子模块，分别为资源共享控制(resource_sharing_control)、比特对齐器(bit_allign_machine)、和时钟对齐器(clk_allign_machine)，另外，该调整控制模块还包含一些与FPGA硬件相关的原语。各个子模块的作用如下：

resource_sharing_control模块：用于在bit_allign_machine模块将一个通道的延时调整完毕后，将bit_allign_machine的输入与输出切换到下一个通道，并在所有通道延时调整完毕后拉高对齐完成(allign_done)信号。

bit_allign_machine模块：用于调整数据延时，使时钟上升沿所在位置为数据中心位置。

clk_allign_machine模块：用于调整时钟延时，使时钟上升沿所在位置移动到正确数据的边缘位置。

通过该调整控制模块，可以通过以下方法对数据时延进行调整：在调整控制模块使能之后，FPGA开始接收训练序列，首先，由clk_allign_machine模块对时钟信号进行调整，使时钟上升沿能够采集到正确的数据，在调整时钟的过程中，rst_bit_machine(通道复位)信号为高电平，对bit_allign_machine模块进行去使能。在时钟调整结束之后，使能bit_allign_machine模块，使用该模块对每个通道的数据进行延时调整。在一个通道的延时调整结束之后，通过通道完成(ch_done)信号告知resource_sharing_control模块对通道进行切换。在所有通道的延时调整完毕之后，拉高对齐完成(allign_done)信号，告知外部模块延时调整结束。

下面通过仿真结果对本实施例实现的效果进行说明。

图7是根据本发明实施例的调整时延之前的时钟和信号的关系示意图，该图示出了FPGA未对接收到的信号进行时延调整时，随路时钟与IDDR输出的DDR信号之间的关系。当各个通道的训练序列均设置为2’b01时，DDR数据通道(DATA_RX_BUF)与DDR时钟信号(RXCLK)之间的关系如图7所示，DATA_IDDR_ORIG为根据DDR时钟信号和数据信号恢复出来的并行数据信号，恢复出来的并行数据各个通道均为2’b10，与期望接收到的数据相反。

图8是根据本发明实施例的调整时延之后的时钟和信号的关系示意图，该图示出了通过本实施例的方法对接收到的信号进行时延调整之后，随路时钟与IDDR输出的DDR信号之间的关系。如图8所示，RXCLK的上升沿和下降沿均调整到了DATA_RX_BUF的中心位置，并且，DATA_IDDR_ORIG信号为期望接收到的数据。

通过本实施例的方法，能够实现ADC信号时延的自动调整，而且适用于数据采样窗极小的情况。另外，在现有技术中，随着基站处理带宽的增加，对数据速率有更高的要求，导致数据采样窗越来越小，并且，由于并行传输各比特的时延值不用，导致采样窗进一步减小。在本实施例中，在调整AD并行接口数据时延过程中，对数据通道进行逐比特位调整，这种按比特调整时延的方式，在采样窗极小的情况下，仍然能够对时延做出正确调整，并能够增大采样窗的长度。

实施例三

参照图9，示出了本发明一种时延调整装置实施例的结构框图，该装置可以是FPGA，如图9所示，该装置可以包括如下模块：

接收模块902，用于接收训练序列；

比较模块904，用于比较预定的训练序列和接收的训练序列；

调整模块906，用于根据比较结果，对FPGA的数据时延和随路时钟进行调整。

在本发明实施例的一个优选实例中，调整模块906用于：

当比较结果为预定的训练序列和接收的训练序列不同时，对FPGA的数据时延和随路时钟进行调整。

在本发明实施例的一个优选实例中，调整模块906用于：

对FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；

对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。

在本发明实施例的一个优选实例中，比较模块904用于：

根据比较结果，对FPGA的数据时延和随路时钟进行逐比特位调整。

在本发明实施例的一个优选实例中，接收模块902用于接收来自ADC芯片的训练序列。

对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种时延调整方法和装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种时延调整方法，其特征在于，包括：

现场可编程门阵列FPGA接收训练序列；

比较预定的训练序列和所述接收的训练序列；

根据比较结果，对所述FPGA的数据时延和随路时钟进行调整。

2.根据权利要求1所述的方法，其特征在于，根据比较结果，对所述FPGA的数据时延和随路时钟进行调整，包括：

当所述比较结果为所述预定的训练序列和所述接收的训练序列不同时，对所述FPGA的数据时延和随路时钟进行调整。

3.根据权利要求2所述的方法，其特征在于，对所述FPGA的数据时延和随路时钟进行调整，包括：

对所述FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；

对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。

4.根据权利要求1所述的方法，其特征在于，根据比较结果，对所述FPGA的数据时延和随路时钟进行调整，包括：

根据所述比较结果，对所述FPGA的数据时延和随路时钟进行逐比特位调整。

5.根据权利要求1至4中任一项所述的方法，其特征在于，FPGA接收训练序列，包括：

所述FPGA接收来自数模转换器ADC芯片的训练序列。

6.一种时延调整装置，其特征在于，包括：

接收模块，用于接收训练序列；

比较模块，用于比较预定的训练序列和所述接收的训练序列；

调整模块，用于根据比较结果，对现场可编程门阵列FPGA的数据时延和随路时钟进行调整。

7.根据权利要求6所述的装置，其特征在于，所述调整模块用于：

当所述比较结果为所述预定的训练序列和所述接收的训练序列不同时，对所述FPGA的数据时延和随路时钟进行调整。

8.根据权利要求7所述的装置，其特征在于，所述调整模块用于：

对所述FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；

对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。

9.根据权利要求6所述的装置，其特征在于，所述比较模块用于：

根据所述比较结果，对所述FPGA的数据时延和随路时钟进行逐比特位调整。

10.根据权利要求6至9中任一项所述的装置，其特征在于，所述接收模块用于接收来自数模转换器ADC芯片的训练序列。