CN105578585A - 一种确定链路延时的方法、装置和通信设备 - Google Patents

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Abstract

本发明公开了一种确定链路延时的方法，该方法包括：依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同。本发明还同时公开了一种实现所述方法的装置和通信设备。

Description

一种确定链路延时的方法、装置和通信设备
技术领域
本发明涉及无线通信领域中的JESD204B接口技术，尤其涉及一种基于JESD204B接口的确定链路延时的方法、装置和通信设备。
背景技术
目前，日益增加的基站数据吞吐量的需求导致了无线通信单元的元件成本和功耗都有所增加，并使得相关印刷电路板和接口更加复杂，同时更加强调对信号完整性的要求。
因此，若继续采用传统的并行低电压差分信号(Low-VoltageDifferentialSignaling，LVDS)I/O接口，则对于降低成本、提高系统可靠性、提高集成度、缩短上市时间以及降低设计复杂度等要求已经不适应，所以固态技术协会(JEDEC)发布了适用于模拟数字转换(ADC)/数字模拟转换(DAC)的通用接口的JESD204B接口标准。
随着JESD204B接口标准的提出，如何在接收侧实现多个数据通道(lane)的对齐，并保证链路的确定性延时，成为了采用JESD204B接口标准急需解决的问题。但是，JESD204B接口协议限制数据发送端到数据接收端的处理延时最大不得超过一个本地多帧时钟(LocalMultiFrameClock，LMFC)(或者称为本地复帧头)的长度，且各个lane之间的延时差也不能超过一个LMFC的长度，而LMFC的长度最小可为17个字节，由于延时越短对应的板级走线也越短，所以，上述协议的限制对硬件处理和板级走线的要求很高，大大增加了设计实现的复杂度。
发明内容
为解决现有存在的技术问题，本发明实施例提供一种确定链路延时的方法、装置和通信设备。
本发明实施例提供了一种确定链路延时的方法，该方法包括：
依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；
依据系统参考(SYSREF)信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；
其中，所述第二LMFC的周期与所述第三LMFC的周期相同。
其中，所述分频后得到的对应每个数据通道的第二LMFC的周期大于分频前所有数据通道中数据传输延时最大的数据通道对应的数据传输延时差。
其中，所述依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，包括：
对已接收的每个数据通道的数据进行解析，依据所述每个数据通道的数据中已有的初始化通道对齐序列(ILA)信息，解析得到所述第一LMFC；依据预先设置的分频倍数对所述解析得到的所述第一LMFC进行分频，得到第二LMFC。
其中，所述依据所述第二LMFC将所述每个数据通道中的数据写入缓存，包括：
对于每个数据通道，通过所述第二LMFC的第一个有效信号将所述缓存的数据写地址清零，之后将所述每个数据通道中的数据依次写入缓存中。
其中，所述每个数据通道中数据传输的延时差为：(N-1)*T_LMFC；
其中，所述N为预设的分频倍数，所述T_LMFC为一个标准的LMFC的长度。
其中，所述依据所述第三LMFC将每个数据通道中的数据从缓存中读出，包括：
对于每个数据通道，通过所述第三LMFC的第一个有效信号将所述缓存的读地址清零，之后将所述每个数据通道中的数据依次从缓存中读出。
本发明实施例还提供了一种确定链路延时的装置，该装置包括：分频与写入控制单元、缓存和读取控制单元；其中，
所述分频与写入控制单元，用于依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；
所述读取控制单元，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；
其中，所述第二LMFC的周期与所述第三LMFC的周期相同。
其中，所述分频与写入控制单元包括：分频模块和写入模块；其中，
所述分频模块，用于依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC；
所述写入模块，用于依据所述分频模块产生的所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存。
其中，所述读取控制单元包括：LMFC生成模块和读取模块；其中，
所述LMFC生成模块，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC；
所述读取模块，用于依据所述LMFC生成模块生成的所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出。
本发明实施例还提供了一种确定链路延时的通信设备，所述通信设备包括上文所述的装置。
本发明实施例提供的确定链路延时的方法、装置和通信设备，依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；依据系统参考(SYSREF)信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同。可见，本发明实施例放宽了现有链路处理延时限制要求，可降低时钟(JESD204B接口接收数据的处理时钟)频率和链路处理的复杂度；另外，缓存的设置可以支持不同数据通道在数据对齐之前的不同延时差，由于延时可大于一个标准LMFC的长度，增大了通道传输处理时钟周期数，因此可相应降低对板级走线的设计要求，降低设计的复杂度。
此外，随着应用场景的变化，本发明实施例只需改变第二LMFC和第三LMFC长度的配置，即：依据场景的变化改变所述预设的分频倍数和LMFC间隔，且相应改变缓存的大小即可，具有较强的灵活性。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本发明实施例所述确定链路延时的方法实现流程图；
图2为本发明实施例所述确定链路延时的原理示意图；
图3为本发明实施例所述确定链路延时的装置结构示意图；
图4为本发明实施例所述分频与写入控制单元的结构示意图；
图5为本发明实施例所述读取控制单元的结构示意图。
具体实施方式
本发明的实施例中，依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同。
这里，本发明实施例所述方法在接收侧实现，相应的接收处理流程即为：从ADC向JESD204B接口数据通道传输数据的过程。
需要说明的是，由于本发明实施例的方法基于JESD204B接口，所以能广泛适用于现有ADC器件的需求。
下面结合附图及具体实施例对本发明作进一步详细说明。
图1为本发明实施例所述确定链路延时的方法实现流程图，如图1所示，该方法包括：
步骤101：依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；
具体的，解析已接收的每个数据通道的数据，依据所述每个数据通道的数据中已有的初始化通道对齐序列(InitialLaneAlignment，ILA)信息，解析得到第一LMFC，即：随路的LMFC，之所以为随路的LMFC是因为所述LMFC是从随路传输的数据里解析所得，而非本地恢复的，而且，解析所得的每个数据通道的第一LMFC并不相同，即各个数据通道的第一LMFC不对齐；依据预先设置的分频倍数对所述解析所得的所述第一LMFC进行分频，得到与每个数据通道对应的所述第二LMFC，即：新的、扩展的随路LMFC；依据所述第二LMFC分别将所述每个数据通道中的数据写入每个数据通道各自对应的缓存中，具体的，对于每个数据通道，通过所述第二LMFC的第一个有效信号将所述缓存的数据写地址清零，之后将所述每个数据通道中的数据依次写入缓存中。
当然，这里也可以选择所述第二LMFC的第二个有效信号将数据写地址清零，但是必须保证一次分频配置下只能清除一次，不能连续清除。
另外，不同数据通道由于传输数据的延时不同，因此，数据被写入缓存的时刻也可能是不一样的。
其中，在设置所述分频倍数时需要考虑以下几点：
1)对于单数据通道的情况，需考虑单数据通道的数据从对端JESD204B接口组帧到本地JESD204B接口解帧的整个传输链路的延时差，即：单数据通道的数据传输的延时差，那么，分频后的LMFC周期需要大于分频前的传输延时差；
2)对于多数据通道的情况，需考虑多数据通道的数据从对端JESD204B接口组帧到本地JESD204B接口解帧的整个传输链路的延时差，即：每个数据通道的数据传输的延时差，分频后的LMFC周期需大于分频前最大传输延时通道的延时差。
因此，对于本发明实施例所述多数据通道的数据传输，所述分频后得到的第二LMFC的周期大于分频前所有数据通道中数据传输延时最大的数据通道对应的数据传输延时差。
另外，本发明实施例针对不同数据通道的所述预设的分配倍数必须要保持一样；所以，只需配置一个分频倍数即可。
在本发明实施例中，为了保证在存储每个数据通道中的数据之前缓存中没有其他数据，在实际操作时需首先利用所述第二LMFC清除缓存的写地址，具体如上文所述。
步骤102：依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同；
这里，所述SYSREF信号为JESD204B接口协议中的已有信号，发送侧根据所述SYSREF信号确定数据发送的起点，并根据所述SYSREF信号产生协议标准的LMFC，即上文所述的第一LMFC，如图2所示，在JESD204B接口协议中，发送侧从第2个LMFC开始发送数据。
该步骤中，依据所述SYSREF信号以及预设的LMFC间隔产生新的、统一的LMFC，即产生第三LMFC，相邻两个所述第三LMFC之间的间隔与相邻两个所述第二LMFC之间的间隔相同，即：所述第三LMFC与所述第二LMFC两者的周期相同；在所述第三LMFC的边界将每个数据通道中的数据从缓存中读出，具体的，对于每个数据通道，通过所述新产生的统一的第三LMFC的第一个有效信号将所述缓存的读地址清零，之后将所述每个数据通道中的数据依次从缓存中读出。当然，这里也可以选择所述第三LMFC的第二个有效信号将数据读地址清零，但是必须保证一次分频配置下只能清除一次，不能连续清除。
这里，为了保证在读取每个数据通道中的数据时不会读取到其他数据，在实际操作时需要首先利用所述第三LMFC清除缓存的读地址。
本发明实施例中，所述第三LMFC的分频依据和所述第二LMFC的分频依据相同，如上文所述。所述第二LMFC控制数据通道中的数据写入缓存，因为每个数据通道的延时差不一样，所以每个数据通道的第一LMFC是不对齐的，分频得到的第二LMFC也是不对齐的，因此，每个数据通道的数据只能由相应通道的第二LMFC来控制写入。但是，读数据时为了保证多数据通道之间的对齐，需要统一的LMFC，即第三LMFC进行控制，其只能依据所述SYSREF信号产生，而不能通过某个数据通道的第一LMFC分频得到。
综上所述，本发明实施例可保证每个数据通道中的数据在经过缓存后，是从同一个时刻开始读出的，这样，各个数据通道的数据输出是对齐的、并且各个数据通道的数据延时(从发送侧到接收侧)一致。
在本发明实施例中，对应每个数据通道设置相应的缓存，以实现每个数据通道中数据的缓存，由于每个数据通道的数据在发送侧是统一发送的，但是经过单板延时，到达接收侧的时刻可能不一样，因此需要缓存对各个数据通道中的数据进行延时，从而保证各个数据通道中的数据在同一时刻输出，并使各个数据通道中的数据对齐。
可见，本发明实施例放宽了现有链路处理延时限制要求，可降低时钟(JESD204B接口接收数据的处理时钟)频率和链路处理的复杂度；另外，缓存的设置可以支持不同数据通道在数据对齐之前的不同延时差，由于延时可大于一个标准LMFC的长度，增大了通道传输处理时钟周期数，因此可相应降低对板级走线的设计要求，降低设计的复杂度。
上述JESD204B接口接收数据的处理时钟的选择和整个数据通道的处理延时相关，处理时钟越高，整个数据通道的传输延时时钟周期数越多；处理时钟越低，整个数据通道的传输延时时钟周期数越少；采用本发明实施例LMFC分频方法，可以将处理时钟选择的较低，相应增大传输延时时钟周期数。
此外，随着应用场景的变化，本发明实施例只需改变第二LMFC和第三LMFC长度的配置，即：依据场景的变化改变所述预设的分频倍数和LMFC间隔，且相应改变缓存的大小即可，具有较强的灵活性。
图2为本发明实施例所述确定链路延时的原理示意图，如图2所示，发送侧(TX)根据SYSREF信号产生标准的LMFC，即第一LMFC，而接收侧(RX)也是根据SYSREF信号产生扩展的LMFC，即第三LMFC，扩展的LMFC和标准的LMFC是对齐的，每个数据通道发送数据的起点是在LMFC处发送的(第2个LMFC有效信号)，由于单板走线延迟，不同的数据通道中的数据到达接收侧的时间不一样，接收侧使用缓存，在扩展的LMFC边界将各个数据通道中的数据从缓存中统一读出。可见，经过对标准LMFC的扩展，数据通道中的数据的延时可以超过1个标准的LMFC长度。
如图2所示，各个数据通道之间的延时差也能超过1个标准的LMFC长度，所有数据通道的链路确定性延时差就是(N-1)*T_LMFC。其中，所述N为标准LMFC的扩展倍数，即上文所述的预设的分频倍数；所述T_LMFC为一个标准的LMFC的长度。
本发明实施例还提供了一种确定链路延时的装置，如图3所示，该装置包括：分频与写入控制单元301、缓存302和读取控制单元303；在本发明的实施例中，可分别为所述每个数据通道对应设置缓存302和读取控制单元303；其中，
所述分频与写入控制单元301，用于依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存302；
具体的，所述分频与写入控制单元301解析已接收的每个数据通道的数据，依据所述每个数据通道的数据中已有的ILA信息，解析得到第一LMFC，即：随路的LMFC；依据预先设置的分频倍数对所述解析所得的第一LMFC进行分频，得到第二LMFC，即：新的、扩展的随路LMFC；依据所述第二LMFC将所述每个数据通道中的数据写入缓存中，具体可通过所述第二LMFC的第一个有效信号将数据写地址清零，之后将数据通道中的数据依次写入缓存中。
当然，这里也可以选择所述第二LMFC的第二个有效信号将数据写地址清零，但是必须保证一次分频配置下只能清除一次，不能连续清除。
其中，在设置所述分频倍数时需要考虑以下几点：
1)单数据通道的数据从对端JESD204B接口组帧到本地JESD204B接口解帧的整个传输链路的延时差，相应的，分频后的LMFC周期需要大于传输延时差；
2)多数据通道的数据从对端JESD204B接口组帧到本地JESD204B接口解帧的整个传输链路的延时差，分频后的LMFC周期需大于最大传输延时通道的延时差。
另外，本发明实施例针对不同数据通道的所述预设的分配倍数必须要保持一样；所以，只需配置一个分频倍数即可。
所述读取控制单元303，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存302中读出；所述读出过程具体可通过所述第三LMFC的第一个有效信号将数据读地址清零，之后将数据通道中的数据依次从所述缓存中读出。当然，这里也可以选择所述第三LMFC的第二个有效信号将数据读地址清零，但是必须保证一次分频配置下只能清除一次，不能连续清除。
其中，相邻两个所述第二LMFC的间隔与相邻两个所述第三LMFC的间隔相同，即：所述第三LMFC与所述第二LMFC两者的周期相同。
这里，所述SYSREF信号为JESD204B接口协议中的已有信号，发送侧根据所述SYSREF信号确定数据发送的起点，并根据所述SYSREF信号产生协议标准的LMFC，即上文所述的第一LMFC，如图2所示，在JESD204B接口协议中，发送侧从第2个LMFC开始发送数据。
该步骤中，依据所述SYSREF信号以及预设的LMFC间隔产生新的LMFC，即产生第三LMFC，相邻两个所述第三LMFC之间的间隔与相邻两个所述第二LMFC之间的间隔相同，即：所述第三LMFC与所述第二LMFC两者的周期相同；在所述第三LMFC的边界将每个数据通道中的数据从缓存中读出。这里，为了保证在读取每个数据通道中的数据时不会读取到其他数据，在实际操作时可先利用所述第三LMFC清除缓存的读地址。
在本发明实施例中，对应每个数据通道设置相应的缓存302，以实现每个数据通道中数据的缓存，由于每个数据通道的数据在发送侧是统一发送的，但是经过单板延时，到达接收侧的时刻可能不一样，因此需要缓存302对各个数据通道中的数据进行延时，从而保证各个数据通道中的数据在同一时刻输出，并使各个数据通道中的数据对齐。
可见，本发明实施例放宽了现有链路处理延时限制要求，可降低时钟(JESD204B接口接收数据的处理时钟)频率和链路处理的复杂度；另外，缓存的设置可以支持不同数据通道在数据对齐之前的不同延时差，由于延时可大于一个标准LMFC的长度，增大了通道传输处理时钟周期数，因此可相应降低对板级走线的设计要求，降低设计的复杂度。
此外，随着应用场景的变化，本发明实施例只需改变第二LMFC和第三LMFC长度的配置，即：依据场景的变化改变所述预设的分频倍数和LMFC间隔，且相应改变缓存的大小即可，具有较强的灵活性。
在本发明一个实施例中，如图4所示，所述分频与写入控制单元301包括：分频模块3011和写入模块3012；其中，
所述分频模块3011，用于依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC；
所述写入模块3012，用于依据所述分频模块3011产生的所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存302。
在本发明一个实施例中，所述读取控制单元303包括：LMFC生成模块3031和读取模块3032；其中，
所述LMFC生成模块3031，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC；
所述读取模块3032，用于依据所述LMFC生成模块3031生成的所述第三LMFC分别将每个数据通道中的数据从相应缓存302中读出。
本发明实施例还提供了一种确定链路延时的通信设备，所述通信设备包括上文所述的装置。例如：所述通信设备可为无线基站中的设备等。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种确定链路延时的方法，其特征在于，该方法包括：
依据预设的分频倍数对解析所得的每个数据通道的第一本地多帧时钟LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；
依据系统参考SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；
其中，所述第二LMFC的周期与所述第三LMFC的周期相同。
2.根据权利要求1所述的方法，其特征在于，所述分频后得到的对应每个数据通道的第二LMFC的周期大于分频前所有数据通道中数据传输延时最大的数据通道对应的数据传输延时差。
3.根据权利要求1或2所述的方法，其特征在于，所述依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，包括：
对已接收的每个数据通道的数据进行解析，依据所述每个数据通道的数据中已有的初始化通道对齐序列ILA信息，解析得到所述第一LMFC；依据预先设置的分频倍数对所述解析得到的所述第一LMFC进行分频，得到第二LMFC。
4.根据权利要求1所述的方法，其特征在于，所述依据所述第二LMFC将所述每个数据通道中的数据写入缓存，包括：
对于每个数据通道，通过所述第二LMFC的第一个有效信号将所述缓存的数据写地址清零，之后将所述每个数据通道中的数据依次写入缓存中。
5.根据权利要求1所述的方法，其特征在于，所述每个数据通道中数据传输的延时差为：(N-1)*T_LMFC；
其中，所述N为预设的分频倍数，所述T_LMFC为一个标准的LMFC的长度。
6.根据权利要求1所述的方法，其特征在于，所述依据所述第三LMFC将每个数据通道中的数据从缓存中读出，包括：
对于每个数据通道，通过所述第三LMFC的第一个有效信号将所述缓存的读地址清零，之后将所述每个数据通道中的数据依次从缓存中读出。
7.一种确定链路延时的装置，其特征在于，该装置包括：分频与写入控制单元、缓存和读取控制单元；其中，
所述分频与写入控制单元，用于依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；
所述读取控制单元，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；
其中，所述第二LMFC的周期与所述第三LMFC的周期相同。
8.根据权利要求7所述的装置，其特征在于，所述分频与写入控制单元包括：分频模块和写入模块；其中，
所述分频模块，用于依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC；
所述写入模块，用于依据所述分频模块产生的所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存。
9.根据权利要求7所述的装置，其特征在于，所述读取控制单元包括：LMFC生成模块和读取模块；其中，
所述LMFC生成模块，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC；
所述读取模块，用于依据所述LMFC生成模块生成的所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出。
10.一种确定链路延时的通信设备，其特征在于，所述通信设备包括权利要求7-9中任一项所述的装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106919532A (zh) * 2017-03-10 2017-07-04 重庆湃芯微电子有限公司 一种基于jesd204b的弹性缓冲器
CN107145299A (zh) * 2017-05-04 2017-09-08 中北大学 基于jesd204b协议的多通道宽带信号高速采集与转发系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10305495B2 (en) 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
CN106936531B (zh) * 2017-05-03 2018-07-10 电子科技大学 一种多片基于jesd204b协议adc的同步方法
CN113535620B (zh) * 2021-06-29 2023-03-07 电子科技大学 一种多通道同步高速数据采集装置
WO2023175967A1 (ja) * 2022-03-18 2023-09-21 日本電気株式会社 リンク確立装置、方法及びシステム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040001349A1 (en) * 2002-06-28 2004-01-01 Perego Richard E Early read after write operation memory device, system and method
EP1926256A1 (en) * 2006-11-22 2008-05-28 Alcatel Lucent Method of time aligning the members of a virtual concatenated group in a synchronous transmission system
CN104050135A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 同步化从核心至物理接口的数据传输

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007035260A1 (en) 2005-09-15 2007-03-29 Analog Devices, Inc. High speed transmission system
US7642939B2 (en) 2008-05-15 2010-01-05 Samplify Systems, Inc. Configurations for data ports at digital interface for multiple data converters
US8760325B2 (en) * 2012-03-23 2014-06-24 Analog Devices, Inc. Scheme for balancing skew between lanes of high-speed serial digital interface
US9219540B2 (en) 2012-07-20 2015-12-22 Freescale Semiconductor, Inc. Method and system for phase compensation in multi-path communication device
US8964791B2 (en) * 2012-10-11 2015-02-24 Freescale Semiconductor, Inc. Method and system for low power transmission and data alignment
EP2902866B1 (en) * 2014-02-04 2018-03-07 Hittite Microwave LLC System ready in a clock distribution chip
US9465404B2 (en) * 2014-08-06 2016-10-11 Freescale Semiconductor, Inc. Timing synchronization circuit for wireless communication apparatus
US10050632B2 (en) * 2016-12-30 2018-08-14 Texas Instruments Incorporated Counter-based SYSREF implementation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040001349A1 (en) * 2002-06-28 2004-01-01 Perego Richard E Early read after write operation memory device, system and method
EP1926256A1 (en) * 2006-11-22 2008-05-28 Alcatel Lucent Method of time aligning the members of a virtual concatenated group in a synchronous transmission system
CN104050135A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 同步化从核心至物理接口的数据传输

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ANTHONY DESIMONE,MICHAEL GIANCIOPPO: "抓住JESD204B接口功能的关键问题", 《CNKI 今日电子》 *
H.Y.ZHANG,X.W.ZHANG,ETC.: "Thermal characterization and simulation study of 2.5D packages with multi-chip module on through silicon interposer", 《2013 IEEE 15TH ELECTRONICS PACKAGING TECHNOLOGY CONFERENCE (EPTC 2013)》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106919532A (zh) * 2017-03-10 2017-07-04 重庆湃芯微电子有限公司 一种基于jesd204b的弹性缓冲器
CN107145299A (zh) * 2017-05-04 2017-09-08 中北大学 基于jesd204b协议的多通道宽带信号高速采集与转发系统
CN107145299B (zh) * 2017-05-04 2018-10-30 中北大学 基于jesd204b协议的多通道宽带信号高速采集与转发系统

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