CN102449911A - 其各个部分以不同取样速率进行操作的数字锁相环路 - Google Patents

Abstract

一种数字锁相环路DPLL包含时间-数字转换器TDC，所述TDC接收DCO输出信号和参考时钟且输出第一数字值流。通过以高速率对所述TDC计时来减少量化噪声。下取样电路将所述第一流转换成第二流。所述第二流被供应到所述DPLL的相位检测求和器，使得所述DPLL的控制部分可以较低速率进行切换以减少功率消耗。所述DPLL因此被称为多速率DPLL。由所述控制部分输出的第三数字调谐字流被上取样，然后被供应到所述DCO，使得可以较高速率对所述DCO计时，借此减少数字图像。在接收器应用中，不执行上取样，且以所述较低速率对所述DCO计时，借此进一步减少功率消耗。

Description

其各个部分以不同取样速率进行操作的数字锁相环路

技术领域

所揭示的实施例涉及数字锁相环路(DPLL)。

背景技术

图1(现有技术)为一种类型的本机振荡器1的方框图，所述本机振荡器1可用于在无线电发射器内产生本机振荡器(LO)信号。可将LO(例如)供应到所述发射器的发射链中的混频器，使得基带信号被上变频以便稍后发射。本机振荡器1包括数字锁相环路(DPLL)2，和后面的可编程分频器3。DPLL 2实施两点调制，使得调制PLL输出的速度可比调制PLL环路带宽的速度快。传入的调制信号M(t)被提供到低通调制路径与高通调制路径。M(t)可(例如)为12位数字值流。在低通调制路径中，数字求和器4接收调制信号M(t)以及相对静态通道频率命令字(FCW)。FCW可(例如)为20位数字值。FCW设定将用于发射的通道的中心频率，而M(t)表示将被传送的信息。将M(t)和FCW的总和供应到参考相位累加器5。累加器5在具有频率f_clk的时钟信号的每一上升沿上递增的值是由求和器4输出的多位值。参考相位累加器5所执行的累加本质上将频率转换成相位。在高通调制路径中，缩放单元6接收调制信号M(t)，且用缩放因子K缩放调制信号M(t)，且提供第二调制信号F(t)。数控振荡器(DCO)7接收数字调谐控制字流S(t)。DCO 7输出信号DCO_OUT，其频率由数字调谐字确定。针对DCO 7可能正在接收的每一不同数字调谐字值，DCO_OUT信号具有16个不同离散频率中的不同一者。DCO 7可(例如)接收具有频率f_dco的参考时钟信号，使得DCO与f_dco同步地改变DCO_OUT的频率。可控制DCO_OUT以使其具有的频率可(例如)在大约四十千兆赫的频带内变化。时间-数字转换器(TDC)8接收所述DCO_OUT信号和参考时钟信号REF，且输出多位数字信号X(t)，所述多位数字信号X(t)的值与所述两个信号之间的相位差成比例。TDC 8在f_tdc信号的每一周期输出一个此X(t)值。第二求和器9从调制相位信号值P(t)减去反馈相位信号值X(t)，借此产生相位误差信号值E(t)。环路滤波器10对所述相位误差信号滤波。第三求和器11对经滤波的相位误差信号和第二调制信号F(t)求和。第三求和器11的输出是被供应到DCO 7的数字调谐字流S(t)。视操作的频带而定，可编程分频器3将DCO_OUT信号除以2或4，以输出本机振荡器信号LO。

尽管图1的DPLL可在蜂窝式电话发射器应用中很起作用，但信号DCO_OUT的频率在离散时间处改变。这些离散时间通常有相等的时间间隔。此引入被称为“数字图像”的东西。这些数字图像是本机振荡器输出信号LO的不处于所要LO主频率的频谱分量。当频率f_dco增加时，数字图像的频率更加远离LO主频率，且数字图像的功率降低。增加所述频率f_dco因此减少了数字图像噪声问题。针对大多数蜂窝式电话协议，存在一规格，其设定在蜂窝式电话将进行发射的信道外所允许的最大噪声。频率f_dco因此保持足够高以满足所允许的相位噪声量的规格。除了将数字图像引入到LO信号中外，DPLL 2还可将量化噪声引入到LO信号中。当DPLL 2操作时，TDC 8量化DCO_OUT信号的沿和REF信号的对应沿之间的相位差，且此量化产生量化噪声。如果存在太多量化噪声，则LO信号的频谱纯度被损害到不可接受的水平。因此，通常以高速率f_tdc来对TDC 8计时。速率f_tdc可(例如)为对DCO 7计时的同一速率f_dco。遗憾的是，以这些高速率运作DPLL 2可使DPLL不合意地消耗大量功率。

发明内容

一种两点调制式数字锁相环路(DPLL)包括：时间-数字转换器(TDC)、下取样电路、数控振荡器(DCO)、上取样电路，和其余量的控制电路。所述TDC从所述DCO接收DCO输出信号，且产生第一数字值流。所述第一流的数字值以第一频率从所述TDC输出。此第一频率被称为“第一取样速率”。所述下取样电路接收所述第一流，且输出第二数字值流。所述第二流的数字值以第二较低频率从所述下取样电路输出。此第二频率被称为“第二取样速率”。

所述第二流被供应到所述其余量的DPLL控制电路的相位检测求和器。所述其余量的控制电路被计时且以所述第二取样速率进行切换。所述其余量的控制电路输出第三数字调谐字流。所述第三流的数字调谐字也以所述第二取样速率输出。以所述第二较低频率操作此量的控制电流减少了所述DPLL的功率消耗。

所述上取样电路接收所述第三流，且以所述较高第一取样速率将第四数字调谐字流供应到所述DCO。响应于以所述较高第一取样速率接收所述第四数字调谐字流，所述DCO以所述第一取样速率改变所述DCO输出信号的频率。以所述较高第一取样速率操作所述DCO允许所述DPLL输出信号中的数字图像被减少到可接受的水平。

归因于所述上取样电路和所述下取样电路，以不同取样速率操作所述DPLL的不同部分。所述DPLL因此被称为“多速率DPLL”。以所述较高取样速率(所述第一频率)操作所述DCO以减少数字图像。以所述较高取样速率操作所述TDC以减少量化噪声。与具有以DCO和TDC的所述较高取样速率操作整个DPLL的常规设计的DPLL相比，以所述较低取样速率(所述第二频率)操作所述其余量的控制电路(除了所述DCO、所述TDC、所述下取样电路和所述上取样电路之外)以减少DPLL功率消耗。

在一个示范性发射器应用中，调制信号和通道频率命令字被供应到所述量的控制电路。以所述较高取样速率操作所述DCO以便减少数字图像。以所述较高取样速率操作所述TDC以便减少量化噪声。另一方面，在一个示范性接收器应用中，数字图像问题较小。在所述接收器应用中，在所述DPLL中不提供上取样电路，且以所述较低取样速率操作所述DCO，借此进一步减少功率消耗。因此，视将使用所述多速率DPLL的应用而定，可使所述DOC的取样速率高于、等于或低于所述TDC的取样速率。

前文为“发明内容”且因此必然含有细节的简化、一般化和省略；因此，所属领域的技术人员应了解，所述“发明内容”仅为说明性的且无意以任何方式为限制性的。如仅由权利要求书界定的本文中所描述的装置和/或过程的其它方面、发明性特征和优势将在本文中所陈述的非限制性“具体实施方式”中变得显而易见。

附图说明

图1(现有技术)为本机振荡器内的常规两点调制式数字锁相环路(DPLL)的图。

图2为根据一个新颖方面的使用多速率DPLL的移动通信装置100的简图。

图3为图2的RF收发器集成电路102的更详细图。

图4为根据一个新颖方面的多速率两点调制式数字锁相环路(DPLL)119的图。

图5为识别图4的多速率DPLL 119的各部分的图。

图6为说明图4的多速率DPLL 119的上取样电路136和137的一个实例的操作的图。

图7陈述可用以执行由图4的多速率DPLL 119的上取样电路136和137执行的上取样操作的四个等式。

图8为说明图4的多速率DPLL 119的下取样电路130和131的一个实例的操作的图。

图9陈述可用以执行由图4的多速率DPLL 119的下取样电路130和131执行的下取样操作的等式。

图10陈述用于图4的多速率DPLL 119的D(z)滤波器块132的等式。

图11为说明使用多速率技术如何影响DPLL环路稳定性的图表。

图12为比较常规DPLL的相位误差性能与图4的多速率DPLL 119的相位误差性能的表。

图13为根据一个新颖方面的方法的流程图。

具体实施方式

图2为移动通信装置100(例如蜂窝式电话)的极简化高级方框图。装置100包括用于接收和发射蜂窝式电话通信的天线101、RF收发器集成电路102和数字基带集成电路103(还有其它未说明部分)。

图3为图1的RF收发器集成电路102的更详细图。在蜂窝式电话的操作的一个极简化解释中，如果蜂窝式电话正用来接收作为蜂窝式电话对话的部分的音频信息，则在天线101上接收传入的发射104。信号通过双工器105和匹配网络106，且由接收链108的低噪声放大器(LNA)107放大。在由混频器109下变频后，且在由基带滤波器110滤波后，信息被传送到数字基带集成电路103以进行模/数转换且在数字域中进一步处理。通过改变由本机振荡器111产生的本机振荡器信号LO1的频率来控制所述接收链如何下变频。另一方面，如果蜂窝式电话100正用来发射作为蜂窝式电话对话的部分的音频信息，则在数字基带集成电路103中将待发射的音频信息转换成模拟形式。模拟信息被供应到RF收发器集成电路102的发射链113的基带滤波器112。在滤波后，混频器114上变频所述信号。通过控制由本机振荡器115产生的本机振荡器信号LO2的频率来调谐并控制上变频过程。所得的经上变频的信号由驱动器放大器116和外部功率放大器117放大。经放大的信号作为传出的发射118被供应到天线101以进行发射。通过串行总线150从数字基带集成电路103接收到的控制信息来控制接收链和发射链的本机振荡器111和115。

图4为图3的RF收发器集成电路102中的发射链113的本机振荡器115的更详细图。本机振荡器115在输入导体153上接收待调制的信息M(t)。M(t)在此实例中为表示待传送的信息的12位数字值流。本机振荡器115还接收通道频率命令字(FCW)，所述FCW确定调制将发生在许多不同频带或通道中的哪一者中。FCW在本实例中为在输入导体154上接收到的二十位数字值。本机振荡器115使用此输入信息产生本机振荡器信号LO2。信号LO2为输出到导体155上的单位数字信号。

如图4中所说明，本机振荡器115包括数字锁相环路(DPLL)119和后面的可编程分频器120。DPLL 119实施两点调制，使得调制DPLL 119的相位控制环路的速度可比调制环路带宽的速度快。传入的调制信号M(t)被提供到低通调制路径与高通调制路径。在低通调制路径中，数字求和器120接收导体153上的调制信号M(t)连同导体154上的相对静态通道频率命令字(FCW)。M(t)和FCW的总和为二十位值流。此流被供应到参考相位累加器121。累加器121在具有频率f_clk的累加器时钟信号122的每一上升沿上递增的值是求和器120所输出的多位值。参考相位累加器121所执行的累加本质上将频率转换成相位。在高通调制路径中，缩放单元123接收调制信号M(t)，且用缩放因子K缩放调制信号M(t)，且输出第二调制信号F(t)。在此实例中，F(t)为二十位值流。数控振荡器(DCO)124接收数字调谐控制字流S2(t)。在此实例中，S2(t)为四位数字调谐字流。针对每一不同数字调谐字值，DCO 124输出具有十六个对应的不同离散频率中的对应一者的DCO_OUT信号125。DCO 124与具有频率f_dco的DCO时钟信号126同步地改变DCO_OUT的频率。可控制DCO_OUT以使其具有的十六个频率紧密间隔且为大约四十千兆赫。在一个实例中，DCO 124包含数/模转换器(DAC)和后面的VCO，其中所述VCO的模拟输出为限幅信号。

时间-数字转换器(TDC)127接收所述DCO_OUT信号125和参考时钟信号REF 128，且输出多位数字信号X1(t)。针对DCO_OUT的每一沿和REF信号128的每一对应沿，TDC 127输出四位数字值X1(t)。四位数字值X1(t)与所述信号沿之间的相位差成比例。TDC 127在具有频率f_tdc的TDC时钟信号129的每一周期输出一个此X1(t)值。产生X1(t)的值的速率在此处被称为“取样速率”。在本实例中，REF信号128是由晶体振荡器产生，且具有为19.2MHz的频率。

下取样估计器电路130和131接收所述X1(t)信号，且将取样速率降低四倍(如下文更详细地解释)以产生具有较低取样速率的输出相位信号X2(t)。在本实例中，下取样估计器电路130和131产生四位数字值。使这些四位值中的每一者为二十位值的四个最高有效位。每一X2(t)值的十六个最低有效位为零。X2(t)值流因此为二十位数字值流。

数字滤波器块D(z)132对参考相位累加器121所输出的二十位数字值流P1(t)滤波，以产生调制信号相位信号P2(t)。在本实例中，D(z)简单地为具有频率f_clk的累加器时钟信号122的四个时钟循环的延迟。D(z)接收二十位值，且在四个时钟循环后输出二十位值作为二十位P2(t)值。

相位检测求和器133从每一对应的二十位相位信号P2(t)值中减去每一二十位输出相位信号X2(t)值，借此产生二十位相位误差信号值E(t)。环路滤波器134对所述相位误差信号滤波。第三求和器135对经滤波的相位误差信号和第二调制信号F(t)求和。第三求和器135的输出为二十位数字调谐字流S1(t)。针对每一X2(t)值，存在一个S1(t)值。上取样内插器电路136和137接着将S1(t)信号的取样速率增加四倍(如下文更详细地解释)以产生用于DCO 124的四位数字调谐字流S2(t)。在此实例中，针对每一传入的S1(t)值，有四个S2(t)值。S2(t)的取样速率为S1(t)的取样速率的四倍。视操作的频带而定，可编程分频器120按二或四将DCO_OUT信号125分频，以在导体155上输出本机振荡器信号LO2。

图5为识别DPLL 119的各功能部分的图。求和器120、累加器121和数字滤波器132一起被称为调制信号相位电路144。调制信号相位电路144接收调制信号M(t)和通道频率命令字(FCW)，且将调制信号相位信号P2(t)输出到相位检测求和器133。TDC 127以及下取样电路130和131一起被称为反馈相位电路145。反馈相位电路145接收DCO输出信号125和参考信号REF 128，且将反馈相位信号X2(t)输出到相位检测求和器133。下取样估计器电路130和131将从TDC 127输出的X1(t)信号的取样速率降低四倍，且上取样内插器电路136和137将S1(t)信号的取样速率增加四倍，使得余量的控制电路138可以实质上比对DCO 124和TDC 127计时的速率低的速率来进行切换。在此实例中，DCO时钟信号126以19.2MHz来对DCO 124计时，且TDC时钟信号129也以19.2MHz来对TDC 127计时，而控制电路138以低得多的4.8MHz进行切换。应注意，4.8MHz的累加器时钟信号122对相位累加器121计时。根据此处所描述的多速率方案将控制电路138正在操作的取样速率从19.2MHz(常规情况)降低到4.8MHz用以减少DPLL功率消耗。然而，以较高的19.2MHz速率来对DCO 124和TDC 127计时，以便减少数字图像的量值且减少量化噪声。

图6为说明上取样电路136和137的一个实例的操作的图。上取样电路136和137接收较低取样速率信号S1(t)，且输出较高取样速率信号S2(t)。每一传入的S1(t)值为四位值(求和器135的输出的四个最高有效位)。传入的S1(t)值可因此具有在图6的图表的垂直轴上所指示的2⁴个值中的一者。在所说明的实例中，y₀值和y₄值为两个连续接收到的S1(t)四位值。通过在传入的值y₀与y₄之间对直线139进行内插而产生四个S2(t)值y′₀、y′₂、y′₃和y′₄。L(z)中的“L”指代拉格朗日内插。针对线139确定的等式可用以在线上针对介于两个连续输入S1(t)值的两个x时间之间的其它x时间产生额外的y值。在已产生针对S2(t)的四个y值后，使用y₄和下一连续S1(t)值作为输入值而重复所述过程。

图7陈述可用以产生四个S2(t)值的FIR滤波函数。在上取样电路136和137中以硬件实施这些FIR滤波函数。向上箭头符号方框136和L(z)符号方框137仅为正执行的函数的示意表示。事实上，存在一个执行在图7中以等式形式陈述的操作的组合逻辑硬件电路。

图8为说明下取样电路130和131的操作的图，下取样电路130和131接收较高取样速率信号X1(t)，且输出较低取样速率信号X2(t)。四个传入的X1(t)值中的每一者为四位值。传入的X1(t)值可因此具有在图8的图表的垂直轴上所指示的2⁴个值中的一者。在所说明的实例中，值y₀、y₁、y₂和y₃为四个连续的X1(t)值。使用最小平方估计方法从这四个值产生X2(t)的一个四位输出值y′₃。最小平方法可被形象化为涉及一条线140，线140通过四个传入点之间。在其x时间处的每一输入y值与线140上在同一x时间处的y值之间存在一差。对线上的y值与输入y值之间的此差求平方。使四个平方差的总和最小化。用于线140(此最小平方关针对线140是成立的)的等式接着可用以从四个传入值y₀、y₁、y₂和y₃产生一个X2(t)输出值y′₃。

图9陈述可用以从四个传入的X1(t)值产生X2(t)值的线性回归函数。在下取样电路130和131中以硬件实施此函数。H(z)符号方框130和向下箭头符号方框131仅为正执行的函数的示意表示。事实上，存在一个执行在图9中以等式形式陈述的操作的组合逻辑电路。

图10陈述本实例中的方框132的D(z)函数。函数D(z)使每一连续的P1(t)值延迟四个时钟循环。D(z)可(例如)实施为一组四位移位寄存器，其中每一移位寄存器延迟P1(t)值的相应位以便产生P2(t)的对应位。

图11为说明使用上文所描述的多速率技术如何影响DPLL 119的反馈环路的环路稳定性的图表。例如DPLL 119等闭合环路系统的稳定性的特征可在于其相位裕度和/或其增益裕度。如果环路的相位裕度太低，则环路可能不能抵制干扰，且可能易受振荡的影响。较大相位裕度表明所述环路较为稳定。图11展示DPLL相位裕度如何随延迟的增加而降级。此处的延迟是由L(z)上取样/内插操作和H(z)下取样/估计操作所引入的延迟。一般来说，估计和内插操作越复杂且越准确，延迟将越大。线性估计和内插(如上文结合图6到图9所陈述)涉及相对小的一次延迟，但通常不如将涉及二次延迟的二次估计和内插准确。线141表示无延迟(例如在不涉及估计或内插的常规DPLL中)。线142表示一次延迟。一次延迟对应于线性估计和线性内插的使用，例如在图5到图9的多速率DPLL实施例中所使用的线性估计和线性内插。线143表示二次延迟。二次延迟将对应于更准确但需要密集计算的二次估计和二次内插的使用。图11的水平轴线的f_b/f_s为DPLL环路带宽对取样速率的比率。当取样速率增加时，f_b/f_s量降低，且图11的相关线上的操作点向左移动。因此，较大取样速率对应于相位裕度的增加和较好的环路稳定性。在使用此处所描述的多速率DPLL技术时，选择(电路138的)环路带宽、延迟和取样速率，使得尽可能多地降低取样速率，同时维持用于DPLL应用的可接受的相位裕度。DPLL环路带宽通常被设定在40KHz左右，且对控制电路138计时的速率(f_clk)为此40KHz频率的至少大约十倍。如上文所解释，将电路138的取样速率减少到此相对低的频率降低了功率消耗。

图12为比较常规DPLL的相位误差性能与多速率DPLL 119的相位误差性能的表。所述表的左列指示控制电路138的取样速率(与DCO和TDC的取样速率相比)。如所述表的上部行所指示，常规DPLL具有为0.16度的相位RMS误差。如所述表的第二行所指示，以等于对DCO和TDC计时的速率的1/4的速率来对控制电路138计时的多速率DPLL 119具有为0.10度的相位RMS误差。以频率f_cdo和f_tdc的1/4来对f_clk计时的上文所描述的DPLL 119的实例仅为在此处出于指导目的而陈述的实例。实际实施方案将通常更多地利用多速率方法的功率节省。频率f_clk可(例如)为1.2MHz(19.2MHz的f_cdo和f_tdc频率的十六分之一)。在图12的底部行中陈述此十六分之一上取样和下取样实例的相位误差值。

尽管上文所描述的多速率DPLL的实施例涉及在发射器的本机振荡器中的使用，但此处所描述的多速率DPLL技术还可在接收器的本机振荡器中使用。在一个实例中，图4和图5的DPLL 119为本机振荡器111的部分，本机振荡器111将本机振荡器信号LO1供应到图3的RF收发器集成电路102的接收链108的混频器109。在接收情形下，不存在调制信号M(t)，缩放因子K为零，且不提供上取样电路136和137。因为不存在调制信号M(t)，所以数字图像的产生与发射器情形中相比问题要小得多。因此，可以电路138的较慢速率来对DCO 124计时以便减少功率消耗。以较高速率来对TDC 127计时以保持量化噪声为低。

图13为根据一个新颖方面的方法200的流程图。使用TDC(步骤201)将DCO输出信号转换成第一数字值流。所述第一流的数字值以第一频率从所述TDC输出。在一个实例中，所述DCO输出信号为图4的信号125，且所述第一流为图4的流X(t)。

接下来(步骤202)，下取样电路将从所述TDC输出的所述第一数字值流转换成第二数字值流，其中所述第二数字值流以实质上小于所述第一频率的第二频率从所述下取样电路输出。在一个实例中，所述第二流为图4的流X2(t)，且所述下取样电路为图4的电路130和131。

接下来(步骤203)，将所述第二数字值流供应到DPLL的相位检测求和器，使得DCO、TDC、下取样电路和相位检测求和器一起作为DPLL的部分而起作用。在一个实例中，所述相位检测求和器为图4的相位检测求和器133，且所述DPLL为图4的DPLL 119。

在发射器应用中，方法200涉及上取样电路136和137。以较高的第一频率来对DCO124计时以减少数字图像。在接收器应用中，方法200不涉及调制信号M(t)，涉及为零的缩放因子K，且不需涉及任何上取样电路。因为数字图像在接收器应用中通常问题较小，所以可以较低的第二频率来对DCO 124计时以进一步减少功率消耗。

在一个或一个以上示范性实施例中，可以硬件、软件、固件或其任何组合来实施所描述的功能。如果以软件实施，则所述功能可作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行传输。计算机可读媒体包括计算机存储媒体与通信媒体，通信媒体包括促进将计算机程序从一处传递到另一处的任何媒体。存储媒体可为可由通用或专用计算机存取的任何可用媒体。以实例而非限制的方式，此计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构的形式的所要程序代码装置且可由通用或专用计算机或者通用或专用处理器存取的任何其它媒体。而且，恰当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电和微波)从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如红外线、无线电和微波)包括于媒体的定义中。如本文中所使用，磁盘和光盘包括压缩光盘(CD)、激光光盘、光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁方式再现数据，而光盘用激光以光学方式再现数据。上述各者的组合也应包括于计算机可读媒体的范围内。

在一个说明性实例中，处理器可执行指令集146存储于图2的数字基带集成电路103中的存储器(处理器可读媒体)147中。处理器148跨总线存取存储器147，且执行指令146，借此致使集成电路103配置并控制和监视RF收发器集成电路102的本机振荡器115中的DPLL 119。在一个实例中，指令的执行致使控制参数从处理器148经由总线被发送，通过串行总线接口149、串行总线150、串行总线接口151和控制导体152，到达DPLL 119。这些参数设定数字滤波器H(z)的系数，设定数字滤波器L(z)的系数，设定频率f_dco，设定频率f_tdc，设定数字滤波器D(z)的系数，设定频率f_clk，设定缩放因子K，设定频率命令字(FWC)，且设定频带设定。DPLL 119可以此方式完全经由软件配置，且跨串行总线150受到控制。通过同一机制，处理器148配置、控制并监视本机振荡器111中的多速率DPLL。

尽管上文出于指导目的描述了某些特定实施例，但本专利文献的教示具有一般适用性且不限于上文所描述的特定实施例。因此，在不脱离所附权利要求书的范围的情况下，可实践所描述的特定实施例的各种特征的各种修改、改编和组合。

Claims (30)

1.一种数字锁相环路DPLL，其包含：

数控振荡器DCO，其输出振荡的DCO输出信号，其中所述DCO输出信号具有一频率，其中所述DCO输出信号的所述频率在离散时间处改变，且其中所述离散时间以第一频率出现；

反馈相位电路，其接收所述DCO输出信号，且其输出第一反馈相位数字值流；以及

相位检测求和器，其接收所述第一流，且接收第二调制信号相位数字值流，且其输出第三相位误差数字值流，其中所述第三流的所述相位误差数字值以第二频率由所述相位检测求和器输出，且其中所述第二频率实质上小于所述第一频率。

2.根据权利要求1所述的DPLL，其中所述第一流的所述反馈相位数字值以所述第二频率由所述反馈相位电路输出。

3.根据权利要求1所述的DPLL，其进一步包含：

低通滤波器，其接收所述第三相位误差数字值流，且其输出第四经滤波相位误差数字值流；

两点调制求和器，其接收所述第四经滤波相位误差数字值流，且其输出第五数字调谐字流，其中所述第五流的所述数字调谐字以所述第二频率由所述两点调制求和器输出；以及

上取样电路，其接收所述第五数字调谐字流，且输出第六数字调谐字流，其中所述第六流的所述数字调谐字以所述第一频率由所述上取样电路输出。

4.根据权利要求3所述的DPLL，其进一步包含：

调制信号相位电路，其接收第七调制信号数字值流，且其输出所述第二调制信号相位数字值流。

5.根据权利要求1所述的DPLL，其中所述反馈相位电路包含：

时间-数字转换器TDC，其接收所述DCO输出信号；以及

下取样电路，其从所述TDC接收数字值流，且将所述第一反馈相位数字值流输出到所述相位检测求和器。

6.根据权利要求1所述的DPLL，其中所述反馈相位电路包含下取样电路，所述下取样电路接收数字值流且其输出经下取样的数字值流，其中所述经下取样的数字值流的所述数字值以实质上小于所述第一频率的频率由所述下取样电路输出。

7.一种数字锁相环路DPLL，其包含：

控制电路，其接收第一调制信号数字值流，且接收第二反馈相位数字值流，且其输出第三数字调谐字流，其中所述第三流的所述数字调谐字以第一频率由所述控制电路输出；

上取样电路，其接收所述第三数字调谐字流，且其输出第四数字调谐字流；数控振荡器DCO，其接收所述第四数字调谐字流，且其输出振荡的DCO输出信号，其中所述DCO输出信号具有在离散时间处改变的频率，其中所述离散时间以第二频率出现，其中所述第二频率实质上大于所述第一频率；

时间-数字转换器TDC，其接收所述DCO输出信号，且其输出第五数字值流；以及

下取样电路，其接收所述第五流，且其输出所述第二反馈相位数字值流，其中所述第二流的所述反馈相位数字值以所述第一频率由所述下取样电路输出。

8.根据权利要求7所述的DPLL，其中所述控制电路包含相位累加器、相位检测求和器、低通滤波器和两点调制求和器，其中所述第三流由所述两点调制求和器输出。

9.根据权利要求8所述的DPLL，其中所述相位累加器以实质上小于所述第二频率的频率被计时。

10.根据权利要求8所述的DPLL，其中所述DPLL为本机振荡器的一部分，且其中所述本机振荡器产生本机振荡器信号，所述本机振荡器信号被供应到无线电发射器的混频器。

11.一种数字锁相环路DPLL，其包含：

控制电路，其接收频率命令字，且其接收第一反馈相位数字值流，且其输出第二数字调谐字流；

数控振荡器DCO，其接收所述第二数字调谐字流，且其输出振荡的DCO输出信号；

时间-数字转换器TDC，其接收所述DCO输出信号，且其输出第三数字值流，其中所述第三流的所述数字值以第一频率由所述TDC输出；以及

下取样电路，其接收所述第三流，且其输出所述第一反馈相位数字值流，其中所述第一流的所述反馈相位数字值以实质上低于所述第一频率的第二频率由所述下取样电路输出。

12.根据权利要求11所述的DPLL，其中所述控制电路包含相位累加器、相位检测求和器、低通滤波器和两点调制求和器，其中所述第二流由所述两点调制求和器输出。

13.根据权利要求12所述的DPLL，其中所述相位累加器以实质上小于所述第一频率的频率被计时。

14.根据权利要求12所述的DPLL，其中所述DPLL为本机振荡器的一部分，且其中所述本机振荡器产生本机振荡器信号，所述本机振荡器信号被供应到无线电接收器的混频器。

15.一种方法，其包含：

使用时间-数字转换器TDC将数控振荡器DCO的输出信号转换成第一数字值流，其中所述第一流的所述数字值以第一频率由所述TDC输出；

使用下取样电路将所述第一流转换成第二数字值流，其中以第二频率从所述下取样电路输出所述第二流的所述数字值，其中所述第二频率实质上小于所述第一频率；以及

将所述第二数字值流供应到数字锁相环路DPLL的相位检测求和器，其中所述DCO、所述TDC、所述下取样电路和所述相位检测求和器为所述DPLL的部分。

16.根据权利要求15所述的方法，其进一步包含：

使用上取样电路将第三数字调谐字流供应到所述DCO，其中以实质上大于所述第二频率的频率从所述上取样电路输出所述第三流的所述数字调谐字。

17.根据权利要求16所述的方法，其中所述DCO的所述输出信号具有一频率，其中所述DCO的所述频率在离散时间处改变，且其中所述离散时间以所述实质上大于所述第二频率的频率出现。

18.根据权利要求17所述的方法，其中所述DPLL为本机振荡器的一部分，其中所述本机振荡器产生本机振荡器信号，所述本机振荡器信号被供应到无线电发射器的混频器。

19.根据权利要求15所述的方法，其中所述DCO的所述输出信号具有一频率，其中所述DCO的所述频率在离散时间处改变，且其中所述离散时间以实质上小于所述第一频率的频率出现。

20.根据权利要求19所述的方法，其中所述DPLL为本机振荡器的一部分，其中所述本机振荡器产生本机振荡器信号，所述本机振荡器信号被供应到无线电接收器的混频器。

21.一种电路，其包含：

数控振荡器DCO，其输出DCO输出信号；

时间-数字转换器TDC，其接收所述DCO输出信号且其输出数字值流，其中所述流的所述数字值以第一频率由所述TDC输出；以及

用于从所述TDC接收所述数字值流且用于将数字调谐字流供应到所述DCO以使得相位检测求和器以第二频率输出相位误差值流的装置，其中所述第二频率实质上小于所述第一频率，且其中所述DCO、所述TDC、所述相位检测求和器和所述装置一起作为数字锁相环路DPLL而起作用。

22.根据权利要求21所述的电路，其中所述相位检测求和器为所述装置的一部分。

23.根据权利要求22所述的电路，其中所述装置用于对由所述TDC输出的所述数字值流下取样，且用于将经下取样的反馈相位数字值流供应到所述相位检测求和器。

24.根据权利要求22所述的电路，其中所述装置用于对数字值流上取样以产生被供应到所述DCO的所述数字调谐字流。

25.一种计算机程序产品，其包含：

计算机可读媒体，其包含：

用于致使计算机控制多速率数字锁相环路DPLL的代码，其中所述多速率DPLL包括时间-数字转换器TDC，所述TDC接收(数控振荡器)DCO输出信号且其以第一频率输出第一数字值流，其中所述多速率DPLL包括下取样电路，所述下取样电路从所述TDC接收第一数字值流且以第二频率输出第二数字值流，且其中所述第二流被供应到所述多速率DPLL的相位检测求和器。

26.根据权利要求25所述的计算机程序产品，其中所述计算机为第一集成电路中的处理器，其中所述计算机可读媒体为所述第一集成电路内的可由所述处理器存取的存储器，其中所述DPLL安置于第二集成电路中，且其中所述代码致使所述计算机通过跨串行总线将控制参数从所述第一集成电路发送到所述第二集成电路而至少部分地控制所述DPLL。

27.根据权利要求25所述的计算机程序产品，其中所述代码通过致使控制参数跨串行总线被发送而至少部分地控制所述多速率DPLL。

28.根据权利要求27所述的计算机程序产品，其中所述控制参数用以设定所述第一频率。

29.根据权利要求27所述的计算机程序产品，其中所述控制参数用以配置所述下取样电路。

30.根据权利要求27所述的计算机程序产品，其中所述控制参数用以设定所述第二频率。

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