JPH11340791A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JPH11340791A JPH11340791A JP14920898A JP14920898A JPH11340791A JP H11340791 A JPH11340791 A JP H11340791A JP 14920898 A JP14920898 A JP 14920898A JP 14920898 A JP14920898 A JP 14920898A JP H11340791 A JPH11340791 A JP H11340791A
- Authority
- JP
- Japan
- Prior art keywords
- output
- multiplying
- multiplication
- sampled
- tap coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】従来と同一タップ数のフィルタを実現するのに
必要な回路規模を従来より格段に小さくでき、また従来
と同じ回路規模で実現する場合にはタップ数を従来より
も格段と多くできるディジタルフィルタを提供する。 【解決手段】ディジタル変調信号のシンボル周期をTと
して周期T/4で標本化された二つの標本化入力信号系
列X,Yを周期T/4毎に系列X,Yの偶数番目および
奇数番目の標本値をそれぞれ交互に出力するP/S変換
器10A,10Bと、偶数番目および奇数番目の標本値
に対してそれぞれ共通の乗算器220A〜222Aでタ
ップ係数を乗じ、X,Yにそれぞれ対応する乗算結果毎
に積算することにより、X,Yに対するフィルタ処理結
果を交互に出力する積和演算部20A,20Bと、積和
演算部20Bの出力をシリアル/パラレル変換して周期
Tの標本化出力信号系列RX,RYを出力するP/S変
換器11とを有する。
必要な回路規模を従来より格段に小さくでき、また従来
と同じ回路規模で実現する場合にはタップ数を従来より
も格段と多くできるディジタルフィルタを提供する。 【解決手段】ディジタル変調信号のシンボル周期をTと
して周期T/4で標本化された二つの標本化入力信号系
列X,Yを周期T/4毎に系列X,Yの偶数番目および
奇数番目の標本値をそれぞれ交互に出力するP/S変換
器10A,10Bと、偶数番目および奇数番目の標本値
に対してそれぞれ共通の乗算器220A〜222Aでタ
ップ係数を乗じ、X,Yにそれぞれ対応する乗算結果毎
に積算することにより、X,Yに対するフィルタ処理結
果を交互に出力する積和演算部20A,20Bと、積和
演算部20Bの出力をシリアル/パラレル変換して周期
Tの標本化出力信号系列RX,RYを出力するP/S変
換器11とを有する。
Description
【0001】
【発明の属する技術分野】本発明はディジタルフィルタ
に係り、特にディジタル変調信号の2系統の標本化信号
系列に対して同一特性のフィルタ処理を施し、かつダウ
ンサンプリングして出力するディジタルフィルタに関す
る。
に係り、特にディジタル変調信号の2系統の標本化信号
系列に対して同一特性のフィルタ処理を施し、かつダウ
ンサンプリングして出力するディジタルフィルタに関す
る。
【0002】
【従来の技術】近年、ディジタル変復調技術の研究開発
が急速に進み、TV放送においても高速大容量のデータ
や映像信号の伝送が可能となっている。ディジタル衛星
放送やケーブルTV等におけるディジタル伝送に用いら
れるディジタル変調方式としては、QPSK(Quadriph
ase Phase Shift Keying:直交位相変調)や多値QAM
(Quadrature Amplitude Modulation : 直交振幅変調)
等の直交変調が主流となりつつある。
が急速に進み、TV放送においても高速大容量のデータ
や映像信号の伝送が可能となっている。ディジタル衛星
放送やケーブルTV等におけるディジタル伝送に用いら
れるディジタル変調方式としては、QPSK(Quadriph
ase Phase Shift Keying:直交位相変調)や多値QAM
(Quadrature Amplitude Modulation : 直交振幅変調)
等の直交変調が主流となりつつある。
【0003】これらのディジタル変調方式で伝送された
ディジタル変調信号を受信して復調するディジタル受信
システムは、各家庭への普及を前提としているため、低
コストで大量生産可能であることが要求される。このた
めに、従来ではアナログ回路で構成されていた直交検波
器やロールオフフィルタなどの高い精度が要求される回
路要素が、安定した特性を確保でき、しかも安価に実現
できるディジタル回路に置き換えられ、ディジタルIC
に取り込まれつつある。
ディジタル変調信号を受信して復調するディジタル受信
システムは、各家庭への普及を前提としているため、低
コストで大量生産可能であることが要求される。このた
めに、従来ではアナログ回路で構成されていた直交検波
器やロールオフフィルタなどの高い精度が要求される回
路要素が、安定した特性を確保でき、しかも安価に実現
できるディジタル回路に置き換えられ、ディジタルIC
に取り込まれつつある。
【0004】このようなディジタル受信システムでは、
入力されたディジタル変調信号は実用上サンプリング可
能な周波数、一般には原信号のシンボル周波数までダウ
ンコンバートされた後、A/D(アナログ/ディジタ
ル)変換器でサンプリングおよび量子化が行われ、ディ
ジタルデータに変換される。A/D変換器でのサンプリ
ング周波数(fCK)は、シンボルレート(fs)の4倍
(4fs)を用いることが多い。
入力されたディジタル変調信号は実用上サンプリング可
能な周波数、一般には原信号のシンボル周波数までダウ
ンコンバートされた後、A/D(アナログ/ディジタ
ル)変換器でサンプリングおよび量子化が行われ、ディ
ジタルデータに変換される。A/D変換器でのサンプリ
ング周波数(fCK)は、シンボルレート(fs)の4倍
(4fs)を用いることが多い。
【0005】A/D変換器からのサンプリングされた変
調信号は、ディジタル直交検波回路によりベースバンド
信号にダウンコンバートされ、同相信号(I信号)と直
交信号(Q信号)に分離される。I信号とQ信号は、そ
れぞれディジタルロールオフフィルタにより波形整形と
折り返し信号除去が施され、シンボルレートにダウンサ
ンプリングされる。QPSKやQAM等の直交変調で
は、I信号とQ信号には同一特性のディジタルロールオ
フフィルタが用いられる。
調信号は、ディジタル直交検波回路によりベースバンド
信号にダウンコンバートされ、同相信号(I信号)と直
交信号(Q信号)に分離される。I信号とQ信号は、そ
れぞれディジタルロールオフフィルタにより波形整形と
折り返し信号除去が施され、シンボルレートにダウンサ
ンプリングされる。QPSKやQAM等の直交変調で
は、I信号とQ信号には同一特性のディジタルロールオ
フフィルタが用いられる。
【0006】図8に、従来のディジタルロールオフフィ
ルタの一例を示す。これは周波数4fsでサンプリング
されたディジタル信号を実時間処理する15タップのデ
ィジタルフィルタであり、入力信号系列と出力信号系列
とのサンプリングレート比は4である。このロールオフ
フィルタは、その時間特性が対称であることを考慮して
8個の乗算器、8個の係数レジスタ、14個の加算器、
周期T/4(Tはシンボル周期であり、fsの逆数に等
しい)の遅延時間を持つ24個の遅延素子、周期Tの遅
延時間を持つ1個の出力確定遅延素子で構成されてい
る。このようなディジタルフィルタの構成法は公知であ
り、例えばCQ出版社発行の「フィルタ信号処理プログ
ラミング入門」の第121頁、図6−2(a)に記載さ
れた直線位相FIRフィルタの直接型構成を転置構成と
したものに相当する。
ルタの一例を示す。これは周波数4fsでサンプリング
されたディジタル信号を実時間処理する15タップのデ
ィジタルフィルタであり、入力信号系列と出力信号系列
とのサンプリングレート比は4である。このロールオフ
フィルタは、その時間特性が対称であることを考慮して
8個の乗算器、8個の係数レジスタ、14個の加算器、
周期T/4(Tはシンボル周期であり、fsの逆数に等
しい)の遅延時間を持つ24個の遅延素子、周期Tの遅
延時間を持つ1個の出力確定遅延素子で構成されてい
る。このようなディジタルフィルタの構成法は公知であ
り、例えばCQ出版社発行の「フィルタ信号処理プログ
ラミング入門」の第121頁、図6−2(a)に記載さ
れた直線位相FIRフィルタの直接型構成を転置構成と
したものに相当する。
【0007】このディジタルフィルタは、シンボルレー
トの4倍でサンプリングされた、つまり周期T/4の標
本化入力信号系列Sを受ける入力端子520と、遅延時
間がT/4の遅延素子530と、タップ係数を乗じるた
めのランダム回路またはROMやRAMで構成された乗
算器500A〜507Aと、ロールオフ率に応じて予め
決められたタップ係数を格納した係数レジスタ500B
〜507Bと、遅延時間がT/4の遅延素子500C〜
507C,501E〜507E,500G〜507G
と、二入力の加算器500D〜506D,501F〜5
07Fと、遅延時間がTの出力確定用遅延素子540、
および出力端子550からなる。
トの4倍でサンプリングされた、つまり周期T/4の標
本化入力信号系列Sを受ける入力端子520と、遅延時
間がT/4の遅延素子530と、タップ係数を乗じるた
めのランダム回路またはROMやRAMで構成された乗
算器500A〜507Aと、ロールオフ率に応じて予め
決められたタップ係数を格納した係数レジスタ500B
〜507Bと、遅延時間がT/4の遅延素子500C〜
507C,501E〜507E,500G〜507G
と、二入力の加算器500D〜506D,501F〜5
07Fと、遅延時間がTの出力確定用遅延素子540、
および出力端子550からなる。
【0008】標本化入力信号系列SがT/4周期で変化
するため、乗算器500A〜507AはT/4周期で乗
算を行う。加算器500D〜506D,501F〜50
7Fは、乗算器500A〜507Aの出力を受けてT/
4周期で加算を行い、結果として遅延素子507Gから
は周期T/4でロールオフ処理された信号が取り出され
る。このロールオフ処理された信号が出力確定用遅延素
子540でラッチされることにより周期Tにダウンサン
プリングされ、最終的に端子550からロールオフフィ
ルタ出力として周期Tの出力標本化信号系列Rが得られ
る。このディジタルフィルタは次式(1)のフィルタ演
算を実行する。
するため、乗算器500A〜507AはT/4周期で乗
算を行う。加算器500D〜506D,501F〜50
7Fは、乗算器500A〜507Aの出力を受けてT/
4周期で加算を行い、結果として遅延素子507Gから
は周期T/4でロールオフ処理された信号が取り出され
る。このロールオフ処理された信号が出力確定用遅延素
子540でラッチされることにより周期Tにダウンサン
プリングされ、最終的に端子550からロールオフフィ
ルタ出力として周期Tの出力標本化信号系列Rが得られ
る。このディジタルフィルタは次式(1)のフィルタ演
算を実行する。
【0009】
【数1】
【0010】但し、入力端子520に入力されるT/4
周期の標本化入力信号系列Sを{S(i)}(iは整数)、
係数レジスタ500B〜507Bに格納されたタップ係
数列を{C(k)}(k=0,1,…,7)、出力端子55
0から出力される周期Tの出力標本化信号系列Rを{R
(j)}(jは整数、iとの関係はj・4=i)とする。
周期の標本化入力信号系列Sを{S(i)}(iは整数)、
係数レジスタ500B〜507Bに格納されたタップ係
数列を{C(k)}(k=0,1,…,7)、出力端子55
0から出力される周期Tの出力標本化信号系列Rを{R
(j)}(jは整数、iとの関係はj・4=i)とする。
【0011】ここで、式(1)の右辺第1項の計算は遅
延素子530、係数レジスタ500B〜507B、遅延
素子500C〜507C,501E〜507Eおよび加
算器500D〜506Dにより実行され、第2項の計算
および第1項と第2項の和の計算は遅延素子530、係
数レジスタ500B〜507B、遅延素子500C〜5
07C,500G〜507G、加算器501F〜507
Fおよび遅延素子540により実行される。
延素子530、係数レジスタ500B〜507B、遅延
素子500C〜507C,501E〜507Eおよび加
算器500D〜506Dにより実行され、第2項の計算
および第1項と第2項の和の計算は遅延素子530、係
数レジスタ500B〜507B、遅延素子500C〜5
07C,500G〜507G、加算器501F〜507
Fおよび遅延素子540により実行される。
【0012】実際には、I信号とQ信号にそれぞれにフ
ィルタ処理を行うために、従来のシステムでは図8のデ
ィジタルフィルタを2組使用しているので、2種類の信
号のフィルタ処理を実現するために、16個の乗算器
と、28個の加算器と、周期T/4の遅延時間を持つ4
8個の遅延素子、および周期Tの遅延時間を持つ2個の
出力確定遅延素子が必要である。このときのフィルタ出
力は、次式(2)(3)の通りとなる。
ィルタ処理を行うために、従来のシステムでは図8のデ
ィジタルフィルタを2組使用しているので、2種類の信
号のフィルタ処理を実現するために、16個の乗算器
と、28個の加算器と、周期T/4の遅延時間を持つ4
8個の遅延素子、および周期Tの遅延時間を持つ2個の
出力確定遅延素子が必要である。このときのフィルタ出
力は、次式(2)(3)の通りとなる。
【0013】
【数2】
【0014】但し、I入力信号系列を{x(i)}、Q入力
信号系列を{y(i)}、I出力信号系列を{Rx(j)}、Q
出力信号系列を{Ry(j)}とした。このように従来のロ
ールオフフィルタは、非常に多くの回路素子を必要と
し、演算量も多いため、回路規模が極めて大きく、消費
電力も増大するなど、ディジタルICのコストが高くな
ってしまう。また、このように回路規模が大きいこと
は、ICの個数を削減して高集積化を図る上でも好まし
くない。さらに、発熱が大きくなって放熱板を必要とす
ることから、実装コストも増大するという問題がある。
信号系列を{y(i)}、I出力信号系列を{Rx(j)}、Q
出力信号系列を{Ry(j)}とした。このように従来のロ
ールオフフィルタは、非常に多くの回路素子を必要と
し、演算量も多いため、回路規模が極めて大きく、消費
電力も増大するなど、ディジタルICのコストが高くな
ってしまう。また、このように回路規模が大きいこと
は、ICの個数を削減して高集積化を図る上でも好まし
くない。さらに、発熱が大きくなって放熱板を必要とす
ることから、実装コストも増大するという問題がある。
【0015】図8では、説明を簡便にするため15タッ
プのフィルタの例を示したが、例えばケーブルTV等の
ロールオフ率13%のディジタル伝送のような実際の用
途では、タップ数が50タップ程度と多くなり、ロール
オフ率が小さくなるほど多くのタップ数が必要とされ、
回路規模の縮小と単位時間当たりの演算量の削減が強く
求められる。
プのフィルタの例を示したが、例えばケーブルTV等の
ロールオフ率13%のディジタル伝送のような実際の用
途では、タップ数が50タップ程度と多くなり、ロール
オフ率が小さくなるほど多くのタップ数が必要とされ、
回路規模の縮小と単位時間当たりの演算量の削減が強く
求められる。
【0016】
【発明が解決しようとする課題】上述したように、従来
の実時間処理で出力を得るディジタルフィルタは、構成
要素が多く、回路規模が大きくなるという問題があり、
機器の小型化や低廉化のために回路規模の低減が強く求
められていた。
の実時間処理で出力を得るディジタルフィルタは、構成
要素が多く、回路規模が大きくなるという問題があり、
機器の小型化や低廉化のために回路規模の低減が強く求
められていた。
【0017】そこで、本発明は従来と同一タップ数のフ
ィルタを実現するのに必要な回路規模を従来より格段に
小さくでき、また従来と同じ回路規模で実現する場合に
はタップ数を従来よりも格段と多くすることができる、
ディジタルロールオフフィルタに適したディジタルフィ
ルタを提供することを目的とする。
ィルタを実現するのに必要な回路規模を従来より格段に
小さくでき、また従来と同じ回路規模で実現する場合に
はタップ数を従来よりも格段と多くすることができる、
ディジタルロールオフフィルタに適したディジタルフィ
ルタを提供することを目的とする。
【0018】
【課題を解決するための手段】上記の課題を解決するた
め、本発明はディジタル変調信号のシンボル周期をTと
してそれぞれ周期T/m(mは2以上の偶数)で標本化
された第1および第2の標本化入力信号系列を入力し、
周期Tの第1および第2の標本化出力信号系列をそれぞ
れ出力するディジタルフィルタにおいて、周期T/m毎
に第1および第2の標本化入力信号系列の偶数番目の標
本値を交互に出力する第1のパラレル/シリアル変換手
段と、周期T/m毎に前記第1および第2の標本化入力
信号系列の奇数番目の標本値を交互に出力する第2のパ
ラレル/シリアル変換手段と、第1および第2のパラレ
ル/シリアル変換手段からそれぞれ出力される偶数番目
および奇数番目の標本値に対して、それぞれ共通の乗算
手段で所定のタップ係数を乗じた後、第1および第2の
標本化入力信号系列にそれぞれ対応する乗算結果毎に積
算することにより、第1および第2の標本化入力信号系
列に対するフィルタ処理結果を交互に出力する積和演算
手段と、この積和演算手段の出力をシリアル/パラレル
変換して前記第1および第2の標本化出力信号系列を出
力するシリアル/パラレル変換手段とを具備することを
特徴とする。
め、本発明はディジタル変調信号のシンボル周期をTと
してそれぞれ周期T/m(mは2以上の偶数)で標本化
された第1および第2の標本化入力信号系列を入力し、
周期Tの第1および第2の標本化出力信号系列をそれぞ
れ出力するディジタルフィルタにおいて、周期T/m毎
に第1および第2の標本化入力信号系列の偶数番目の標
本値を交互に出力する第1のパラレル/シリアル変換手
段と、周期T/m毎に前記第1および第2の標本化入力
信号系列の奇数番目の標本値を交互に出力する第2のパ
ラレル/シリアル変換手段と、第1および第2のパラレ
ル/シリアル変換手段からそれぞれ出力される偶数番目
および奇数番目の標本値に対して、それぞれ共通の乗算
手段で所定のタップ係数を乗じた後、第1および第2の
標本化入力信号系列にそれぞれ対応する乗算結果毎に積
算することにより、第1および第2の標本化入力信号系
列に対するフィルタ処理結果を交互に出力する積和演算
手段と、この積和演算手段の出力をシリアル/パラレル
変換して前記第1および第2の標本化出力信号系列を出
力するシリアル/パラレル変換手段とを具備することを
特徴とする。
【0019】このように構成される本発明のディジタル
フィルタでは、2つの標本化入力信号系列をそれぞれ偶
数番目の標本化系列と奇数番目の標本化系列に分離して
多重した後、偶数番目および奇数番目の標本化系列毎に
共通の乗算器を用いてタップ係数を乗じるようにするこ
とで、乗算器、加算器および遅延素子の数を大幅に削減
することができ、回路規模の削減と高集積化が可能とな
ると共に、消費電力も削減され、また左右対称のフィル
タ特性を有するディジタルフィルタを実現する場合に
は、乗算器の数をさらに減らすことができる。一方、従
来と同一回路規模が許容される場合には、タップ数を大
幅に増加させることができ、より有効なハードウェアの
実現が可能となる。
フィルタでは、2つの標本化入力信号系列をそれぞれ偶
数番目の標本化系列と奇数番目の標本化系列に分離して
多重した後、偶数番目および奇数番目の標本化系列毎に
共通の乗算器を用いてタップ係数を乗じるようにするこ
とで、乗算器、加算器および遅延素子の数を大幅に削減
することができ、回路規模の削減と高集積化が可能とな
ると共に、消費電力も削減され、また左右対称のフィル
タ特性を有するディジタルフィルタを実現する場合に
は、乗算器の数をさらに減らすことができる。一方、従
来と同一回路規模が許容される場合には、タップ数を大
幅に増加させることができ、より有効なハードウェアの
実現が可能となる。
【0020】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本実施形態のディジタルフィルタ
は、タップ数nが15個、標本化入力信号系列と標本化
出力信号系列とのサンプリングレート比m(mは2以上
の偶数)が4の直交変調信号用のディジタルロールオフ
フィルタに適用した例である。図1はディジタルフィル
タ全体の構成を示している、また図2はパラレル/シリ
アル変換器(以下、P/S変換器という)、図3はシリ
アル/パラレル変換器(以下、S/P変換器という)、
図4は積和演算部をそれぞれ拡大して示している。
を参照して説明する。本実施形態のディジタルフィルタ
は、タップ数nが15個、標本化入力信号系列と標本化
出力信号系列とのサンプリングレート比m(mは2以上
の偶数)が4の直交変調信号用のディジタルロールオフ
フィルタに適用した例である。図1はディジタルフィル
タ全体の構成を示している、また図2はパラレル/シリ
アル変換器(以下、P/S変換器という)、図3はシリ
アル/パラレル変換器(以下、S/P変換器という)、
図4は積和演算部をそれぞれ拡大して示している。
【0021】本実施形態のディジタルフィルタは、第1
および第2の標本化入力信号系列を二つのP/S変換器
により偶数番目の標本値毎および奇数番目の標本値毎に
それぞれ多重して積和演算部に入力し、積和演算部にお
いて偶数番目および奇数番目の標本値に対して、それぞ
れ共通の乗算器で所定のタップ係数を乗じた後、第1お
よび第2の標本化入力信号系列にそれぞれ対応する乗算
結果毎に積算して、第1および第2の標本化入力信号系
列に対するフィルタ処理結果を交互に出力し、これをS
/P変換器に通して第1および第2の標本化出力信号系
列を出力する構成とすることにより、乗算器の数を1/
2個に低減し、さらにロールオフフィルタの左右対称性
を利用して、各積和ブロック内で同じ乗算結果を得る二
つの乗算器の一方を省略することで、乗算器の数をさら
に3/4個に低減するようにしたものである。
および第2の標本化入力信号系列を二つのP/S変換器
により偶数番目の標本値毎および奇数番目の標本値毎に
それぞれ多重して積和演算部に入力し、積和演算部にお
いて偶数番目および奇数番目の標本値に対して、それぞ
れ共通の乗算器で所定のタップ係数を乗じた後、第1お
よび第2の標本化入力信号系列にそれぞれ対応する乗算
結果毎に積算して、第1および第2の標本化入力信号系
列に対するフィルタ処理結果を交互に出力し、これをS
/P変換器に通して第1および第2の標本化出力信号系
列を出力する構成とすることにより、乗算器の数を1/
2個に低減し、さらにロールオフフィルタの左右対称性
を利用して、各積和ブロック内で同じ乗算結果を得る二
つの乗算器の一方を省略することで、乗算器の数をさら
に3/4個に低減するようにしたものである。
【0022】<P/S変換器10A,10Bについて>
入力端子100,101には、期間T/4(=T/m)
毎に標本化された2系統の標本化入力信号系列X={x
(i)},Y={y(i)}がそれぞれ入力される。これら2系
統の標本化入力信号系列X,Yは、第1および第2のP
/S変換器10A,10Bに共通に与えられる。第1の
P/S変換器10Aは遅延時間T/4の遅延素子11
2,113とセレクタ120により、また第2のP/S
変換器10Bは遅延時間T/4の遅延素子113,11
4とセレクタ121によりそれぞれ構成されており、P
/S変換器10A,10Bで遅延素子113を共有して
いる。第1のP/S変換器10Aからは標本化入力信号
系列X,Yの偶数番目の標本値が周期T/4毎に交互に
出力され、第2のP/S変換器10Bからは標本化入力
信号系列X,Yの奇数番目の標本値が周期T/4毎に交
互に出力される。
入力端子100,101には、期間T/4(=T/m)
毎に標本化された2系統の標本化入力信号系列X={x
(i)},Y={y(i)}がそれぞれ入力される。これら2系
統の標本化入力信号系列X,Yは、第1および第2のP
/S変換器10A,10Bに共通に与えられる。第1の
P/S変換器10Aは遅延時間T/4の遅延素子11
2,113とセレクタ120により、また第2のP/S
変換器10Bは遅延時間T/4の遅延素子113,11
4とセレクタ121によりそれぞれ構成されており、P
/S変換器10A,10Bで遅延素子113を共有して
いる。第1のP/S変換器10Aからは標本化入力信号
系列X,Yの偶数番目の標本値が周期T/4毎に交互に
出力され、第2のP/S変換器10Bからは標本化入力
信号系列X,Yの奇数番目の標本値が周期T/4毎に交
互に出力される。
【0023】すなわち、標本化入力信号系列Xはセレク
タ120の入力端子1とセレクタ121の入力端子0に
与えられる。標本化入力信号系列Yは遅延素子113に
供給され、その出力はセレクタ120の入力端子0とセ
レクタ121の入力端子1に与えられる。入力端子10
3には、セレクト信号PSが与えられる。セレクト信号
PSは、セレクタ120,121のセレクト端子に入力
される。セレクタ120,121は、セレクト端子に入
力された信号が“0”の時は入力端子0に入力された信
号を出力し、“1”の時は入力端子1に入力された信号
を出力する。
タ120の入力端子1とセレクタ121の入力端子0に
与えられる。標本化入力信号系列Yは遅延素子113に
供給され、その出力はセレクタ120の入力端子0とセ
レクタ121の入力端子1に与えられる。入力端子10
3には、セレクト信号PSが与えられる。セレクト信号
PSは、セレクタ120,121のセレクト端子に入力
される。セレクタ120,121は、セレクト端子に入
力された信号が“0”の時は入力端子0に入力された信
号を出力し、“1”の時は入力端子1に入力された信号
を出力する。
【0024】セレクタ120の出力は遅延素子112を
通してP/S変換器10Aの出力として取り出され、セ
レクタ121の出力は遅延素子114を通してP/S変
換器10Bの出力として取り出される。
通してP/S変換器10Aの出力として取り出され、セ
レクタ121の出力は遅延素子114を通してP/S変
換器10Bの出力として取り出される。
【0025】<積和演算部(積和ブロック20A,20
B)について>P/S変換器10Aの出力dは積和演算
部を構成する二つの積和ブロック20A,20Bに入力
され、P/S変換器10Bの出力aも同じ積和ブロック
20A,20Bに入力される。すなわち、P/S変換器
10Aの出力dは積和ブロック20Aの入力端子201
Aと積和ブロック20Bの入力端子201Bに供給さ
れ、P/S変換器10Bの出力aは積和ブロック20A
の入力端子202Aと積和ブロック20Bの入力端子2
02Bに供給される。
B)について>P/S変換器10Aの出力dは積和演算
部を構成する二つの積和ブロック20A,20Bに入力
され、P/S変換器10Bの出力aも同じ積和ブロック
20A,20Bに入力される。すなわち、P/S変換器
10Aの出力dは積和ブロック20Aの入力端子201
Aと積和ブロック20Bの入力端子201Bに供給さ
れ、P/S変換器10Bの出力aは積和ブロック20A
の入力端子202Aと積和ブロック20Bの入力端子2
02Bに供給される。
【0026】入力端子102から入力されたセレクト信
号CSは、積和ブロック20Aの入力端子204Aと積
和ブロック20Bの入力端子204Bに入力され、入力
端子106から入力されたセレクト信号MSは、積和ブ
ロック20Aの入力端子207Aと積和ブロック20B
の入力端子207Bに入力され、入力端子107から入
力されたセレクト信号LSは、積和ブロック20Aの入
力端子208Aと積和ブロック20Bの入力端子208
Bに入力される。また、積和ブロック20Bの入力端子
205B,206Bには常に“0”が入力される。
号CSは、積和ブロック20Aの入力端子204Aと積
和ブロック20Bの入力端子204Bに入力され、入力
端子106から入力されたセレクト信号MSは、積和ブ
ロック20Aの入力端子207Aと積和ブロック20B
の入力端子207Bに入力され、入力端子107から入
力されたセレクト信号LSは、積和ブロック20Aの入
力端子208Aと積和ブロック20Bの入力端子208
Bに入力される。また、積和ブロック20Bの入力端子
205B,206Bには常に“0”が入力される。
【0027】積和ブロック20Bの出力端子207Bは
積和ブロック20Aの入力端子205Aに、積和ブロッ
ク20Bの出力端子210Bは積和ブロック20Aの入
力端子206Aに、積和ブロック20Aの出力端子21
1Aは積和ブロック20Bの入力端子209Bに、積和
ブロック20Aの出力端子207Aは積和ブロック20
Aの入力端子209Aにそれぞれ接続されている。
積和ブロック20Aの入力端子205Aに、積和ブロッ
ク20Bの出力端子210Bは積和ブロック20Aの入
力端子206Aに、積和ブロック20Aの出力端子21
1Aは積和ブロック20Bの入力端子209Bに、積和
ブロック20Aの出力端子207Aは積和ブロック20
Aの入力端子209Aにそれぞれ接続されている。
【0028】積和ブロック20A,20Bの詳細につい
ては、後述する。 <S/P変換器11について>積和演算部の出力である
積和ブロック20Bの出力端子211Bから出力された
信号は、S/P変換器11に入力される。S/P変換器
11は、遅延時間T/4(=T/m)の遅延素子115
と、遅延時間Tの2つの出力確定遅延素子116,11
7から構成される。すなわち、積和ブロック20Bの出
力端子211Bから出力された信号は遅延素子115と
出力確定遅延素子117に入力される。遅延素子115
の出力は出力確定遅延素子116に入力され、この出力
確定遅延素子116の出力が出力端子104から周期T
の出力信号系列RX={Rx(j)}として出力される。ま
た、出力確定遅延素子117の出力は出力端子105か
ら同じく周期Tの出力信号系列RY={Ry(j)}として
出力される。
ては、後述する。 <S/P変換器11について>積和演算部の出力である
積和ブロック20Bの出力端子211Bから出力された
信号は、S/P変換器11に入力される。S/P変換器
11は、遅延時間T/4(=T/m)の遅延素子115
と、遅延時間Tの2つの出力確定遅延素子116,11
7から構成される。すなわち、積和ブロック20Bの出
力端子211Bから出力された信号は遅延素子115と
出力確定遅延素子117に入力される。遅延素子115
の出力は出力確定遅延素子116に入力され、この出力
確定遅延素子116の出力が出力端子104から周期T
の出力信号系列RX={Rx(j)}として出力される。ま
た、出力確定遅延素子117の出力は出力端子105か
ら同じく周期Tの出力信号系列RY={Ry(j)}として
出力される。
【0029】<積和ブロック20Aについて>次に、積
和ブロック20Aの構成を詳しく説明する。積和ブロッ
ク20Aは、基本的に3つの乗算器230A〜232A
と、これらにそれぞれ対応して設けられた3つの係数レ
ジスタ220A〜222Aと、乗算結果の選択のための
セレクタ261Aと、二つの積算ループ260A,26
1Aで構成される。
和ブロック20Aの構成を詳しく説明する。積和ブロッ
ク20Aは、基本的に3つの乗算器230A〜232A
と、これらにそれぞれ対応して設けられた3つの係数レ
ジスタ220A〜222Aと、乗算結果の選択のための
セレクタ261Aと、二つの積算ループ260A,26
1Aで構成される。
【0030】第1の乗算器230AはP/S変換器10
A,10Bから出力される偶数番目の標本値にタップ係
数を乗じるためのものであり、第1の係数レジスタ22
0Aは乗算器230Aに偶数番目の標本値に乗じるべき
2種類のタップ係数C0,C2を周期T/2(=2T/
m)毎に切り替えて供給するものである。
A,10Bから出力される偶数番目の標本値にタップ係
数を乗じるためのものであり、第1の係数レジスタ22
0Aは乗算器230Aに偶数番目の標本値に乗じるべき
2種類のタップ係数C0,C2を周期T/2(=2T/
m)毎に切り替えて供給するものである。
【0031】同様に、第2の乗算器231AはP/S変
換器10A,10Bから出力される奇数番目の標本値に
タップ係数を乗じるためのものであり、第2の係数レジ
スタ221Aは乗算器231Aに奇数番目の標本値に乗
じるべき2種類のタップ係数C1,C3を周期T/2毎
に切り替えて供給するものである。
換器10A,10Bから出力される奇数番目の標本値に
タップ係数を乗じるためのものであり、第2の係数レジ
スタ221Aは乗算器231Aに奇数番目の標本値に乗
じるべき2種類のタップ係数C1,C3を周期T/2毎
に切り替えて供給するものである。
【0032】さらに、第3の乗算器232AはP/S変
換器10A,10Bから出力される奇数番目の標本値に
タップ係数を乗じるためのものであり、第3の係数レジ
スタ222Aは乗算器232Aに奇数番目の標本値に乗
じるべき2種類のタップ係数C3,C1を周期T/2毎
に第2の係数レジスタ221Aとは逆の順序で切り替え
て供給するものである。
換器10A,10Bから出力される奇数番目の標本値に
タップ係数を乗じるためのものであり、第3の係数レジ
スタ222Aは乗算器232Aに奇数番目の標本値に乗
じるべき2種類のタップ係数C3,C1を周期T/2毎
に第2の係数レジスタ221Aとは逆の順序で切り替え
て供給するものである。
【0033】第1の積算ループ260Aは、T/4の遅
延時間をそれぞれ持つ遅延素子253A,254Aを間
に介し、さらにセレクタ224Aを介して二つの加算器
255A,256Aをループ接続して構成され、第1お
よび乗算器230A,231Aの乗算結果を加算器25
5A,256Aの一方の入力として、第1および第2の
標本化入力信号系列X,Yにそれぞれ対応した乗算結果
毎の積算値を周期T/4毎に交互に出力する。
延時間をそれぞれ持つ遅延素子253A,254Aを間
に介し、さらにセレクタ224Aを介して二つの加算器
255A,256Aをループ接続して構成され、第1お
よび乗算器230A,231Aの乗算結果を加算器25
5A,256Aの一方の入力として、第1および第2の
標本化入力信号系列X,Yにそれぞれ対応した乗算結果
毎の積算値を周期T/4毎に交互に出力する。
【0034】第2の積算ループ261Aは、T/4の遅
延時間をそれぞれ持つ遅延素子253A,256Aを間
に介し、さらにセレクタ225Aを介して二つの加算器
242A,243Aをループ接続して構成され、第2の
乗算器231Aの乗算結果およびセレクタ261Aによ
り選択された乗算結果を加算器242A,243Aの一
方の入力として、第1の積算ループ260Aと同様に第
1および第2の標本化入力信号系列X,Yにそれぞれ対
応した乗算結果毎の積算値を周期T/4毎に交互に出力
する。
延時間をそれぞれ持つ遅延素子253A,256Aを間
に介し、さらにセレクタ225Aを介して二つの加算器
242A,243Aをループ接続して構成され、第2の
乗算器231Aの乗算結果およびセレクタ261Aによ
り選択された乗算結果を加算器242A,243Aの一
方の入力として、第1の積算ループ260Aと同様に第
1および第2の標本化入力信号系列X,Yにそれぞれ対
応した乗算結果毎の積算値を周期T/4毎に交互に出力
する。
【0035】セレクタ226Aは、遅延素子250Aを
介して入力される第1の乗算器230Aの乗算結果と、
隣接する積和ブロック20B内の遅延素子250Bを介
して入力される第1の乗算器220Bの乗算結果を周期
T毎に交互に選択して出力するものであり、P/S変換
器10B,10Aから出力される偶数番目の標本値にタ
ップ係数を乗じる第4の乗算器と、第4の乗算器に偶数
番目の標本値に乗じるべき2種類のタップ係数C2,C
4を周期T/2毎に切り替えて供給する第4の係数レジ
スタを仮定したとき、これら第4の乗算器および第4の
係数レジスタに代えて用いられるものである。
介して入力される第1の乗算器230Aの乗算結果と、
隣接する積和ブロック20B内の遅延素子250Bを介
して入力される第1の乗算器220Bの乗算結果を周期
T毎に交互に選択して出力するものであり、P/S変換
器10B,10Aから出力される偶数番目の標本値にタ
ップ係数を乗じる第4の乗算器と、第4の乗算器に偶数
番目の標本値に乗じるべき2種類のタップ係数C2,C
4を周期T/2毎に切り替えて供給する第4の係数レジ
スタを仮定したとき、これら第4の乗算器および第4の
係数レジスタに代えて用いられるものである。
【0036】すなわち、本実施形態のような左右対称の
ディジタルロールオフフィルタの場合、前述したように
フィルタ特性が左右対称であり、タップ係数はセンター
タップのタップ係数C0を中心に奇数番目のタップ係数
C1,C3,…と偶数番目のタップ係数C2,C4,…
が交互に並ぶ。従って、第2の乗算器231Aの出力に
は、遅延素子251Aを介して図6(i)に示すように
タップ係数C1,C3と全ての偶数番目の標本値との乗
算結果のうち、半数の標本値に対応する乗算結果しか得
られないため、残り半数の乗算結果を図6(n)に示す
ように得るために、第3の乗算器232Aが必要とな
る。これに対し、第1の乗算器230Aの出力には、遅
延素子250Aを介して図6(k)に示すようにタップ
係数C0,C2と全ての偶数番目の標本値との乗算結果
が得られる。
ディジタルロールオフフィルタの場合、前述したように
フィルタ特性が左右対称であり、タップ係数はセンター
タップのタップ係数C0を中心に奇数番目のタップ係数
C1,C3,…と偶数番目のタップ係数C2,C4,…
が交互に並ぶ。従って、第2の乗算器231Aの出力に
は、遅延素子251Aを介して図6(i)に示すように
タップ係数C1,C3と全ての偶数番目の標本値との乗
算結果のうち、半数の標本値に対応する乗算結果しか得
られないため、残り半数の乗算結果を図6(n)に示す
ように得るために、第3の乗算器232Aが必要とな
る。これに対し、第1の乗算器230Aの出力には、遅
延素子250Aを介して図6(k)に示すようにタップ
係数C0,C2と全ての偶数番目の標本値との乗算結果
が得られる。
【0037】そこで、第1の乗算器230Aから遅延素
子250Aを介して出力される図6(k)の乗算結果の
うち、積算ループ260Aの出力として取り出されない
乗算結果をセレクタ226Aによって選択するように
し、またセレクタ226Aが第1の乗算器230Aから
遅延素子250Aを介して出力される乗算結果を選択し
ない期間は、隣接する積和ブロック20B内の第1の乗
算器220Bから遅延素子250Bを介して入力される
図5(f)の乗算結果を選択するようにすれば、上述し
た第4の乗算器とこれにタップ係数C2,C4を供給す
る第4の係数レジスタが不要となる。
子250Aを介して出力される図6(k)の乗算結果の
うち、積算ループ260Aの出力として取り出されない
乗算結果をセレクタ226Aによって選択するように
し、またセレクタ226Aが第1の乗算器230Aから
遅延素子250Aを介して出力される乗算結果を選択し
ない期間は、隣接する積和ブロック20B内の第1の乗
算器220Bから遅延素子250Bを介して入力される
図5(f)の乗算結果を選択するようにすれば、上述し
た第4の乗算器とこれにタップ係数C2,C4を供給す
る第4の係数レジスタが不要となる。
【0038】次に、積算ブロック20Aの動作を説明す
る。入力端子204Aに入力されたセレクト信号CS
は、係数レジスタ220A,222Aに直接供給され、
またT/4の遅延時間を持つ遅延素子257Aを通して
係数レジスタ270Aにも供給される。入力端子201
Aに入力されたP/S変換器10Aからの偶数番目の標
本値は、乗算器230Aに供給される。入力端子202
Aに入力されたP/S変換器10Bからの奇数番目の標
本値は、乗算器231A,232Aに供給される。
る。入力端子204Aに入力されたセレクト信号CS
は、係数レジスタ220A,222Aに直接供給され、
またT/4の遅延時間を持つ遅延素子257Aを通して
係数レジスタ270Aにも供給される。入力端子201
Aに入力されたP/S変換器10Aからの偶数番目の標
本値は、乗算器230Aに供給される。入力端子202
Aに入力されたP/S変換器10Bからの奇数番目の標
本値は、乗算器231A,232Aに供給される。
【0039】乗算器230A,231A,232Aに
は、別途それぞれ係数レジスタ220A,221A,2
22Aから読み出されたタップ係数が供給される。係数
レジスタ220A,221A,222Aには、それぞれ
2(=m/2)種類のタップ係数が格納されており、入
力端子204Aに入力されたセレクト信号CSに応じて
周期Tの間に2回切り換えられて読み出される。
は、別途それぞれ係数レジスタ220A,221A,2
22Aから読み出されたタップ係数が供給される。係数
レジスタ220A,221A,222Aには、それぞれ
2(=m/2)種類のタップ係数が格納されており、入
力端子204Aに入力されたセレクト信号CSに応じて
周期Tの間に2回切り換えられて読み出される。
【0040】すなわち、係数レジスタ220Aにはタッ
プ係数C0とC2、係数レジスタ221Aにはタップ係
数C1とC3、係数レジスタ222Aにはタップ係数C
3とC1が格納され、これらがセレクト信号CSにより
切り換えられて読み出される。2種類のタップ係数は、
セレクト信号が“1”の時は前者、セレクト信号が
“0”の時は後者が選ばれる。これらの係数レジスタは
RAMやROMでもよいし、フリップフロップにセレク
タを組み合わせたものでもよい。タップ係数が固定であ
れば、ロジック回路のみで構成することもできる。ここ
で、タップ係数C0がセンタータップの係数であり、本
実施形態のような直交変調信号用のディジタルロールオ
フフィルタのフィルタ特性は、このセンタータップを中
心に左右対称の特性となる。
プ係数C0とC2、係数レジスタ221Aにはタップ係
数C1とC3、係数レジスタ222Aにはタップ係数C
3とC1が格納され、これらがセレクト信号CSにより
切り換えられて読み出される。2種類のタップ係数は、
セレクト信号が“1”の時は前者、セレクト信号が
“0”の時は後者が選ばれる。これらの係数レジスタは
RAMやROMでもよいし、フリップフロップにセレク
タを組み合わせたものでもよい。タップ係数が固定であ
れば、ロジック回路のみで構成することもできる。ここ
で、タップ係数C0がセンタータップの係数であり、本
実施形態のような直交変調信号用のディジタルロールオ
フフィルタのフィルタ特性は、このセンタータップを中
心に左右対称の特性となる。
【0041】乗算器230Aの乗算結果は遅延素子25
0Aを経由して加算器240Aに、乗算器231Aの乗
算結果は遅延素子251Aを経由して加算器241A
に、乗算器232Aの乗算結果は遅延素子252Aを経
由して加算器242Aに、それぞれ供給される。遅延素
子250A〜252Aの遅延時間は、いずれもT/4で
ある。
0Aを経由して加算器240Aに、乗算器231Aの乗
算結果は遅延素子251Aを経由して加算器241A
に、乗算器232Aの乗算結果は遅延素子252Aを経
由して加算器242Aに、それぞれ供給される。遅延素
子250A〜252Aの遅延時間は、いずれもT/4で
ある。
【0042】一方、入力端子205Aからの入力は第1
の積算ループ260A内のセレクタ224Aの入力端子
0に入力され、セレクタ224Aの出力は遅延素子25
4Aを通して加算器241Aに供給され、加算器241
Aの出力は遅延素子253Aを通して加算器240Aに
供給される。加算器240Aの出力は、セレクタ224
Aの入力端子1に入力されるとともに出力端子207A
から出力される。遅延素子253A,254Aの遅延時
間も、T/4である。
の積算ループ260A内のセレクタ224Aの入力端子
0に入力され、セレクタ224Aの出力は遅延素子25
4Aを通して加算器241Aに供給され、加算器241
Aの出力は遅延素子253Aを通して加算器240Aに
供給される。加算器240Aの出力は、セレクタ224
Aの入力端子1に入力されるとともに出力端子207A
から出力される。遅延素子253A,254Aの遅延時
間も、T/4である。
【0043】入力端子209Aからの入力はセレクタ2
25Aの入力端子0に入力され、セレクタ225Aの出
力は遅延素子255Aを通して加算器242Aに供給さ
れ、また加算器242Aの出力は遅延素子256Aを通
して加算器243Aに供給される。加算器243Aの出
力は、セレクタ225Aの入力端子1に入力されるとと
もに、出力端子211Aから出力される。遅延素子25
5A,256Aの遅延時間も、T/4である。
25Aの入力端子0に入力され、セレクタ225Aの出
力は遅延素子255Aを通して加算器242Aに供給さ
れ、また加算器242Aの出力は遅延素子256Aを通
して加算器243Aに供給される。加算器243Aの出
力は、セレクタ225Aの入力端子1に入力されるとと
もに、出力端子211Aから出力される。遅延素子25
5A,256Aの遅延時間も、T/4である。
【0044】遅延素子250Aの出力はさらに出力端子
210Aから出力されるとともに、セレクタ226Aの
入力端子1に入力される。セレクタ226Aの入力端子
0には入力端子206Aからの信号が入力され、セレク
ト端子には入力端子207Aからのセレクト信号MSが
入力される。入力端子208Aからの入力(セレクト信
号LS)は、セレクタ224A,225Aのセレクト端
子に入力される。セレクタ224A,225A,226
Aはセレクト端子へのセレクト信号に従い、セレクト信
号が“0”の時は入力端子0への信号、セレクト信号が
“1”の時は入力端子1の信号を出力する。
210Aから出力されるとともに、セレクタ226Aの
入力端子1に入力される。セレクタ226Aの入力端子
0には入力端子206Aからの信号が入力され、セレク
ト端子には入力端子207Aからのセレクト信号MSが
入力される。入力端子208Aからの入力(セレクト信
号LS)は、セレクタ224A,225Aのセレクト端
子に入力される。セレクタ224A,225A,226
Aはセレクト端子へのセレクト信号に従い、セレクト信
号が“0”の時は入力端子0への信号、セレクト信号が
“1”の時は入力端子1の信号を出力する。
【0045】一方、積和ブロック20Bでは、積和ブロ
ック20Aに対し、各構成要素の添え字をAからBに変
えて記載している。各構成要素および要素間の接続は積
和ブロック20Aと同じであるので、説明は省略する。
唯一の違いは、係数レジスタ220B,221B,22
2Bに格納されたタップ係数であり、入力端子204B
からのセレクト信号CSにより期間Tの間に繰り返し切
り換えられて読み出される点は同じであるが、係数レジ
スタ220Bにはタップ係数C4とC6、係数レジスタ
221Bにはタップ係数C5とC7、係数レジスタ22
2Bにはタップ係数C7とC5がそれぞれ格納されてお
り、これらがセレクト信号CSにより切り換えて読み出
される。2種類のタップ係数は、セレクト信号CSが
“1”の時は前者、セレクト信号CSが“0”の時は後
者が選ばれる。
ック20Aに対し、各構成要素の添え字をAからBに変
えて記載している。各構成要素および要素間の接続は積
和ブロック20Aと同じであるので、説明は省略する。
唯一の違いは、係数レジスタ220B,221B,22
2Bに格納されたタップ係数であり、入力端子204B
からのセレクト信号CSにより期間Tの間に繰り返し切
り換えられて読み出される点は同じであるが、係数レジ
スタ220Bにはタップ係数C4とC6、係数レジスタ
221Bにはタップ係数C5とC7、係数レジスタ22
2Bにはタップ係数C7とC5がそれぞれ格納されてお
り、これらがセレクト信号CSにより切り換えて読み出
される。2種類のタップ係数は、セレクト信号CSが
“1”の時は前者、セレクト信号CSが“0”の時は後
者が選ばれる。
【0046】さらに、積算ブロック20Aと積算ブロッ
ク20Bでは、図に示すようにそれぞれ第1の積算ルー
プ260Aと260Bが縦続接続され、また第2の積算
ループ261Aと261Bも縦続接続されている。そし
て、積算ブロック20A内の第1の積算ループ260A
と第2の積算ループ261Aは、出力端子207Aおよ
び出力端子209Aを介して接続されている。従って、
縦続接続された第1の積算のループ260A,260B
および縦続接続された第2の積算ループ261A,26
1Bは、全体としてさらに縦続接続されていることにな
る。そして、最終段の積和ブロック20B内の第2の積
算ループ261Bの積算結果として得られる全ての積算
260B,260A,261A,261Bの積算結果の
総和が、積和ブロック20A,20Bで構成される積和
演算部の最終出力(図7(r))となる。
ク20Bでは、図に示すようにそれぞれ第1の積算ルー
プ260Aと260Bが縦続接続され、また第2の積算
ループ261Aと261Bも縦続接続されている。そし
て、積算ブロック20A内の第1の積算ループ260A
と第2の積算ループ261Aは、出力端子207Aおよ
び出力端子209Aを介して接続されている。従って、
縦続接続された第1の積算のループ260A,260B
および縦続接続された第2の積算ループ261A,26
1Bは、全体としてさらに縦続接続されていることにな
る。そして、最終段の積和ブロック20B内の第2の積
算ループ261Bの積算結果として得られる全ての積算
260B,260A,261A,261Bの積算結果の
総和が、積和ブロック20A,20Bで構成される積和
演算部の最終出力(図7(r))となる。
【0047】次に、本実施形態のディジタルフィルタの
具体的な動作を図5〜図7に示すタイミングチャートを
用いて説明する。なお、図5〜図7では各図相互の時間
関係の対応を分かり易くするために、一部の信号を重複
して示している。各遅延素子は、クロック信号入力に同
期して値を保持するDタイプフリップフロップによって
構成される。出力確定遅延素子116,117で使用さ
れるクロック信号はCK2(周期T)、遅延素子112
〜115,250A〜257A,250B〜257Bで
使用されるクロック信号はCK(周期T/4)である。
また、図5に示されるようにセレクト信号PSは周期T
/2の連続信号であり、セレクト信号CS,LS,MS
はクロック信号CK2と同様、周期Tの連続信号であ
る。
具体的な動作を図5〜図7に示すタイミングチャートを
用いて説明する。なお、図5〜図7では各図相互の時間
関係の対応を分かり易くするために、一部の信号を重複
して示している。各遅延素子は、クロック信号入力に同
期して値を保持するDタイプフリップフロップによって
構成される。出力確定遅延素子116,117で使用さ
れるクロック信号はCK2(周期T)、遅延素子112
〜115,250A〜257A,250B〜257Bで
使用されるクロック信号はCK(周期T/4)である。
また、図5に示されるようにセレクト信号PSは周期T
/2の連続信号であり、セレクト信号CS,LS,MS
はクロック信号CK2と同様、周期Tの連続信号であ
る。
【0048】第1の標本化入力信号系列Xは、周期T/
4でサンプリングされているので、クロック信号CKの
周期T/4でx(i-2) ,x(i-1) ,x(i),x(i+1) ,
x(i+2) ,…(図5(X))で示すようにデータ内容
(標本値)が変わる。同様に第2の標本化入力信号系列
Yは、クロック信号CKの周期T/4でy(i-2) ,y(i
-1) ,y(i) ,y(i+1) ,y(i+2) ,…(図5(Y))
で示すようにデータ内容(標本値)が変わる。これら第
1、第2の標本化入力信号系列X,Yは、それぞれ入力
端子100,101に供給される。なお、図5〜図7で
は簡単のため標本値の添え字のiと()を省略し、例え
ばx(i)をx0、x(i+1) をx1 、x(i-1) をx-1、…
のように記載している。
4でサンプリングされているので、クロック信号CKの
周期T/4でx(i-2) ,x(i-1) ,x(i),x(i+1) ,
x(i+2) ,…(図5(X))で示すようにデータ内容
(標本値)が変わる。同様に第2の標本化入力信号系列
Yは、クロック信号CKの周期T/4でy(i-2) ,y(i
-1) ,y(i) ,y(i+1) ,y(i+2) ,…(図5(Y))
で示すようにデータ内容(標本値)が変わる。これら第
1、第2の標本化入力信号系列X,Yは、それぞれ入力
端子100,101に供給される。なお、図5〜図7で
は簡単のため標本値の添え字のiと()を省略し、例え
ばx(i)をx0、x(i+1) をx1 、x(i-1) をx-1、…
のように記載している。
【0049】セレクタ120,121は、セレクト信号
PSに従い周期T/2で切り換えられるので、遅延素子
112,114の出力からは、以下のように周期T/4
の標本値系列が得られる。 遅延素子112の出力(図5(d));y(i-4) ,x(i
-2) ,y(i-2) ,x(i) ,y(i) ,x(i+2) ,y(i+2)
… 遅延素子114の出力(図5(a));x(i-3) ,y(i
-3) ,x(i-1) ,y(i-1) ,x(i+1) ,y(i+1) … すなわち、セレクタ120は遅延素子113,112と
の組み合わせにより、標本化入力信号系列X,Yの偶数
番目の標本値を多重してP/S変換結果を出力するP/
S変換器110Aを構成していることが分かる。同様
に、セレクタ121は遅延素子113,114との組み
合わせにより、標本化入力信号系列X,Yの奇数番目の
標本値を多重してP/S変換結果を出力するP/S変換
器110Bを構成していることが分かる。
PSに従い周期T/2で切り換えられるので、遅延素子
112,114の出力からは、以下のように周期T/4
の標本値系列が得られる。 遅延素子112の出力(図5(d));y(i-4) ,x(i
-2) ,y(i-2) ,x(i) ,y(i) ,x(i+2) ,y(i+2)
… 遅延素子114の出力(図5(a));x(i-3) ,y(i
-3) ,x(i-1) ,y(i-1) ,x(i+1) ,y(i+1) … すなわち、セレクタ120は遅延素子113,112と
の組み合わせにより、標本化入力信号系列X,Yの偶数
番目の標本値を多重してP/S変換結果を出力するP/
S変換器110Aを構成していることが分かる。同様
に、セレクタ121は遅延素子113,114との組み
合わせにより、標本化入力信号系列X,Yの奇数番目の
標本値を多重してP/S変換結果を出力するP/S変換
器110Bを構成していることが分かる。
【0050】P/S変換器10Aから遅延素子112の
出力として得られる偶数番目の標本値系列は、積和ブロ
ック20A内の乗算器230Aと積和ブロック20Bの
乗算器230Bに、遅延素子114の出力である奇数番
目の標本値系列は、積和ブロック20Aの乗算器231
A,232Aと、積和ブロック20Bの乗算器231
B,232Bにそれぞれ与えられる。
出力として得られる偶数番目の標本値系列は、積和ブロ
ック20A内の乗算器230Aと積和ブロック20Bの
乗算器230Bに、遅延素子114の出力である奇数番
目の標本値系列は、積和ブロック20Aの乗算器231
A,232Aと、積和ブロック20Bの乗算器231
B,232Bにそれぞれ与えられる。
【0051】係数レジスタ220A,221A,222
A,220B,221B,222Bの内容は、セレクト
信号CSに従い周期Tに2回切り換えて読み出されるの
で、その出力として以下のように周期T/2のタップ係
数列が得られる。 係数レジスタ220Aの出力(図6(j));C0,C
2,C0,C2,C0,C2,… 係数レジスタ221Aの出力(図6(h));C3,C
1,C3,C1,C3,C1,… 係数レジスタ222Aの出力(図6(m));C1,C
3,C1,C3,C1,C3,… 係数レジスタ220Bの出力(図5(e));C4,C
6,C4,C6,C4,C6,… 係数レジスタ221Bの出力(図5(b));C7,C
5,C7,C5,C7,C5,… 係数レジスタ222Bの出力(図7(p));C5,C
7,C5,C7,C5,C7,C5,… なお、係数レジスタ220A,220Bはそれぞれ遅延
素子257A,257Bによって入力されるセレクト信
号が遅延されるため、他の係数レジスタに比べ周期T/
4ずつ切り替えタイミングが遅れている。
A,220B,221B,222Bの内容は、セレクト
信号CSに従い周期Tに2回切り換えて読み出されるの
で、その出力として以下のように周期T/2のタップ係
数列が得られる。 係数レジスタ220Aの出力(図6(j));C0,C
2,C0,C2,C0,C2,… 係数レジスタ221Aの出力(図6(h));C3,C
1,C3,C1,C3,C1,… 係数レジスタ222Aの出力(図6(m));C1,C
3,C1,C3,C1,C3,… 係数レジスタ220Bの出力(図5(e));C4,C
6,C4,C6,C4,C6,… 係数レジスタ221Bの出力(図5(b));C7,C
5,C7,C5,C7,C5,… 係数レジスタ222Bの出力(図7(p));C5,C
7,C5,C7,C5,C7,C5,… なお、係数レジスタ220A,220Bはそれぞれ遅延
素子257A,257Bによって入力されるセレクト信
号が遅延されるため、他の係数レジスタに比べ周期T/
4ずつ切り替えタイミングが遅れている。
【0052】以上のようにして乗算器230A〜232
A,230B〜232Bに標本値系列とタップ係数列が
供給されることにより、乗算器230A〜232A,2
30B〜232Bの乗算結果は、遅延素子250A〜2
52A,250B〜252Bの出力に、以下のように周
期(T/4)の系列の信号として得られる。 遅延素子250Aの出力(図6(k)); C0・x(i-
4) ,C0・y(i-4) ,C2・x(i-2) ,C2・y(i-2)
,C0・x(i) ,C0・y(i) ,C2・x(i+2) ,C
2・y(i+2) ,… 遅延素子251Aの出力(図6(i));C1・y(i-
5) ,C3・x(i-3),C3・y(i-3) ,C1・x(i-1)
,C1・y(i-1) ,C3・x(i+1) ,C3・y(i+1)
,C1・x(i+3) ,C1・y(i+3) ,… 遅延素子252Aの出力(図6(n));C3・y(i-
5) ,C1・x(i-3),C1・y(i-3) ,C3・x(i-1)
,C3・y(i-1) ,C1・x(i+1) ,C1・y(i+1)
,C3・x(i+3) ,C3・y(i+3) ,… 遅延素子250Bの出力(図5(f));C4・x(i-
4) ,C4・y(i-4),C6・x(i-2) ,C6・y(i-2)
,C4・x(i) ,C4・y(i) ,C6・x(i+2) ,C
6・y(i+2) ,… 遅延素子251Bの出力(図5(c));C5・y(i-
5) ,C7・x(i-3),C7・y(i-3) ,C5・x(i-1) ,C
5・y(i-1) ,C7・x(i+1) ,C7・y(i+1) ,C5
・x(i+3) ,C5・y(i+3) ,… 遅延素子252Bの出力(図7(q));C7・y(i-
5) ,C5・x(i-3),C5・y(i-3) ,C7・x(i-1)
,C7・y(i-1) ,C5・x(i+1) ,C5・y(i+1)
,C7・x(i+3) ,C7・y(i+3) ,…。
A,230B〜232Bに標本値系列とタップ係数列が
供給されることにより、乗算器230A〜232A,2
30B〜232Bの乗算結果は、遅延素子250A〜2
52A,250B〜252Bの出力に、以下のように周
期(T/4)の系列の信号として得られる。 遅延素子250Aの出力(図6(k)); C0・x(i-
4) ,C0・y(i-4) ,C2・x(i-2) ,C2・y(i-2)
,C0・x(i) ,C0・y(i) ,C2・x(i+2) ,C
2・y(i+2) ,… 遅延素子251Aの出力(図6(i));C1・y(i-
5) ,C3・x(i-3),C3・y(i-3) ,C1・x(i-1)
,C1・y(i-1) ,C3・x(i+1) ,C3・y(i+1)
,C1・x(i+3) ,C1・y(i+3) ,… 遅延素子252Aの出力(図6(n));C3・y(i-
5) ,C1・x(i-3),C1・y(i-3) ,C3・x(i-1)
,C3・y(i-1) ,C1・x(i+1) ,C1・y(i+1)
,C3・x(i+3) ,C3・y(i+3) ,… 遅延素子250Bの出力(図5(f));C4・x(i-
4) ,C4・y(i-4),C6・x(i-2) ,C6・y(i-2)
,C4・x(i) ,C4・y(i) ,C6・x(i+2) ,C
6・y(i+2) ,… 遅延素子251Bの出力(図5(c));C5・y(i-
5) ,C7・x(i-3),C7・y(i-3) ,C5・x(i-1) ,C
5・y(i-1) ,C7・x(i+1) ,C7・y(i+1) ,C5
・x(i+3) ,C5・y(i+3) ,… 遅延素子252Bの出力(図7(q));C7・y(i-
5) ,C5・x(i-3),C5・y(i-3) ,C7・x(i-1)
,C7・y(i-1) ,C5・x(i+1) ,C5・y(i+1)
,C7・x(i+3) ,C7・y(i+3) ,…。
【0053】積和ブロック20Bにおいて、セレクタ2
24B,遅延素子254B,加算器241B,遅延素子
253Bおよび加算器240Bは、2つの乗算器230
B,231Bの乗算結果について第1および第2の標本
化入力信号系列X,Yにそれぞれ対応する乗算結果毎に
積算を行う積算ループ260Bを構成しており、セレク
タ224Bは周期Tのセレクト信号LSで切り替えられ
るため、この積算ループ260Bから出力される積算
値、すなわち積和ブロック20Bの出力端子207Bか
らの出力(図6のg)は、以下のようになる。
24B,遅延素子254B,加算器241B,遅延素子
253Bおよび加算器240Bは、2つの乗算器230
B,231Bの乗算結果について第1および第2の標本
化入力信号系列X,Yにそれぞれ対応する乗算結果毎に
積算を行う積算ループ260Bを構成しており、セレク
タ224Bは周期Tのセレクト信号LSで切り替えられ
るため、この積算ループ260Bから出力される積算
値、すなわち積和ブロック20Bの出力端子207Bか
らの出力(図6のg)は、以下のようになる。
【0054】C7・x(i-7)+C6・x(i-6) +C5・
x(i-5) +C4・x(i-4) , C7・y(i-7) +C6・y(i-6) +C5・y(i-5) +C
4・y(i-4) , C7・x(i-3) +C6・x(i-2) , C7・y(i-3) +C6・y(i-2) , C7・x(i-3) +C6・x(i-2) +C5・x(i-1) +C
4・x(i) , C7・y(i-3) +C6・y(i-2) +C5・y(i-1) +C
4・y(i) ,… 同様に、積和ブロック20Aにおいてセレクタ224
A,遅延素子254A,加算器241A,遅延素子25
3Aおよび加算器240Aは、2つの乗算器230A,
231Aの乗算結果について、第1および第2の標本化
入力信号系列X,Yにそれぞれ対応する乗算結果毎に積
算を行う積算ループ260Aを構成しており、この積算
ループ260Aから出力される積算値、すなわち積和ブ
ロック20Aの出力端子207Aからの出力(図6の
l)は、以下の通りとなる。
x(i-5) +C4・x(i-4) , C7・y(i-7) +C6・y(i-6) +C5・y(i-5) +C
4・y(i-4) , C7・x(i-3) +C6・x(i-2) , C7・y(i-3) +C6・y(i-2) , C7・x(i-3) +C6・x(i-2) +C5・x(i-1) +C
4・x(i) , C7・y(i-3) +C6・y(i-2) +C5・y(i-1) +C
4・y(i) ,… 同様に、積和ブロック20Aにおいてセレクタ224
A,遅延素子254A,加算器241A,遅延素子25
3Aおよび加算器240Aは、2つの乗算器230A,
231Aの乗算結果について、第1および第2の標本化
入力信号系列X,Yにそれぞれ対応する乗算結果毎に積
算を行う積算ループ260Aを構成しており、この積算
ループ260Aから出力される積算値、すなわち積和ブ
ロック20Aの出力端子207Aからの出力(図6の
l)は、以下の通りとなる。
【0055】C7・x(i-11)+C6・x(i-10)+C5・
x(i-9) +C4・x(i-8) +C3・x(i-7) +C2・x
(i-6) +C1・x(i-5) +C0・x(i-4) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i+6) +C1
・y(i-5) +C0・y(i-4) , C7・x(i-11)+C6・x(i-10)+C5・x(i-9) +C
4・x(i-8) +C3・x(i-7) +C2・x(i-6) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i-6) , C7・x(i-7) +C6・x(i-6) +C5・x(i-5) +C
4・x(i-4) +C3・x(i-3) +C2・x(i-2) +C1
・x(i-1) +C0・x(i) , C7・y(i-7) +C6・y(i-6) +C5・y(i-5) +C
4・y(i-4) +C3・y(i-3) +C2・y(i-2) +C1
・y(i-1) +C0・y(i) ,… 一方、積和ブロック20Aにおいて、セレクタ225
A,遅延素子255A,加算器242A,遅延素子25
6A,加算器243Aは、周期Tのセレクト信号MSに
従って乗算器230Aの乗算結果と乗算器230Bの乗
算結果とを周期T/4で選択的に切り替えて出力するセ
レクタ226Aからの乗算結果と乗算器232Aの乗算
結果について、第1および第2の標本化入力信号系列
X,Yにそれぞれ対応する乗算結果毎に積算を行う積算
ループ261Aを構成しており、この積算ループ261
Aの出力、すなわち積和ブロック20Aの出力端子21
1Aからの出力(図26のo)は、以下の通りとなる。 C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C
4・x(i-12)+C3・x(i-11)+C2・x(i-10)+C1
・x(i-9) +C0・x(i-8) +C1・x(i-7) +C2・
x(i-6) +C3・x(i-5) +C4・x(i-4) , C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C
4・y(i-12)+C3・y(i-11)+C2・y(i-10)+C1
・y(i-9) +C0・y(i-8) +C1・y(i-7) +C2・
y(i-6) +C3・y(i-5) +C4・y(i-4) , C7・x(i-11)+C6・x(i-10)+C5・x(i-9) +C
4・x(i-8) +C3・x(i-7) +C2・x(i-6) +C1
・x(i-5) +C0・x(i-4) +C1・x(i-3) +C2・
x(i-2) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i-6) +C1
・y(i-5) +C0・y(i-4) +C1・y(i-3) +C2・
y(i-2) , C7・x(i-11)+C6・x(i-10)+C5・x(i-9) +C
4・x(i-8) +C3・x(i-7) +C2・x(i-6) +C1
・x(i-5) +C0・x(i-4) +C1・x(i-3) +C2・
x(i-2) +C3・x(i-1) +C4・x(i) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i-6) +C1
・y(i-5) +C0・y(i-4) +C1・y(i-3) +C2・
y(i-2) +C3・y(i-1) +C4・y(i) ,… 同様に、積和ブロック20Bにおいて、セレクタ225
B,遅延素子255B,加算器242B,遅延素子25
6B,加算器243Bは周期Tのセレクト信号MSに従
って乗算器230Bの乗算結果と入力端子206Bから
の“0”とを周期T/4で選択的に切り替えて出力する
セレクタ226Bからの乗算結果と乗算器232Bの乗
算結果について、第1および第2の標本化入力信号系列
X,Yにそれぞれ対応する乗算結果毎に積算を行う積算
ループ261Bを構成しており、この積算ループ261
Bの出力、すなわち積和ブロック20Bの出力端子21
1Bからの出力(図7(r))は、以下の通りとなる。
x(i-9) +C4・x(i-8) +C3・x(i-7) +C2・x
(i-6) +C1・x(i-5) +C0・x(i-4) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i+6) +C1
・y(i-5) +C0・y(i-4) , C7・x(i-11)+C6・x(i-10)+C5・x(i-9) +C
4・x(i-8) +C3・x(i-7) +C2・x(i-6) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i-6) , C7・x(i-7) +C6・x(i-6) +C5・x(i-5) +C
4・x(i-4) +C3・x(i-3) +C2・x(i-2) +C1
・x(i-1) +C0・x(i) , C7・y(i-7) +C6・y(i-6) +C5・y(i-5) +C
4・y(i-4) +C3・y(i-3) +C2・y(i-2) +C1
・y(i-1) +C0・y(i) ,… 一方、積和ブロック20Aにおいて、セレクタ225
A,遅延素子255A,加算器242A,遅延素子25
6A,加算器243Aは、周期Tのセレクト信号MSに
従って乗算器230Aの乗算結果と乗算器230Bの乗
算結果とを周期T/4で選択的に切り替えて出力するセ
レクタ226Aからの乗算結果と乗算器232Aの乗算
結果について、第1および第2の標本化入力信号系列
X,Yにそれぞれ対応する乗算結果毎に積算を行う積算
ループ261Aを構成しており、この積算ループ261
Aの出力、すなわち積和ブロック20Aの出力端子21
1Aからの出力(図26のo)は、以下の通りとなる。 C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C
4・x(i-12)+C3・x(i-11)+C2・x(i-10)+C1
・x(i-9) +C0・x(i-8) +C1・x(i-7) +C2・
x(i-6) +C3・x(i-5) +C4・x(i-4) , C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C
4・y(i-12)+C3・y(i-11)+C2・y(i-10)+C1
・y(i-9) +C0・y(i-8) +C1・y(i-7) +C2・
y(i-6) +C3・y(i-5) +C4・y(i-4) , C7・x(i-11)+C6・x(i-10)+C5・x(i-9) +C
4・x(i-8) +C3・x(i-7) +C2・x(i-6) +C1
・x(i-5) +C0・x(i-4) +C1・x(i-3) +C2・
x(i-2) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i-6) +C1
・y(i-5) +C0・y(i-4) +C1・y(i-3) +C2・
y(i-2) , C7・x(i-11)+C6・x(i-10)+C5・x(i-9) +C
4・x(i-8) +C3・x(i-7) +C2・x(i-6) +C1
・x(i-5) +C0・x(i-4) +C1・x(i-3) +C2・
x(i-2) +C3・x(i-1) +C4・x(i) , C7・y(i-11)+C6・y(i-10)+C5・y(i-9) +C
4・y(i-8) +C3・y(i-7) +C2・y(i-6) +C1
・y(i-5) +C0・y(i-4) +C1・y(i-3) +C2・
y(i-2) +C3・y(i-1) +C4・y(i) ,… 同様に、積和ブロック20Bにおいて、セレクタ225
B,遅延素子255B,加算器242B,遅延素子25
6B,加算器243Bは周期Tのセレクト信号MSに従
って乗算器230Bの乗算結果と入力端子206Bから
の“0”とを周期T/4で選択的に切り替えて出力する
セレクタ226Bからの乗算結果と乗算器232Bの乗
算結果について、第1および第2の標本化入力信号系列
X,Yにそれぞれ対応する乗算結果毎に積算を行う積算
ループ261Bを構成しており、この積算ループ261
Bの出力、すなわち積和ブロック20Bの出力端子21
1Bからの出力(図7(r))は、以下の通りとなる。
【0056】C7・x(i-19)+C6・x(i-18)+C5・
x(i-17)+C4・x(i-16)+C3・x(i-15)+C2・x
(i-14)+C1・x(i-13)+C0・x(i-12)+C1・x(i
-11)+C2・x(i-10)+C3・x(i-9) +C4・x(i-
8) +C5・x(i-7) +C6・x(i-6) +C7・x(i-5)
, C7・y(i-19)+C6・y(i-18)+C5・y(i-17)+C
4・y(i-16)+C3・y(i-15)+C2・y(i-14)+C1
・y(i-13)+C0・y(i-12)+C1・y(i-11)+C2・
y(i-10)+C3・y(i-9) +C4・y(i-8) +C5・y
(i-7) +C6・y(i-6) +C7・y(i-5) , C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C
4・x(i-12)+C3・x(i-11)+C2・x(i-10)+C1
・x(i-9) +C0・x(i-8) +C1・x(i-7) +C2・
x(i-6) +C3・x(i-5) +C4・x(i-4) +C5・x
(i-3) +C6・x(i-2) , C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C
4・y(i-12)+C3・y(i-11)+C2・y(i-10)+C1
・y(i-9) +C0・y(i-8) +C1・y(i-7) +C2・
y(i-6) +C3・y(i-5) +C4・y(i-4) +C5・y
(i-3) +C6・y(i-2) , C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C
4・x(i-12)+C3・x(i-11)+C2・x(i-10)+C1
・x(i-9) +C0・x(i-8) +C1・x(i-7) +C2・
x(i-6) +C3・x(i-5) +C4・x(i-4) +C5・x
(i-3) +C6・x(i-2) +C7・x(i-1) , C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C
4・y(i-12)+C3・y(i-11)+C2・y(i-10)+C1
・y(i-9) +C0・y(i-8) +C1・y(i-7) +C2・
y(i-6) +C3・y(i-5) +C4・y(i-4) +C5・y
(i-3) +C6・y(i-2) +C7・y(i-1) ,… これらの信号を遅延素子115,116,117で構成
されるパラレル/シリアル(P/S)変換回路11に供
給することで、出力端子104からの出力信号系列RX
は、j=i/4として Rx(j) =C7・x(i-19)+C6・x(i-18)+C5・x(i-17)+C4・x(i -16)+C3・x(i-15)+C2・x(i-14)+C1・x(i-13)+C0・x(i-12)+C 1・x(i-11)+C2・x(i-10)+C3・x(i-9) +C4・x(i-8) +C5・x(i -7) +C6・x(i-6) +C7・x(i-5) (4) Rx(j+1) =C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C4・x (i-12)+C3・x(i-11)+C2・x(i-10)+C1・x(i-9) +C0・x(i-8) + C1・x(i-7) +C2・x(i-6) +C3・x(i-5) +C4・x(i-4) +C5・x (i-3) +C6・x(i-2) +C7・x(i-1) (5) となる。
x(i-17)+C4・x(i-16)+C3・x(i-15)+C2・x
(i-14)+C1・x(i-13)+C0・x(i-12)+C1・x(i
-11)+C2・x(i-10)+C3・x(i-9) +C4・x(i-
8) +C5・x(i-7) +C6・x(i-6) +C7・x(i-5)
, C7・y(i-19)+C6・y(i-18)+C5・y(i-17)+C
4・y(i-16)+C3・y(i-15)+C2・y(i-14)+C1
・y(i-13)+C0・y(i-12)+C1・y(i-11)+C2・
y(i-10)+C3・y(i-9) +C4・y(i-8) +C5・y
(i-7) +C6・y(i-6) +C7・y(i-5) , C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C
4・x(i-12)+C3・x(i-11)+C2・x(i-10)+C1
・x(i-9) +C0・x(i-8) +C1・x(i-7) +C2・
x(i-6) +C3・x(i-5) +C4・x(i-4) +C5・x
(i-3) +C6・x(i-2) , C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C
4・y(i-12)+C3・y(i-11)+C2・y(i-10)+C1
・y(i-9) +C0・y(i-8) +C1・y(i-7) +C2・
y(i-6) +C3・y(i-5) +C4・y(i-4) +C5・y
(i-3) +C6・y(i-2) , C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C
4・x(i-12)+C3・x(i-11)+C2・x(i-10)+C1
・x(i-9) +C0・x(i-8) +C1・x(i-7) +C2・
x(i-6) +C3・x(i-5) +C4・x(i-4) +C5・x
(i-3) +C6・x(i-2) +C7・x(i-1) , C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C
4・y(i-12)+C3・y(i-11)+C2・y(i-10)+C1
・y(i-9) +C0・y(i-8) +C1・y(i-7) +C2・
y(i-6) +C3・y(i-5) +C4・y(i-4) +C5・y
(i-3) +C6・y(i-2) +C7・y(i-1) ,… これらの信号を遅延素子115,116,117で構成
されるパラレル/シリアル(P/S)変換回路11に供
給することで、出力端子104からの出力信号系列RX
は、j=i/4として Rx(j) =C7・x(i-19)+C6・x(i-18)+C5・x(i-17)+C4・x(i -16)+C3・x(i-15)+C2・x(i-14)+C1・x(i-13)+C0・x(i-12)+C 1・x(i-11)+C2・x(i-10)+C3・x(i-9) +C4・x(i-8) +C5・x(i -7) +C6・x(i-6) +C7・x(i-5) (4) Rx(j+1) =C7・x(i-15)+C6・x(i-14)+C5・x(i-13)+C4・x (i-12)+C3・x(i-11)+C2・x(i-10)+C1・x(i-9) +C0・x(i-8) + C1・x(i-7) +C2・x(i-6) +C3・x(i-5) +C4・x(i-4) +C5・x (i-3) +C6・x(i-2) +C7・x(i-1) (5) となる。
【0057】同様に、出力端子105からの出力信号系
列RYは、 Ry(j) =C7・y(i-19)+C6・y(i-18)+C5・y(i-17)+C4・y(i -16)+C3・y(i-15)+C2・y(i-14)+C1・y(i-13)+C0・y(i-12)+C 1・y(i-11)+C2・y(i-10)+C3・y(i-9) +C4・y(i-8) +C5・y(i -7) +C6・y(i-6) +C7・y(i-5) , (6) Ry(j+1) =C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C4・y (i-12)+C3・y(i-11)+C2・y(i-10)+C1・y(i-9) +C0・y(i-8) + C1・y(i-7) +C2・y(i-6) +C3・y(i-5) +C4・y(i-4) +C5・y (i-3) +C6・y(i-2) +C7・y(i-1) ,… (7) となる。(4)〜(7)式を整理すると、次の通りとな
る。
列RYは、 Ry(j) =C7・y(i-19)+C6・y(i-18)+C5・y(i-17)+C4・y(i -16)+C3・y(i-15)+C2・y(i-14)+C1・y(i-13)+C0・y(i-12)+C 1・y(i-11)+C2・y(i-10)+C3・y(i-9) +C4・y(i-8) +C5・y(i -7) +C6・y(i-6) +C7・y(i-5) , (6) Ry(j+1) =C7・y(i-15)+C6・y(i-14)+C5・y(i-13)+C4・y (i-12)+C3・y(i-11)+C2・y(i-10)+C1・y(i-9) +C0・y(i-8) + C1・y(i-7) +C2・y(i-6) +C3・y(i-5) +C4・y(i-4) +C5・y (i-3) +C6・y(i-2) +C7・y(i-1) ,… (7) となる。(4)〜(7)式を整理すると、次の通りとな
る。
【0058】
【数3】
【0059】(8),(9)式は、(2),(3)式で
示した従来のディジタルフィルタの出力Rx(j) ,Ry
(j) に等しい。すなわち、本実施形態のディジタルフィ
ルタの構成で所望のロールオフフィルタの出力が得られ
たわけである。
示した従来のディジタルフィルタの出力Rx(j) ,Ry
(j) に等しい。すなわち、本実施形態のディジタルフィ
ルタの構成で所望のロールオフフィルタの出力が得られ
たわけである。
【0060】ここで、図1の構成と図8に示した従来の
構成とを比較すると、図1は図8のフィルタの2個分に
相当するので、加算器は従来の構成が計28個に対し、
図1では8個、遅延素子は従来の構成が計50個に対
し、図1では22個(遅延期間T、遅延期間T/4のも
のを区別せず、それぞれを1個と数えた)と、いずれも
図1の構成の方が大幅に少なくて済む。また、乗算器に
ついても従来の構成が16個に対し、図1では6個と少
なくて済む。これに伴い、単位時間当たりの積和回数も
16回から6回に減り、消費電力も低減されることにな
る。
構成とを比較すると、図1は図8のフィルタの2個分に
相当するので、加算器は従来の構成が計28個に対し、
図1では8個、遅延素子は従来の構成が計50個に対
し、図1では22個(遅延期間T、遅延期間T/4のも
のを区別せず、それぞれを1個と数えた)と、いずれも
図1の構成の方が大幅に少なくて済む。また、乗算器に
ついても従来の構成が16個に対し、図1では6個と少
なくて済む。これに伴い、単位時間当たりの積和回数も
16回から6回に減り、消費電力も低減されることにな
る。
【0061】なお、本実施形態では係数レジスタに切り
替え機能が付加され、さらにP/S変換回路、S/P変
換回路、および積算ループのためのセレクタが新たに追
加されているが、これらによる回路規模の増加は僅かで
あり、より回路規模の大きな乗算器の削減によって、デ
ィジタルフィルタ全体としては大幅な回路削減が図られ
ている。
替え機能が付加され、さらにP/S変換回路、S/P変
換回路、および積算ループのためのセレクタが新たに追
加されているが、これらによる回路規模の増加は僅かで
あり、より回路規模の大きな乗算器の削減によって、デ
ィジタルフィルタ全体としては大幅な回路削減が図られ
ている。
【0062】以上、本発明の実施形態について説明した
が、本発明は上記実施形態に限定されるものではなく、
以下に列挙するように様々な変形が可能である。 (1)上記実施形態では説明の便宜上、積和ブロックに
ついて複数のブロックを基本単位として説明したが、本
発明による積和乗算部の特徴は乗算器と積算ループの組
み合わせ方にあるのであるから、実際の回路においては
このような基本単位の組み合わせになっている必要はな
く、様々に適宜変形可能である。
が、本発明は上記実施形態に限定されるものではなく、
以下に列挙するように様々な変形が可能である。 (1)上記実施形態では説明の便宜上、積和ブロックに
ついて複数のブロックを基本単位として説明したが、本
発明による積和乗算部の特徴は乗算器と積算ループの組
み合わせ方にあるのであるから、実際の回路においては
このような基本単位の組み合わせになっている必要はな
く、様々に適宜変形可能である。
【0063】例えば、“0”を入力している回路は冗長
性を取り除いて回路の簡単化が可能であるし、積和乗算
部の入出力端子は物理的に必ずしも必要なものではな
い。係数レジスタ221Aと222A、係数レジスタ2
21Bと222Bの共有化が可能であることは容易に想
像がつく。また、各々の係数レジスタと乗算器を組み合
わせて1つの素子、例えばROMやRAM、ランダムゲ
ームとで構成してもよいことは勿論である。遅延素子2
57A,257Bは必須のものではなく、回路の最適化
により容易に省略可能である。
性を取り除いて回路の簡単化が可能であるし、積和乗算
部の入出力端子は物理的に必ずしも必要なものではな
い。係数レジスタ221Aと222A、係数レジスタ2
21Bと222Bの共有化が可能であることは容易に想
像がつく。また、各々の係数レジスタと乗算器を組み合
わせて1つの素子、例えばROMやRAM、ランダムゲ
ームとで構成してもよいことは勿論である。遅延素子2
57A,257Bは必須のものではなく、回路の最適化
により容易に省略可能である。
【0064】(2)上記実施形態においては、タップ数
nが従来と同じ15個の場合を示したが、タップ数はこ
れ以上にも、これ以下にもすることができる。 (3)上記実施形態における積和ブロック20A,20
Bは、全く同一の構成である。従って積和ブロックをさ
らに増設して積和ブロック20A,20Bと同様に相互
接続することでタップ数を増やすことができ、本発明の
効果が得られることは容易に理解できるであろう。積和
ブロックが1個しか無い場合も同様である。
nが従来と同じ15個の場合を示したが、タップ数はこ
れ以上にも、これ以下にもすることができる。 (3)上記実施形態における積和ブロック20A,20
Bは、全く同一の構成である。従って積和ブロックをさ
らに増設して積和ブロック20A,20Bと同様に相互
接続することでタップ数を増やすことができ、本発明の
効果が得られることは容易に理解できるであろう。積和
ブロックが1個しか無い場合も同様である。
【0065】(4)積和ブロックを何個か組み合わせた
ものをIC化した際、積和ブロックの入出力端子をIC
の端子とすれば、このようなICを複数個組み合わせて
本発明の効果が得られることも容易に理解できるであろ
う。
ものをIC化した際、積和ブロックの入出力端子をIC
の端子とすれば、このようなICを複数個組み合わせて
本発明の効果が得られることも容易に理解できるであろ
う。
【0066】(5)上記実施形態では乗算器と加算器の
間に遅延素子を設けたが、タップ係数の選択順序やどこ
に遅延素子を設けるか、制御信号に何を使うか等、実際
の回路をどのように構成するかは設計事項であり、本発
明に基づき種々のFIRフィルタを実現することができ
る。
間に遅延素子を設けたが、タップ係数の選択順序やどこ
に遅延素子を設けるか、制御信号に何を使うか等、実際
の回路をどのように構成するかは設計事項であり、本発
明に基づき種々のFIRフィルタを実現することができ
る。
【0067】(6)本発明は、フィルタ特性が左右非対
称のFIRフィルタにも適用でき、その場合には上記実
施形態における積和ブロック20Aの出力端子211A
からの信号を直接S/P変換器11に入力すれば良いこ
とは図5〜図7のタイミングチャートから明らかであ
る。この場合、mは2以上の偶数で本発明を適用可能と
なり、係数レジスタ220A,221A,220B,2
21Bにm/2個の係数を格納し、2T/mで切り替え
ればよい。このとき、T/4で説明した遅延素子の遅延
時間はT/mとなる。その他、本発明は要旨を逸脱しな
い範囲で種々変形して実施可能である。
称のFIRフィルタにも適用でき、その場合には上記実
施形態における積和ブロック20Aの出力端子211A
からの信号を直接S/P変換器11に入力すれば良いこ
とは図5〜図7のタイミングチャートから明らかであ
る。この場合、mは2以上の偶数で本発明を適用可能と
なり、係数レジスタ220A,221A,220B,2
21Bにm/2個の係数を格納し、2T/mで切り替え
ればよい。このとき、T/4で説明した遅延素子の遅延
時間はT/mとなる。その他、本発明は要旨を逸脱しな
い範囲で種々変形して実施可能である。
【0068】
【発明の効果】以上説明したように、本発明のディジタ
ルフィルタによれば、2つの標本化入力信号系列をそれ
ぞれ偶数番目の標本化系列と奇数番目の標本化系列に分
離して多重した後、偶数番目および奇数番目の標本化系
列毎に共通の乗算器を用いてタップ係数を乗じるように
することで、乗算器の数を大幅に削減でき、これに伴い
加算器および遅延素子の数を大幅に削減することができ
るため、回路規模の削減と高集積化が可能となると共
に、消費電力も削減される。
ルフィルタによれば、2つの標本化入力信号系列をそれ
ぞれ偶数番目の標本化系列と奇数番目の標本化系列に分
離して多重した後、偶数番目および奇数番目の標本化系
列毎に共通の乗算器を用いてタップ係数を乗じるように
することで、乗算器の数を大幅に削減でき、これに伴い
加算器および遅延素子の数を大幅に削減することができ
るため、回路規模の削減と高集積化が可能となると共
に、消費電力も削減される。
【0069】また、左右対称のフィルタ特性を有するデ
ィジタルフィルタを実現する場合には、乗算器の数をさ
らに減らすことができる。一方、従来と同一回路規模が
許容される場合には、タップ数を大幅に増加させること
ができ、より有効なハードウェアの実現が可能となる。
ィジタルフィルタを実現する場合には、乗算器の数をさ
らに減らすことができる。一方、従来と同一回路規模が
許容される場合には、タップ数を大幅に増加させること
ができ、より有効なハードウェアの実現が可能となる。
【図1】 本発明の一実施形態に係るディジタルフィル
タの全体構成を示す回路図
タの全体構成を示す回路図
【図2】 図1における第1、第2のパラレル/シリア
ル変換器の部分を拡大して示す回路図
ル変換器の部分を拡大して示す回路図
【図3】 図1におけるシリアル/パラレル変換器の部
分を拡大して示す回路図
分を拡大して示す回路図
【図4】 図1における積和ブロックの部分を拡大して
示す回路図
示す回路図
【図5】 同実施形態に係るディジタルフィルタの動作
を説明するためのタイミングチャート
を説明するためのタイミングチャート
【図6】 同実施形態に係るディジタルフィルタの動作
を説明するためのタイミングチャート
を説明するためのタイミングチャート
【図7】 同実施形態に係るディジタルフィルタの動作
を説明するためのタイミングチャート
を説明するためのタイミングチャート
【図8】 従来のディジタルフィルタの構成を示す回路
図
図
10A…パラレル/シリアル変換器、10B…第2のパ
ラレル/シリアル変換器、11…シリアル/パラレル変
換器、20A,20B…積和ブロック、230A〜23
2A,230B〜232B,500A〜507A…乗算
器、112〜115,250A〜257A,250B〜
257B,530,500C〜507C,501E〜5
07E,500G〜507G…遅延素子、116,11
7,540…出力確定遅延素子、220A〜222A,
220B〜222B…セレクタ付き係数レジスタ、50
0B〜507B…係数レジスタ、120,121,22
4A〜226A,224B〜226B…セレクタ、26
0A,261A,260B,261B…積算ループ。
ラレル/シリアル変換器、11…シリアル/パラレル変
換器、20A,20B…積和ブロック、230A〜23
2A,230B〜232B,500A〜507A…乗算
器、112〜115,250A〜257A,250B〜
257B,530,500C〜507C,501E〜5
07E,500G〜507G…遅延素子、116,11
7,540…出力確定遅延素子、220A〜222A,
220B〜222B…セレクタ付き係数レジスタ、50
0B〜507B…係数レジスタ、120,121,22
4A〜226A,224B〜226B…セレクタ、26
0A,261A,260B,261B…積算ループ。
Claims (5)
- 【請求項1】ディジタル変調信号のシンボル周期をTと
してそれぞれ周期T/m(mは2以上の偶数)で標本化
された第1および第2の標本化入力信号系列を入力し、
周期Tの第1および第2の標本化出力信号系列をそれぞ
れ出力するディジタルフィルタにおいて、 周期T/m毎に前記第1および第2の標本化入力信号系
列の偶数番目の標本値を交互に出力する第1のパラレル
/シリアル変換手段と、 周期T/m毎に前記第1および第2の標本化入力信号系
列の奇数番目の標本値を交互に出力する第2のパラレル
/シリアル変換手段と、 前記第1および第2のパラレル/シリアル変換手段から
それぞれ出力される偶数番目および奇数番目の標本値に
対して、それぞれ共通の乗算手段で所定のタップ係数を
乗じた後、前記第1および第2の標本化入力信号系列に
それぞれ対応する乗算結果毎に積算することにより、前
記第1および第2の標本化入力信号系列に対するフィル
タ処理結果を交互に出力する積和演算手段とを具備する
ことを特徴とするディジタルフィルタ。 - 【請求項2】前記積和演算手段は、 前記第1および第2のパラレル/シリアル変換手段から
出力される偶数番目の標本値にタップ係数を乗じるため
の第1の乗算手段と、 前記第1および第2のパラレル/シリアル変換手段から
出力される奇数番目の標本値にタップ係数を乗じるため
の第2の乗算手段と、 前記第1の乗算手段に偶数番目の標本値に乗じるべきm
/2種類のタップ係数を周期2T/m毎に切り替えて供
給する第1のタップ係数供給手段と、 前記第2の乗算手段に奇数番目の標本値に乗じるべきm
/2種類のタップ係数を周期2T/m毎に切り替えて供
給する第2のタップ係数供給手段とを有することを特徴
とする請求項1記載のディジタルフィルタ。 - 【請求項3】前記積和演算手段は、 T/mの遅延時間をそれぞれ持つ第1および第2の遅延
素子を間に介して第1および第2の加算器をループ接続
して構成され、前記第1および第2の乗算手段の乗算結
果を該第1および第2の加算器の一方の入力として、前
記第1および第2の標本化入力信号系列にそれぞれ対応
する乗算結果毎の積算値を周期T/m毎に交互に出力す
る積算手段をさらに有することを特徴とする請求項2記
載のディジタルフィルタ。 - 【請求項4】前記積和演算手段は複数の積和ブロックか
らなり、各積和ブロックは、 前記第1および第2のパラレル/シリアル変換手段から
出力される偶数番目の標本値にタップ係数を乗じるため
の第1の乗算手段と、 前記第1および第2のパラレル/シリアル変換手段から
出力される奇数番目の標本値にタップ係数を乗じるため
の第2の乗算手段と、 前記第1の乗算手段に偶数番目の標本値に乗じるべき2
種類のタップ係数を周期T/2毎に切り替えて供給する
第1のタップ係数供給手段と、 前記第2の乗算手段に奇数番目の標本値に乗じるべき2
種類のタップ係数を周期T/2毎に切り替えて供給する
第2のタップ係数供給手段と、 前記第1および第2のパラレル/シリアル変換手段から
出力される奇数番目の標本値にタップ係数を乗じるため
の第3の乗算手段と、 前記第3の乗算手段に奇数番目の標本値に乗じるべき2
種類のタップ係数を周期T/2毎に前記第2のタップ係
数供給手段とは逆の順序で切り替えて供給する第3のタ
ップ係数供給手段と、 隣接する二つの積和ブロック内の前記第1の乗算手段の
乗算結果を周期T/2毎に交互に選択して出力する乗算
結果選択手段とをそれぞれ有することを特徴とする請求
項1記載のディジタルフィルタ。 - 【請求項5】前記各積和ブロックは、 T/4の遅延時間をそれぞれ持つ第1および第2の遅延
素子を間に介して第1および第2の加算器をループ接続
して構成され、前記第1および第2の乗算手段の乗算結
果を該第1および第2の加算器の一方の入力として、前
記第1および第2の標本化入力信号系列にそれぞれ対応
する乗算結果毎の積算値を周期T/4毎に交互に出力す
る第1の積算手段と、T/4の遅延時間をそれぞれ持つ
第3および第4の遅延素子を間に介して第3および第4
の加算器をループ接続して構成され、前記第2の乗算手
段の乗算結果および前記乗算結果選択手段から出力され
る乗算結果を該第3および第4の加算器の一方の入力と
して、前記第1および第2の標本化入力信号系列にそれ
ぞれ対応する乗算結果毎の積算値を周期T/4毎に交互
に出力する第2の積算手段とをさらに有し、前記各積和
ブロック内の第1の積算手段および第2の積算手段をそ
れぞれを縦続接続し、さらに該縦続接続された第1の積
算手段および縦続接続された第2の積算手段をさらに縦
続接続して、最終段の積和ブロック内の第2の積算手段
の積算結果として得られる全ての積算手段の積算結果の
総和を前記積和演算手段の出力とすることを特徴とする
請求項4記載のディジタルフィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14920898A JPH11340791A (ja) | 1998-05-29 | 1998-05-29 | ディジタルフィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14920898A JPH11340791A (ja) | 1998-05-29 | 1998-05-29 | ディジタルフィルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11340791A true JPH11340791A (ja) | 1999-12-10 |
Family
ID=15470206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14920898A Pending JPH11340791A (ja) | 1998-05-29 | 1998-05-29 | ディジタルフィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11340791A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100910323B1 (ko) | 2007-12-17 | 2009-07-31 | 주식회사 해답 | 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한필터링 방법 |
JP2012529256A (ja) * | 2009-06-04 | 2012-11-15 | クゥアルコム・インコーポレイテッド | 異なるサンプルレートで動作する部分を有するデジタル位相同期ループ |
-
1998
- 1998-05-29 JP JP14920898A patent/JPH11340791A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100910323B1 (ko) | 2007-12-17 | 2009-07-31 | 주식회사 해답 | 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한필터링 방법 |
JP2012529256A (ja) * | 2009-06-04 | 2012-11-15 | クゥアルコム・インコーポレイテッド | 異なるサンプルレートで動作する部分を有するデジタル位相同期ループ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7409417B2 (en) | Polyphase filter with optimized silicon area | |
JP3937380B2 (ja) | パスサーチ回路 | |
KR100373525B1 (ko) | 고정된샘플링레이트를사용한이산시간샘플시스템들을위한가변레이트다운샘플링필터장치및그방법 | |
EP0137464B1 (en) | A digital signal processing apparatus having a digital filter | |
JPH10257112A (ja) | 信号を生成するための装置、信号へ変換するための装置、信号を処理するための装置、および信号を処理する方法、ならびに変調器 | |
KR0181165B1 (ko) | 유한장 임펄스응답 필터 및 그 필터링 방법 | |
JPH0681011B2 (ja) | 可変通過帯域フイルタ装置 | |
JPH0828649B2 (ja) | ディジタルフィルタ | |
US7864080B1 (en) | Sample rate conversion by controlled selection of filter outputs | |
US6593805B2 (en) | Demodulation apparatus | |
JPH11340791A (ja) | ディジタルフィルタ | |
EP0464666B1 (en) | Input-weighted transversal filter | |
JP3860131B2 (ja) | I/q復調装置及びそのi/q信号の生成方法 | |
KR960014116B1 (ko) | 입력 가중형 트랜스버설필터 | |
US20060259532A1 (en) | Discrete filter having a tap selection circuit | |
US7116730B2 (en) | Demodulation apparatus | |
JP3243831B2 (ja) | Fir型フィルタ | |
KR19990056053A (ko) | 유한장 임펄스응답 필터 및 그 필터링 방법 | |
JPS621312A (ja) | デイジタルフイルタ | |
TWI482427B (zh) | 分時降頻濾波器與分時降頻濾波方法 | |
JPH09167943A (ja) | ディジタルフィルタ | |
JPH10322164A (ja) | ディジタルフィルタ | |
KR19990056046A (ko) | 유한장 임펄스응답 필터 | |
WO2008117131A1 (en) | An optimised architecture for a downsampling fir filter | |
JPH02119306A (ja) | ディジタルフィルタ |