JPH11340791A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】従来と同一タップ数のフィルタを実現するのに
必要な回路規模を従来より格段に小さくでき、また従来
と同じ回路規模で実現する場合にはタップ数を従来より
も格段と多くできるディジタルフィルタを提供する。 【解決手段】ディジタル変調信号のシンボル周期をＴと
して周期Ｔ／４で標本化された二つの標本化入力信号系
列Ｘ，Ｙを周期Ｔ／４毎に系列Ｘ，Ｙの偶数番目および
奇数番目の標本値をそれぞれ交互に出力するＰ／Ｓ変換
器１０Ａ，１０Ｂと、偶数番目および奇数番目の標本値
に対してそれぞれ共通の乗算器２２０Ａ〜２２２Ａでタ
ップ係数を乗じ、Ｘ，Ｙにそれぞれ対応する乗算結果毎
に積算することにより、Ｘ，Ｙに対するフィルタ処理結
果を交互に出力する積和演算部２０Ａ，２０Ｂと、積和
演算部２０Ｂの出力をシリアル／パラレル変換して周期
Ｔの標本化出力信号系列ＲＸ，ＲＹを出力するＰ／Ｓ変
換器１１とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルフィルタ
に係り、特にディジタル変調信号の２系統の標本化信号
系列に対して同一特性のフィルタ処理を施し、かつダウ
ンサンプリングして出力するディジタルフィルタに関す
る。

【０００２】

【従来の技術】近年、ディジタル変復調技術の研究開発
が急速に進み、ＴＶ放送においても高速大容量のデータ
や映像信号の伝送が可能となっている。ディジタル衛星
放送やケーブルＴＶ等におけるディジタル伝送に用いら
れるディジタル変調方式としては、ＱＰＳＫ（Quadriph
ase Phase Shift Keying：直交位相変調）や多値ＱＡＭ
（Quadrature Amplitude Modulation : 直交振幅変調）
等の直交変調が主流となりつつある。

【０００３】これらのディジタル変調方式で伝送された
ディジタル変調信号を受信して復調するディジタル受信
システムは、各家庭への普及を前提としているため、低
コストで大量生産可能であることが要求される。このた
めに、従来ではアナログ回路で構成されていた直交検波
器やロールオフフィルタなどの高い精度が要求される回
路要素が、安定した特性を確保でき、しかも安価に実現
できるディジタル回路に置き換えられ、ディジタルＩＣ
に取り込まれつつある。

【０００４】このようなディジタル受信システムでは、
入力されたディジタル変調信号は実用上サンプリング可
能な周波数、一般には原信号のシンボル周波数までダウ
ンコンバートされた後、Ａ／Ｄ（アナログ／ディジタ
ル）変換器でサンプリングおよび量子化が行われ、ディ
ジタルデータに変換される。Ａ／Ｄ変換器でのサンプリ
ング周波数（ｆCK）は、シンボルレート（ｆｓ）の４倍
（４ｆｓ）を用いることが多い。

【０００５】Ａ／Ｄ変換器からのサンプリングされた変
調信号は、ディジタル直交検波回路によりベースバンド
信号にダウンコンバートされ、同相信号（Ｉ信号）と直
交信号（Ｑ信号）に分離される。Ｉ信号とＱ信号は、そ
れぞれディジタルロールオフフィルタにより波形整形と
折り返し信号除去が施され、シンボルレートにダウンサ
ンプリングされる。ＱＰＳＫやＱＡＭ等の直交変調で
は、Ｉ信号とＱ信号には同一特性のディジタルロールオ
フフィルタが用いられる。

【０００６】図８に、従来のディジタルロールオフフィ
ルタの一例を示す。これは周波数４ｆｓでサンプリング
されたディジタル信号を実時間処理する１５タップのデ
ィジタルフィルタであり、入力信号系列と出力信号系列
とのサンプリングレート比は４である。このロールオフ
フィルタは、その時間特性が対称であることを考慮して
８個の乗算器、８個の係数レジスタ、１４個の加算器、
周期Ｔ／４（Ｔはシンボル周期であり、ｆｓの逆数に等
しい）の遅延時間を持つ２４個の遅延素子、周期Ｔの遅
延時間を持つ１個の出力確定遅延素子で構成されてい
る。このようなディジタルフィルタの構成法は公知であ
り、例えばＣＱ出版社発行の「フィルタ信号処理プログ
ラミング入門」の第１２１頁、図６−２（ａ）に記載さ
れた直線位相ＦＩＲフィルタの直接型構成を転置構成と
したものに相当する。

【０００７】このディジタルフィルタは、シンボルレー
トの４倍でサンプリングされた、つまり周期Ｔ／４の標
本化入力信号系列Ｓを受ける入力端子５２０と、遅延時
間がＴ／４の遅延素子５３０と、タップ係数を乗じるた
めのランダム回路またはＲＯＭやＲＡＭで構成された乗
算器５００Ａ〜５０７Ａと、ロールオフ率に応じて予め
決められたタップ係数を格納した係数レジスタ５００Ｂ
〜５０７Ｂと、遅延時間がＴ／４の遅延素子５００Ｃ〜
５０７Ｃ，５０１Ｅ〜５０７Ｅ，５００Ｇ〜５０７Ｇ
と、二入力の加算器５００Ｄ〜５０６Ｄ，５０１Ｆ〜５
０７Ｆと、遅延時間がＴの出力確定用遅延素子５４０、
および出力端子５５０からなる。

【０００８】標本化入力信号系列ＳがＴ／４周期で変化
するため、乗算器５００Ａ〜５０７ＡはＴ／４周期で乗
算を行う。加算器５００Ｄ〜５０６Ｄ，５０１Ｆ〜５０
７Ｆは、乗算器５００Ａ〜５０７Ａの出力を受けてＴ／
４周期で加算を行い、結果として遅延素子５０７Ｇから
は周期Ｔ／４でロールオフ処理された信号が取り出され
る。このロールオフ処理された信号が出力確定用遅延素
子５４０でラッチされることにより周期Ｔにダウンサン
プリングされ、最終的に端子５５０からロールオフフィ
ルタ出力として周期Ｔの出力標本化信号系列Ｒが得られ
る。このディジタルフィルタは次式（１）のフィルタ演
算を実行する。

【０００９】

【数１】

【００１０】但し、入力端子５２０に入力されるＴ／４
周期の標本化入力信号系列Ｓを｛Ｓ(i)}（ｉは整数）、
係数レジスタ５００Ｂ〜５０７Ｂに格納されたタップ係
数列を｛Ｃ(k)}（ｋ＝０，１，…，７）、出力端子５５
０から出力される周期Ｔの出力標本化信号系列Ｒを｛Ｒ
(j)}（ｊは整数、ｉとの関係はｊ・４＝ｉ）とする。

【００１１】ここで、式（１）の右辺第１項の計算は遅
延素子５３０、係数レジスタ５００Ｂ〜５０７Ｂ、遅延
素子５００Ｃ〜５０７Ｃ，５０１Ｅ〜５０７Ｅおよび加
算器５００Ｄ〜５０６Ｄにより実行され、第２項の計算
および第１項と第２項の和の計算は遅延素子５３０、係
数レジスタ５００Ｂ〜５０７Ｂ、遅延素子５００Ｃ〜５
０７Ｃ，５００Ｇ〜５０７Ｇ、加算器５０１Ｆ〜５０７
Ｆおよび遅延素子５４０により実行される。

【００１２】実際には、Ｉ信号とＱ信号にそれぞれにフ
ィルタ処理を行うために、従来のシステムでは図８のデ
ィジタルフィルタを２組使用しているので、２種類の信
号のフィルタ処理を実現するために、１６個の乗算器
と、２８個の加算器と、周期Ｔ／４の遅延時間を持つ４
８個の遅延素子、および周期Ｔの遅延時間を持つ２個の
出力確定遅延素子が必要である。このときのフィルタ出
力は、次式（２）（３）の通りとなる。

【００１３】

【数２】

【００１４】但し、Ｉ入力信号系列を｛ｘ(i)}、Ｑ入力
信号系列を｛ｙ(i)}、Ｉ出力信号系列を｛Ｒｘ(j)}、Ｑ
出力信号系列を｛Ｒｙ(j)}とした。このように従来のロ
ールオフフィルタは、非常に多くの回路素子を必要と
し、演算量も多いため、回路規模が極めて大きく、消費
電力も増大するなど、ディジタルＩＣのコストが高くな
ってしまう。また、このように回路規模が大きいこと
は、ＩＣの個数を削減して高集積化を図る上でも好まし
くない。さらに、発熱が大きくなって放熱板を必要とす
ることから、実装コストも増大するという問題がある。

【００１５】図８では、説明を簡便にするため１５タッ
プのフィルタの例を示したが、例えばケーブルＴＶ等の
ロールオフ率１３％のディジタル伝送のような実際の用
途では、タップ数が５０タップ程度と多くなり、ロール
オフ率が小さくなるほど多くのタップ数が必要とされ、
回路規模の縮小と単位時間当たりの演算量の削減が強く
求められる。

【００１６】

【発明が解決しようとする課題】上述したように、従来
の実時間処理で出力を得るディジタルフィルタは、構成
要素が多く、回路規模が大きくなるという問題があり、
機器の小型化や低廉化のために回路規模の低減が強く求
められていた。

【００１７】そこで、本発明は従来と同一タップ数のフ
ィルタを実現するのに必要な回路規模を従来より格段に
小さくでき、また従来と同じ回路規模で実現する場合に
はタップ数を従来よりも格段と多くすることができる、
ディジタルロールオフフィルタに適したディジタルフィ
ルタを提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の課題を解決するた
め、本発明はディジタル変調信号のシンボル周期をＴと
してそれぞれ周期Ｔ／ｍ（ｍは２以上の偶数）で標本化
された第１および第２の標本化入力信号系列を入力し、
周期Ｔの第１および第２の標本化出力信号系列をそれぞ
れ出力するディジタルフィルタにおいて、周期Ｔ／ｍ毎
に第１および第２の標本化入力信号系列の偶数番目の標
本値を交互に出力する第１のパラレル／シリアル変換手
段と、周期Ｔ／ｍ毎に前記第１および第２の標本化入力
信号系列の奇数番目の標本値を交互に出力する第２のパ
ラレル／シリアル変換手段と、第１および第２のパラレ
ル／シリアル変換手段からそれぞれ出力される偶数番目
および奇数番目の標本値に対して、それぞれ共通の乗算
手段で所定のタップ係数を乗じた後、第１および第２の
標本化入力信号系列にそれぞれ対応する乗算結果毎に積
算することにより、第１および第２の標本化入力信号系
列に対するフィルタ処理結果を交互に出力する積和演算
手段と、この積和演算手段の出力をシリアル／パラレル
変換して前記第１および第２の標本化出力信号系列を出
力するシリアル／パラレル変換手段とを具備することを
特徴とする。

【００１９】このように構成される本発明のディジタル
フィルタでは、２つの標本化入力信号系列をそれぞれ偶
数番目の標本化系列と奇数番目の標本化系列に分離して
多重した後、偶数番目および奇数番目の標本化系列毎に
共通の乗算器を用いてタップ係数を乗じるようにするこ
とで、乗算器、加算器および遅延素子の数を大幅に削減
することができ、回路規模の削減と高集積化が可能とな
ると共に、消費電力も削減され、また左右対称のフィル
タ特性を有するディジタルフィルタを実現する場合に
は、乗算器の数をさらに減らすことができる。一方、従
来と同一回路規模が許容される場合には、タップ数を大
幅に増加させることができ、より有効なハードウェアの
実現が可能となる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本実施形態のディジタルフィルタ
は、タップ数ｎが１５個、標本化入力信号系列と標本化
出力信号系列とのサンプリングレート比ｍ（ｍは２以上
の偶数）が４の直交変調信号用のディジタルロールオフ
フィルタに適用した例である。図１はディジタルフィル
タ全体の構成を示している、また図２はパラレル／シリ
アル変換器（以下、Ｐ／Ｓ変換器という）、図３はシリ
アル／パラレル変換器（以下、Ｓ／Ｐ変換器という）、
図４は積和演算部をそれぞれ拡大して示している。

【００２１】本実施形態のディジタルフィルタは、第１
および第２の標本化入力信号系列を二つのＰ／Ｓ変換器
により偶数番目の標本値毎および奇数番目の標本値毎に
それぞれ多重して積和演算部に入力し、積和演算部にお
いて偶数番目および奇数番目の標本値に対して、それぞ
れ共通の乗算器で所定のタップ係数を乗じた後、第１お
よび第２の標本化入力信号系列にそれぞれ対応する乗算
結果毎に積算して、第１および第２の標本化入力信号系
列に対するフィルタ処理結果を交互に出力し、これをＳ
／Ｐ変換器に通して第１および第２の標本化出力信号系
列を出力する構成とすることにより、乗算器の数を１／
２個に低減し、さらにロールオフフィルタの左右対称性
を利用して、各積和ブロック内で同じ乗算結果を得る二
つの乗算器の一方を省略することで、乗算器の数をさら
に３／４個に低減するようにしたものである。

【００２２】＜Ｐ／Ｓ変換器１０Ａ，１０Ｂについて＞
入力端子１００，１０１には、期間Ｔ／４（＝Ｔ／ｍ）
毎に標本化された２系統の標本化入力信号系列Ｘ＝｛ｘ
(i)}，Ｙ＝｛ｙ(i)}がそれぞれ入力される。これら２系
統の標本化入力信号系列Ｘ，Ｙは、第１および第２のＰ
／Ｓ変換器１０Ａ，１０Ｂに共通に与えられる。第１の
Ｐ／Ｓ変換器１０Ａは遅延時間Ｔ／４の遅延素子１１
２，１１３とセレクタ１２０により、また第２のＰ／Ｓ
変換器１０Ｂは遅延時間Ｔ／４の遅延素子１１３，１１
４とセレクタ１２１によりそれぞれ構成されており、Ｐ
／Ｓ変換器１０Ａ，１０Ｂで遅延素子１１３を共有して
いる。第１のＰ／Ｓ変換器１０Ａからは標本化入力信号
系列Ｘ，Ｙの偶数番目の標本値が周期Ｔ／４毎に交互に
出力され、第２のＰ／Ｓ変換器１０Ｂからは標本化入力
信号系列Ｘ，Ｙの奇数番目の標本値が周期Ｔ／４毎に交
互に出力される。

【００２３】すなわち、標本化入力信号系列Ｘはセレク
タ１２０の入力端子１とセレクタ１２１の入力端子０に
与えられる。標本化入力信号系列Ｙは遅延素子１１３に
供給され、その出力はセレクタ１２０の入力端子０とセ
レクタ１２１の入力端子１に与えられる。入力端子１０
３には、セレクト信号ＰＳが与えられる。セレクト信号
ＰＳは、セレクタ１２０，１２１のセレクト端子に入力
される。セレクタ１２０，１２１は、セレクト端子に入
力された信号が“０”の時は入力端子０に入力された信
号を出力し、“１”の時は入力端子１に入力された信号
を出力する。

【００２４】セレクタ１２０の出力は遅延素子１１２を
通してＰ／Ｓ変換器１０Ａの出力として取り出され、セ
レクタ１２１の出力は遅延素子１１４を通してＰ／Ｓ変
換器１０Ｂの出力として取り出される。

【００２５】＜積和演算部（積和ブロック２０Ａ，２０
Ｂ）について＞Ｐ／Ｓ変換器１０Ａの出力ｄは積和演算
部を構成する二つの積和ブロック２０Ａ，２０Ｂに入力
され、Ｐ／Ｓ変換器１０Ｂの出力ａも同じ積和ブロック
２０Ａ，２０Ｂに入力される。すなわち、Ｐ／Ｓ変換器
１０Ａの出力ｄは積和ブロック２０Ａの入力端子２０１
Ａと積和ブロック２０Ｂの入力端子２０１Ｂに供給さ
れ、Ｐ／Ｓ変換器１０Ｂの出力ａは積和ブロック２０Ａ
の入力端子２０２Ａと積和ブロック２０Ｂの入力端子２
０２Ｂに供給される。

【００２６】入力端子１０２から入力されたセレクト信
号ＣＳは、積和ブロック２０Ａの入力端子２０４Ａと積
和ブロック２０Ｂの入力端子２０４Ｂに入力され、入力
端子１０６から入力されたセレクト信号ＭＳは、積和ブ
ロック２０Ａの入力端子２０７Ａと積和ブロック２０Ｂ
の入力端子２０７Ｂに入力され、入力端子１０７から入
力されたセレクト信号ＬＳは、積和ブロック２０Ａの入
力端子２０８Ａと積和ブロック２０Ｂの入力端子２０８
Ｂに入力される。また、積和ブロック２０Ｂの入力端子
２０５Ｂ，２０６Ｂには常に“０”が入力される。

【００２７】積和ブロック２０Ｂの出力端子２０７Ｂは
積和ブロック２０Ａの入力端子２０５Ａに、積和ブロッ
ク２０Ｂの出力端子２１０Ｂは積和ブロック２０Ａの入
力端子２０６Ａに、積和ブロック２０Ａの出力端子２１
１Ａは積和ブロック２０Ｂの入力端子２０９Ｂに、積和
ブロック２０Ａの出力端子２０７Ａは積和ブロック２０
Ａの入力端子２０９Ａにそれぞれ接続されている。

【００２８】積和ブロック２０Ａ，２０Ｂの詳細につい
ては、後述する。 ＜Ｓ／Ｐ変換器１１について＞積和演算部の出力である
積和ブロック２０Ｂの出力端子２１１Ｂから出力された
信号は、Ｓ／Ｐ変換器１１に入力される。Ｓ／Ｐ変換器
１１は、遅延時間Ｔ／４（＝Ｔ／ｍ）の遅延素子１１５
と、遅延時間Ｔの２つの出力確定遅延素子１１６，１１
７から構成される。すなわち、積和ブロック２０Ｂの出
力端子２１１Ｂから出力された信号は遅延素子１１５と
出力確定遅延素子１１７に入力される。遅延素子１１５
の出力は出力確定遅延素子１１６に入力され、この出力
確定遅延素子１１６の出力が出力端子１０４から周期Ｔ
の出力信号系列ＲＸ＝｛Ｒｘ(j)}として出力される。ま
た、出力確定遅延素子１１７の出力は出力端子１０５か
ら同じく周期Ｔの出力信号系列ＲＹ＝｛Ｒｙ(j)}として
出力される。

【００２９】＜積和ブロック２０Ａについて＞次に、積
和ブロック２０Ａの構成を詳しく説明する。積和ブロッ
ク２０Ａは、基本的に３つの乗算器２３０Ａ〜２３２Ａ
と、これらにそれぞれ対応して設けられた３つの係数レ
ジスタ２２０Ａ〜２２２Ａと、乗算結果の選択のための
セレクタ２６１Ａと、二つの積算ループ２６０Ａ，２６
１Ａで構成される。

【００３０】第１の乗算器２３０ＡはＰ／Ｓ変換器１０
Ａ，１０Ｂから出力される偶数番目の標本値にタップ係
数を乗じるためのものであり、第１の係数レジスタ２２
０Ａは乗算器２３０Ａに偶数番目の標本値に乗じるべき
２種類のタップ係数Ｃ０，Ｃ２を周期Ｔ／２（＝２Ｔ／
ｍ）毎に切り替えて供給するものである。

【００３１】同様に、第２の乗算器２３１ＡはＰ／Ｓ変
換器１０Ａ，１０Ｂから出力される奇数番目の標本値に
タップ係数を乗じるためのものであり、第２の係数レジ
スタ２２１Ａは乗算器２３１Ａに奇数番目の標本値に乗
じるべき２種類のタップ係数Ｃ１，Ｃ３を周期Ｔ／２毎
に切り替えて供給するものである。

【００３２】さらに、第３の乗算器２３２ＡはＰ／Ｓ変
換器１０Ａ，１０Ｂから出力される奇数番目の標本値に
タップ係数を乗じるためのものであり、第３の係数レジ
スタ２２２Ａは乗算器２３２Ａに奇数番目の標本値に乗
じるべき２種類のタップ係数Ｃ３，Ｃ１を周期Ｔ／２毎
に第２の係数レジスタ２２１Ａとは逆の順序で切り替え
て供給するものである。

【００３３】第１の積算ループ２６０Ａは、Ｔ／４の遅
延時間をそれぞれ持つ遅延素子２５３Ａ，２５４Ａを間
に介し、さらにセレクタ２２４Ａを介して二つの加算器
２５５Ａ，２５６Ａをループ接続して構成され、第１お
よび乗算器２３０Ａ，２３１Ａの乗算結果を加算器２５
５Ａ，２５６Ａの一方の入力として、第１および第２の
標本化入力信号系列Ｘ，Ｙにそれぞれ対応した乗算結果
毎の積算値を周期Ｔ／４毎に交互に出力する。

【００３４】第２の積算ループ２６１Ａは、Ｔ／４の遅
延時間をそれぞれ持つ遅延素子２５３Ａ，２５６Ａを間
に介し、さらにセレクタ２２５Ａを介して二つの加算器
２４２Ａ，２４３Ａをループ接続して構成され、第２の
乗算器２３１Ａの乗算結果およびセレクタ２６１Ａによ
り選択された乗算結果を加算器２４２Ａ，２４３Ａの一
方の入力として、第１の積算ループ２６０Ａと同様に第
１および第２の標本化入力信号系列Ｘ，Ｙにそれぞれ対
応した乗算結果毎の積算値を周期Ｔ／４毎に交互に出力
する。

【００３５】セレクタ２２６Ａは、遅延素子２５０Ａを
介して入力される第１の乗算器２３０Ａの乗算結果と、
隣接する積和ブロック２０Ｂ内の遅延素子２５０Ｂを介
して入力される第１の乗算器２２０Ｂの乗算結果を周期
Ｔ毎に交互に選択して出力するものであり、Ｐ／Ｓ変換
器１０Ｂ，１０Ａから出力される偶数番目の標本値にタ
ップ係数を乗じる第４の乗算器と、第４の乗算器に偶数
番目の標本値に乗じるべき２種類のタップ係数Ｃ２，Ｃ
４を周期Ｔ／２毎に切り替えて供給する第４の係数レジ
スタを仮定したとき、これら第４の乗算器および第４の
係数レジスタに代えて用いられるものである。

【００３６】すなわち、本実施形態のような左右対称の
ディジタルロールオフフィルタの場合、前述したように
フィルタ特性が左右対称であり、タップ係数はセンター
タップのタップ係数Ｃ０を中心に奇数番目のタップ係数
Ｃ１，Ｃ３，…と偶数番目のタップ係数Ｃ２，Ｃ４，…
が交互に並ぶ。従って、第２の乗算器２３１Ａの出力に
は、遅延素子２５１Ａを介して図６（ｉ）に示すように
タップ係数Ｃ１，Ｃ３と全ての偶数番目の標本値との乗
算結果のうち、半数の標本値に対応する乗算結果しか得
られないため、残り半数の乗算結果を図６（ｎ）に示す
ように得るために、第３の乗算器２３２Ａが必要とな
る。これに対し、第１の乗算器２３０Ａの出力には、遅
延素子２５０Ａを介して図６（ｋ）に示すようにタップ
係数Ｃ０，Ｃ２と全ての偶数番目の標本値との乗算結果
が得られる。

【００３７】そこで、第１の乗算器２３０Ａから遅延素
子２５０Ａを介して出力される図６（ｋ）の乗算結果の
うち、積算ループ２６０Ａの出力として取り出されない
乗算結果をセレクタ２２６Ａによって選択するように
し、またセレクタ２２６Ａが第１の乗算器２３０Ａから
遅延素子２５０Ａを介して出力される乗算結果を選択し
ない期間は、隣接する積和ブロック２０Ｂ内の第１の乗
算器２２０Ｂから遅延素子２５０Ｂを介して入力される
図５（ｆ）の乗算結果を選択するようにすれば、上述し
た第４の乗算器とこれにタップ係数Ｃ２，Ｃ４を供給す
る第４の係数レジスタが不要となる。

【００３８】次に、積算ブロック２０Ａの動作を説明す
る。入力端子２０４Ａに入力されたセレクト信号ＣＳ
は、係数レジスタ２２０Ａ，２２２Ａに直接供給され、
またＴ／４の遅延時間を持つ遅延素子２５７Ａを通して
係数レジスタ２７０Ａにも供給される。入力端子２０１
Ａに入力されたＰ／Ｓ変換器１０Ａからの偶数番目の標
本値は、乗算器２３０Ａに供給される。入力端子２０２
Ａに入力されたＰ／Ｓ変換器１０Ｂからの奇数番目の標
本値は、乗算器２３１Ａ，２３２Ａに供給される。

【００３９】乗算器２３０Ａ，２３１Ａ，２３２Ａに
は、別途それぞれ係数レジスタ２２０Ａ，２２１Ａ，２
２２Ａから読み出されたタップ係数が供給される。係数
レジスタ２２０Ａ，２２１Ａ，２２２Ａには、それぞれ
２（＝ｍ／２）種類のタップ係数が格納されており、入
力端子２０４Ａに入力されたセレクト信号ＣＳに応じて
周期Ｔの間に２回切り換えられて読み出される。

【００４０】すなわち、係数レジスタ２２０Ａにはタッ
プ係数Ｃ０とＣ２、係数レジスタ２２１Ａにはタップ係
数Ｃ１とＣ３、係数レジスタ２２２Ａにはタップ係数Ｃ
３とＣ１が格納され、これらがセレクト信号ＣＳにより
切り換えられて読み出される。２種類のタップ係数は、
セレクト信号が“１”の時は前者、セレクト信号が
“０”の時は後者が選ばれる。これらの係数レジスタは
ＲＡＭやＲＯＭでもよいし、フリップフロップにセレク
タを組み合わせたものでもよい。タップ係数が固定であ
れば、ロジック回路のみで構成することもできる。ここ
で、タップ係数Ｃ０がセンタータップの係数であり、本
実施形態のような直交変調信号用のディジタルロールオ
フフィルタのフィルタ特性は、このセンタータップを中
心に左右対称の特性となる。

【００４１】乗算器２３０Ａの乗算結果は遅延素子２５
０Ａを経由して加算器２４０Ａに、乗算器２３１Ａの乗
算結果は遅延素子２５１Ａを経由して加算器２４１Ａ
に、乗算器２３２Ａの乗算結果は遅延素子２５２Ａを経
由して加算器２４２Ａに、それぞれ供給される。遅延素
子２５０Ａ〜２５２Ａの遅延時間は、いずれもＴ／４で
ある。

【００４２】一方、入力端子２０５Ａからの入力は第１
の積算ループ２６０Ａ内のセレクタ２２４Ａの入力端子
０に入力され、セレクタ２２４Ａの出力は遅延素子２５
４Ａを通して加算器２４１Ａに供給され、加算器２４１
Ａの出力は遅延素子２５３Ａを通して加算器２４０Ａに
供給される。加算器２４０Ａの出力は、セレクタ２２４
Ａの入力端子１に入力されるとともに出力端子２０７Ａ
から出力される。遅延素子２５３Ａ，２５４Ａの遅延時
間も、Ｔ／４である。

【００４３】入力端子２０９Ａからの入力はセレクタ２
２５Ａの入力端子０に入力され、セレクタ２２５Ａの出
力は遅延素子２５５Ａを通して加算器２４２Ａに供給さ
れ、また加算器２４２Ａの出力は遅延素子２５６Ａを通
して加算器２４３Ａに供給される。加算器２４３Ａの出
力は、セレクタ２２５Ａの入力端子１に入力されるとと
もに、出力端子２１１Ａから出力される。遅延素子２５
５Ａ，２５６Ａの遅延時間も、Ｔ／４である。

【００４４】遅延素子２５０Ａの出力はさらに出力端子
２１０Ａから出力されるとともに、セレクタ２２６Ａの
入力端子１に入力される。セレクタ２２６Ａの入力端子
０には入力端子２０６Ａからの信号が入力され、セレク
ト端子には入力端子２０７Ａからのセレクト信号ＭＳが
入力される。入力端子２０８Ａからの入力（セレクト信
号ＬＳ）は、セレクタ２２４Ａ，２２５Ａのセレクト端
子に入力される。セレクタ２２４Ａ，２２５Ａ，２２６
Ａはセレクト端子へのセレクト信号に従い、セレクト信
号が“０”の時は入力端子０への信号、セレクト信号が
“１”の時は入力端子１の信号を出力する。

【００４５】一方、積和ブロック２０Ｂでは、積和ブロ
ック２０Ａに対し、各構成要素の添え字をＡからＢに変
えて記載している。各構成要素および要素間の接続は積
和ブロック２０Ａと同じであるので、説明は省略する。
唯一の違いは、係数レジスタ２２０Ｂ，２２１Ｂ，２２
２Ｂに格納されたタップ係数であり、入力端子２０４Ｂ
からのセレクト信号ＣＳにより期間Ｔの間に繰り返し切
り換えられて読み出される点は同じであるが、係数レジ
スタ２２０Ｂにはタップ係数Ｃ４とＣ６、係数レジスタ
２２１Ｂにはタップ係数Ｃ５とＣ７、係数レジスタ２２
２Ｂにはタップ係数Ｃ７とＣ５がそれぞれ格納されてお
り、これらがセレクト信号ＣＳにより切り換えて読み出
される。２種類のタップ係数は、セレクト信号ＣＳが
“１”の時は前者、セレクト信号ＣＳが“０”の時は後
者が選ばれる。

【００４６】さらに、積算ブロック２０Ａと積算ブロッ
ク２０Ｂでは、図に示すようにそれぞれ第１の積算ルー
プ２６０Ａと２６０Ｂが縦続接続され、また第２の積算
ループ２６１Ａと２６１Ｂも縦続接続されている。そし
て、積算ブロック２０Ａ内の第１の積算ループ２６０Ａ
と第２の積算ループ２６１Ａは、出力端子２０７Ａおよ
び出力端子２０９Ａを介して接続されている。従って、
縦続接続された第１の積算のループ２６０Ａ，２６０Ｂ
および縦続接続された第２の積算ループ２６１Ａ，２６
１Ｂは、全体としてさらに縦続接続されていることにな
る。そして、最終段の積和ブロック２０Ｂ内の第２の積
算ループ２６１Ｂの積算結果として得られる全ての積算
２６０Ｂ，２６０Ａ，２６１Ａ，２６１Ｂの積算結果の
総和が、積和ブロック２０Ａ，２０Ｂで構成される積和
演算部の最終出力（図７（ｒ））となる。

【００４７】次に、本実施形態のディジタルフィルタの
具体的な動作を図５〜図７に示すタイミングチャートを
用いて説明する。なお、図５〜図７では各図相互の時間
関係の対応を分かり易くするために、一部の信号を重複
して示している。各遅延素子は、クロック信号入力に同
期して値を保持するＤタイプフリップフロップによって
構成される。出力確定遅延素子１１６，１１７で使用さ
れるクロック信号はＣＫ２（周期Ｔ）、遅延素子１１２
〜１１５，２５０Ａ〜２５７Ａ，２５０Ｂ〜２５７Ｂで
使用されるクロック信号はＣＫ（周期Ｔ／４）である。
また、図５に示されるようにセレクト信号ＰＳは周期Ｔ
／２の連続信号であり、セレクト信号ＣＳ，ＬＳ，ＭＳ
はクロック信号ＣＫ２と同様、周期Ｔの連続信号であ
る。

【００４８】第１の標本化入力信号系列Ｘは、周期Ｔ／
４でサンプリングされているので、クロック信号ＣＫの
周期Ｔ／４でｘ(i-2) ，ｘ(i-1) ，ｘ(i），ｘ(i+1) ，
ｘ(i+2) ，…（図５（Ｘ））で示すようにデータ内容
（標本値）が変わる。同様に第２の標本化入力信号系列
Ｙは、クロック信号ＣＫの周期Ｔ／４でｙ(i-2) ，ｙ(i
-1) ，ｙ(i) ，ｙ(i+1) ，ｙ(i+2) ，…（図５（Ｙ））
で示すようにデータ内容（標本値）が変わる。これら第
１、第２の標本化入力信号系列Ｘ，Ｙは、それぞれ入力
端子１００，１０１に供給される。なお、図５〜図７で
は簡単のため標本値の添え字のｉと（）を省略し、例え
ばｘ(i）をｘ０、ｘ(i+1) をｘ1 、ｘ(i-1) をｘ-1、…
のように記載している。

【００４９】セレクタ１２０，１２１は、セレクト信号
ＰＳに従い周期Ｔ／２で切り換えられるので、遅延素子
１１２，１１４の出力からは、以下のように周期Ｔ／４
の標本値系列が得られる。 遅延素子１１２の出力（図５（ｄ））；ｙ(i-4) ，ｘ(i
-2) ，ｙ(i-2) ，ｘ(i) ，ｙ(i) ，ｘ(i+2) ，ｙ(i+2)
… 遅延素子１１４の出力（図５（ａ））；ｘ(i-3) ，ｙ(i
-3) ，ｘ(i-1) ，ｙ(i-1) ，ｘ(i+1) ，ｙ(i+1) … すなわち、セレクタ１２０は遅延素子１１３，１１２と
の組み合わせにより、標本化入力信号系列Ｘ，Ｙの偶数
番目の標本値を多重してＰ／Ｓ変換結果を出力するＰ／
Ｓ変換器１１０Ａを構成していることが分かる。同様
に、セレクタ１２１は遅延素子１１３，１１４との組み
合わせにより、標本化入力信号系列Ｘ，Ｙの奇数番目の
標本値を多重してＰ／Ｓ変換結果を出力するＰ／Ｓ変換
器１１０Ｂを構成していることが分かる。

【００５０】Ｐ／Ｓ変換器１０Ａから遅延素子１１２の
出力として得られる偶数番目の標本値系列は、積和ブロ
ック２０Ａ内の乗算器２３０Ａと積和ブロック２０Ｂの
乗算器２３０Ｂに、遅延素子１１４の出力である奇数番
目の標本値系列は、積和ブロック２０Ａの乗算器２３１
Ａ，２３２Ａと、積和ブロック２０Ｂの乗算器２３１
Ｂ，２３２Ｂにそれぞれ与えられる。

【００５１】係数レジスタ２２０Ａ，２２１Ａ，２２２
Ａ，２２０Ｂ，２２１Ｂ，２２２Ｂの内容は、セレクト
信号ＣＳに従い周期Ｔに２回切り換えて読み出されるの
で、その出力として以下のように周期Ｔ／２のタップ係
数列が得られる。 係数レジスタ２２０Ａの出力（図６（ｊ））；Ｃ０，Ｃ
２，Ｃ０，Ｃ２，Ｃ０，Ｃ２，… 係数レジスタ２２１Ａの出力（図６（ｈ））；Ｃ３，Ｃ
１，Ｃ３，Ｃ１，Ｃ３，Ｃ１，… 係数レジスタ２２２Ａの出力（図６（ｍ））；Ｃ１，Ｃ
３，Ｃ１，Ｃ３，Ｃ１，Ｃ３，… 係数レジスタ２２０Ｂの出力（図５（ｅ））；Ｃ４，Ｃ
６，Ｃ４，Ｃ６，Ｃ４，Ｃ６，… 係数レジスタ２２１Ｂの出力（図５（ｂ））；Ｃ７，Ｃ
５，Ｃ７，Ｃ５，Ｃ７，Ｃ５，… 係数レジスタ２２２Ｂの出力（図７（ｐ））；Ｃ５，Ｃ
７，Ｃ５，Ｃ７，Ｃ５，Ｃ７，Ｃ５，… なお、係数レジスタ２２０Ａ，２２０Ｂはそれぞれ遅延
素子２５７Ａ，２５７Ｂによって入力されるセレクト信
号が遅延されるため、他の係数レジスタに比べ周期Ｔ／
４ずつ切り替えタイミングが遅れている。

【００５２】以上のようにして乗算器２３０Ａ〜２３２
Ａ，２３０Ｂ〜２３２Ｂに標本値系列とタップ係数列が
供給されることにより、乗算器２３０Ａ〜２３２Ａ，２
３０Ｂ〜２３２Ｂの乗算結果は、遅延素子２５０Ａ〜２
５２Ａ，２５０Ｂ〜２５２Ｂの出力に、以下のように周
期（Ｔ／４）の系列の信号として得られる。 遅延素子２５０Ａの出力（図６（ｋ））; Ｃ０・ｘ(i-
4) ，Ｃ０・ｙ(i-4) ，Ｃ２・ｘ(i-2) ，Ｃ２・ｙ(i-2)
，Ｃ０・ｘ(i) ，Ｃ０・ｙ(i) ，Ｃ２・ｘ(i+2) ，Ｃ
２・ｙ(i+2) ，… 遅延素子２５１Ａの出力（図６（ｉ））；Ｃ１・ｙ(i-
5) ，Ｃ３・ｘ(i-3)，Ｃ３・ｙ(i-3) ，Ｃ１・ｘ(i-1)
，Ｃ１・ｙ(i-1) ，Ｃ３・ｘ(i+1) ，Ｃ３・ｙ(i+1)
，Ｃ１・ｘ(i+3) ，Ｃ１・ｙ(i+3) ，… 遅延素子２５２Ａの出力（図６（ｎ））；Ｃ３・ｙ(i-
5) ，Ｃ１・ｘ(i-3)，Ｃ１・ｙ(i-3) ，Ｃ３・ｘ(i-1)
，Ｃ３・ｙ(i-1) ，Ｃ１・ｘ(i+1) ，Ｃ１・ｙ(i+1)
，Ｃ３・ｘ(i+3) ，Ｃ３・ｙ(i+3) ，… 遅延素子２５０Ｂの出力（図５（ｆ））；Ｃ４・ｘ(i-
4) ，Ｃ４・ｙ(i-4)，Ｃ６・ｘ(i-2) ，Ｃ６・ｙ(i-2)
，Ｃ４・ｘ(i) ，Ｃ４・ｙ(i) ，Ｃ６・ｘ(i+2) ，Ｃ
６・ｙ(i+2) ，… 遅延素子２５１Ｂの出力（図５（ｃ））；Ｃ５・ｙ(i-
5) ，Ｃ７・ｘ(i-3),C7・y(i-3) ，Ｃ５・ｘ(i-1) ，Ｃ
５・ｙ(i-1) ，Ｃ７・ｘ(i+1) ，Ｃ７・ｙ(i+1) ，Ｃ５
・ｘ(i+3) ，Ｃ５・ｙ(i+3) ，… 遅延素子２５２Ｂの出力（図７（ｑ））；Ｃ７・ｙ(i-
5) ，Ｃ５・ｘ(i-3)，Ｃ５・ｙ(i-3) ，Ｃ７・ｘ(i-1)
，Ｃ７・ｙ(i-1) ，Ｃ５・ｘ(i+1) ，Ｃ５・ｙ(i+1)
，Ｃ７・ｘ(i+3) ，Ｃ７・ｙ(i+3) ，…。

【００５３】積和ブロック２０Ｂにおいて、セレクタ２
２４Ｂ，遅延素子２５４Ｂ，加算器２４１Ｂ，遅延素子
２５３Ｂおよび加算器２４０Ｂは、２つの乗算器２３０
Ｂ，２３１Ｂの乗算結果について第１および第２の標本
化入力信号系列Ｘ，Ｙにそれぞれ対応する乗算結果毎に
積算を行う積算ループ２６０Ｂを構成しており、セレク
タ２２４Ｂは周期Ｔのセレクト信号ＬＳで切り替えられ
るため、この積算ループ２６０Ｂから出力される積算
値、すなわち積和ブロック２０Ｂの出力端子２０７Ｂか
らの出力（図６のｇ）は、以下のようになる。

【００５４】Ｃ７・ｘ(i-7）＋Ｃ６・ｘ(i-6) ＋Ｃ５・
ｘ(i-5) ＋Ｃ４・ｘ(i-4) ， Ｃ７・ｙ(i-7) ＋Ｃ６・ｙ(i-6) ＋Ｃ５・ｙ(i-5) ＋Ｃ
４・ｙ(i-4) ， Ｃ７・ｘ(i-3) ＋Ｃ６・ｘ(i-2) ， Ｃ７・ｙ(i-3) ＋Ｃ６・ｙ(i-2) ， Ｃ７・ｘ(i-3) ＋Ｃ６・ｘ(i-2) ＋Ｃ５・ｘ(i-1) ＋Ｃ
４・ｘ(i) ， Ｃ７・ｙ(i-3) ＋Ｃ６・ｙ(i-2) ＋Ｃ５・ｙ(i-1) ＋Ｃ
４・ｙ(i) ，… 同様に、積和ブロック２０Ａにおいてセレクタ２２４
Ａ，遅延素子２５４Ａ，加算器２４１Ａ，遅延素子２５
３Ａおよび加算器２４０Ａは、２つの乗算器２３０Ａ，
２３１Ａの乗算結果について、第１および第２の標本化
入力信号系列Ｘ，Ｙにそれぞれ対応する乗算結果毎に積
算を行う積算ループ２６０Ａを構成しており、この積算
ループ２６０Ａから出力される積算値、すなわち積和ブ
ロック２０Ａの出力端子２０７Ａからの出力（図６の
ｌ）は、以下の通りとなる。

【００５５】Ｃ７・ｘ(i-11)＋Ｃ６・ｘ(i-10)＋Ｃ５・
ｘ(i-9) ＋Ｃ４・ｘ(i-8) ＋Ｃ３・ｘ(i-7) ＋Ｃ２・ｘ
(i-6) ＋Ｃ１・ｘ(i-5) ＋Ｃ０・ｘ(i-4) ， Ｃ７・ｙ(i-11)＋Ｃ６・ｙ(i-10)＋Ｃ５・ｙ(i-9) ＋Ｃ
４・ｙ(i-8) ＋Ｃ３・ｙ(i-7) ＋Ｃ２・ｙ(i+6) ＋Ｃ１
・ｙ(i-5) ＋Ｃ０・ｙ(i-4) ， Ｃ７・ｘ(i-11)＋Ｃ６・ｘ(i-10)＋Ｃ５・ｘ(i-9) ＋Ｃ
４・ｘ(i-8) ＋Ｃ３・ｘ(i-7) ＋Ｃ２・ｘ(i-6) ， Ｃ７・ｙ(i-11)＋Ｃ６・ｙ(i-10)＋Ｃ５・ｙ(i-9) ＋Ｃ
４・ｙ(i-8) ＋Ｃ３・ｙ(i-7) ＋Ｃ２・ｙ(i-6) ， Ｃ７・ｘ(i-7) ＋Ｃ６・ｘ(i-6) ＋Ｃ５・ｘ(i-5) ＋Ｃ
４・ｘ(i-4) ＋Ｃ３・ｘ(i-3) ＋Ｃ２・ｘ(i-2) ＋Ｃ１
・ｘ(i-1) ＋Ｃ０・ｘ(i) ， Ｃ７・ｙ(i-7) ＋Ｃ６・ｙ(i-6) ＋Ｃ５・ｙ(i-5) ＋Ｃ
４・ｙ(i-4) ＋Ｃ３・ｙ(i-3) ＋Ｃ２・ｙ(i-2) ＋Ｃ１
・ｙ(i-1) ＋Ｃ０・ｙ(i) ，… 一方、積和ブロック２０Ａにおいて、セレクタ２２５
Ａ，遅延素子２５５Ａ，加算器２４２Ａ，遅延素子２５
６Ａ，加算器２４３Ａは、周期Ｔのセレクト信号ＭＳに
従って乗算器２３０Ａの乗算結果と乗算器２３０Ｂの乗
算結果とを周期Ｔ／４で選択的に切り替えて出力するセ
レクタ２２６Ａからの乗算結果と乗算器２３２Ａの乗算
結果について、第１および第２の標本化入力信号系列
Ｘ，Ｙにそれぞれ対応する乗算結果毎に積算を行う積算
ループ２６１Ａを構成しており、この積算ループ２６１
Ａの出力、すなわち積和ブロック２０Ａの出力端子２１
１Ａからの出力（図２６のｏ）は、以下の通りとなる。 Ｃ７・ｘ(i-15)＋Ｃ６・ｘ(i-14)＋Ｃ５・ｘ(i-13)＋Ｃ
４・ｘ(i-12)＋Ｃ３・ｘ(i-11)＋Ｃ２・ｘ(i-10)＋Ｃ１
・ｘ(i-9) ＋Ｃ０・ｘ(i-8) ＋Ｃ１・ｘ(i-7) ＋Ｃ２・
ｘ(i-6) ＋Ｃ３・ｘ(i-5) ＋Ｃ４・ｘ(i-4) ， Ｃ７・ｙ(i-15)＋Ｃ６・ｙ(i-14)＋Ｃ５・ｙ(i-13)＋Ｃ
４・ｙ(i-12)＋Ｃ３・ｙ(i-11)＋Ｃ２・ｙ(i-10)＋Ｃ１
・ｙ(i-9) ＋Ｃ０・ｙ(i-8) ＋Ｃ１・ｙ(i-7) ＋Ｃ２・
ｙ(i-6) ＋Ｃ３・ｙ(i-5) ＋Ｃ４・ｙ(i-4) ， Ｃ７・ｘ(i-11)＋Ｃ６・ｘ(i-10)＋Ｃ５・ｘ(i-9) ＋Ｃ
４・ｘ(i-8) ＋Ｃ３・ｘ(i-7) ＋Ｃ２・ｘ(i-6) ＋Ｃ１
・ｘ(i-5) ＋Ｃ０・ｘ(i-4) ＋Ｃ１・ｘ(i-3) ＋Ｃ２・
ｘ(i-2) ， Ｃ７・ｙ(i-11)＋Ｃ６・ｙ(i-10)＋Ｃ５・ｙ(i-9) ＋Ｃ
４・ｙ(i-8) ＋Ｃ３・ｙ(i-7) ＋Ｃ２・ｙ(i-6) ＋Ｃ１
・ｙ(i-5) ＋Ｃ０・ｙ(i-4) ＋Ｃ１・ｙ(i-3) ＋Ｃ２・
ｙ(i-2) ， Ｃ７・ｘ(i-11)＋Ｃ６・ｘ(i-10)＋Ｃ５・ｘ(i-9) ＋Ｃ
４・ｘ(i-8) ＋Ｃ３・ｘ(i-7) ＋Ｃ２・ｘ(i-6) ＋Ｃ１
・ｘ(i-5) ＋Ｃ０・ｘ(i-4) ＋Ｃ１・ｘ(i-3) ＋Ｃ２・
ｘ(i-2) ＋Ｃ３・ｘ(i-1) ＋Ｃ４・ｘ(i) ， Ｃ７・ｙ(i-11)＋Ｃ６・ｙ(i-10)＋Ｃ５・ｙ(i-9) ＋Ｃ
４・ｙ(i-8) ＋Ｃ３・ｙ(i-7) ＋Ｃ２・ｙ(i-6) ＋Ｃ１
・ｙ(i-5) ＋Ｃ０・ｙ(i-4) ＋Ｃ１・ｙ(i-3) ＋Ｃ２・
ｙ(i-2) ＋Ｃ３・ｙ(i-1) ＋Ｃ４・ｙ(i) ，… 同様に、積和ブロック２０Ｂにおいて、セレクタ２２５
Ｂ，遅延素子２５５Ｂ，加算器２４２Ｂ，遅延素子２５
６Ｂ，加算器２４３Ｂは周期Ｔのセレクト信号ＭＳに従
って乗算器２３０Ｂの乗算結果と入力端子２０６Ｂから
の“０”とを周期Ｔ／４で選択的に切り替えて出力する
セレクタ２２６Ｂからの乗算結果と乗算器２３２Ｂの乗
算結果について、第１および第２の標本化入力信号系列
Ｘ，Ｙにそれぞれ対応する乗算結果毎に積算を行う積算
ループ２６１Ｂを構成しており、この積算ループ２６１
Ｂの出力、すなわち積和ブロック２０Ｂの出力端子２１
１Ｂからの出力（図７（ｒ））は、以下の通りとなる。

【００５６】Ｃ７・ｘ(i-19)＋Ｃ６・ｘ(i-18)＋Ｃ５・
ｘ(i-17)＋Ｃ４・ｘ(i-16)＋Ｃ３・ｘ(i-15)＋Ｃ２・ｘ
(i-14)＋Ｃ１・ｘ(i-13)＋Ｃ０・ｘ(i-12)＋Ｃ１・ｘ(i
-11)＋Ｃ２・ｘ(i-10)＋Ｃ３・ｘ(i-9) ＋Ｃ４・ｘ(i-
8) ＋Ｃ５・ｘ(i-7) ＋Ｃ６・ｘ(i-6) ＋Ｃ７・ｘ(i-5)
， Ｃ７・ｙ(i-19)＋Ｃ６・ｙ(i-18)＋Ｃ５・ｙ(i-17)＋Ｃ
４・ｙ(i-16)＋Ｃ３・ｙ(i-15)＋Ｃ２・ｙ(i-14)＋Ｃ１
・ｙ(i-13)＋Ｃ０・ｙ(i-12)＋Ｃ１・ｙ(i-11)＋Ｃ２・
ｙ(i-10)＋Ｃ３・ｙ(i-9) ＋Ｃ４・ｙ(i-8) ＋Ｃ５・ｙ
(i-7) ＋Ｃ６・ｙ(i-6) ＋Ｃ７・ｙ(i-5) ， Ｃ７・ｘ(i-15)＋Ｃ６・ｘ(i-14)＋Ｃ５・ｘ(i-13)＋Ｃ
４・ｘ(i-12)＋Ｃ３・ｘ(i-11)＋Ｃ２・ｘ(i-10)＋Ｃ１
・ｘ(i-9) ＋Ｃ０・ｘ(i-8) ＋Ｃ１・ｘ(i-7) ＋Ｃ２・
ｘ(i-6) ＋Ｃ３・ｘ(i-5) ＋Ｃ４・ｘ(i-4) ＋Ｃ５・ｘ
(i-3) ＋Ｃ６・ｘ(i-2) ， Ｃ７・ｙ(i-15)＋Ｃ６・ｙ(i-14)＋Ｃ５・ｙ(i-13)＋Ｃ
４・ｙ(i-12)＋Ｃ３・ｙ(i-11)＋Ｃ２・ｙ(i-10)＋Ｃ１
・ｙ(i-9) ＋Ｃ０・ｙ(i-8) ＋Ｃ１・ｙ(i-7) ＋Ｃ２・
ｙ(i-6) ＋Ｃ３・ｙ(i-5) ＋Ｃ４・ｙ(i-4) ＋Ｃ５・ｙ
(i-3) ＋Ｃ６・ｙ(i-2) ， Ｃ７・ｘ(i-15)＋Ｃ６・ｘ(i-14)＋Ｃ５・ｘ(i-13)＋Ｃ
４・ｘ(i-12)＋Ｃ３・ｘ(i-11)＋Ｃ２・ｘ(i-10)＋Ｃ１
・ｘ(i-9) ＋Ｃ０・ｘ(i-8) ＋Ｃ１・ｘ(i-7) ＋Ｃ２・
ｘ(i-6) ＋Ｃ３・ｘ(i-5) ＋Ｃ４・ｘ(i-4) ＋Ｃ５・ｘ
(i-3) ＋Ｃ６・ｘ(i-2) ＋Ｃ７・ｘ(i-1) ， Ｃ７・ｙ(i-15)＋Ｃ６・ｙ(i-14)＋Ｃ５・ｙ(i-13)＋Ｃ
４・ｙ(i-12)＋Ｃ３・ｙ(i-11)＋Ｃ２・ｙ(i-10)＋Ｃ１
・ｙ(i-9) ＋Ｃ０・ｙ(i-8) ＋Ｃ１・ｙ(i-7) ＋Ｃ２・
ｙ(i-6) ＋Ｃ３・ｙ(i-5) ＋Ｃ４・ｙ(i-4) ＋Ｃ５・ｙ
(i-3) ＋Ｃ６・ｙ(i-2) ＋Ｃ７・ｙ(i-1) ，… これらの信号を遅延素子１１５，１１６，１１７で構成
されるパラレル／シリアル（Ｐ／Ｓ）変換回路１１に供
給することで、出力端子１０４からの出力信号系列ＲＸ
は、ｊ＝ｉ／４として Ｒｘ(j) ＝Ｃ７・ｘ(i-19)＋Ｃ６・ｘ(i-18)＋Ｃ５・ｘ(i-17)＋Ｃ４・ｘ(i -16)＋Ｃ３・ｘ(i-15)＋Ｃ２・ｘ(i-14)＋Ｃ１・ｘ(i-13)＋Ｃ０・ｘ(i-12)＋Ｃ １・ｘ(i-11)＋Ｃ２・ｘ(i-10)＋Ｃ３・ｘ(i-9) ＋Ｃ４・ｘ(i-8) ＋Ｃ５・ｘ(i -7) ＋Ｃ６・ｘ(i-6) ＋Ｃ７・ｘ(i-5) （４） Ｒｘ(j+1) ＝Ｃ７・ｘ(i-15)＋Ｃ６・ｘ(i-14)＋Ｃ５・ｘ(i-13)＋Ｃ４・ｘ (i-12)＋Ｃ３・ｘ(i-11)＋Ｃ２・ｘ(i-10)＋Ｃ１・ｘ(i-9) ＋Ｃ０・ｘ(i-8) ＋ Ｃ１・ｘ(i-7) ＋Ｃ２・ｘ(i-6) ＋Ｃ３・ｘ(i-5) ＋Ｃ４・ｘ(i-4) ＋Ｃ５・ｘ (i-3) ＋Ｃ６・ｘ(i-2) ＋Ｃ７・ｘ(i-1) （５） となる。

【００５７】同様に、出力端子１０５からの出力信号系
列ＲＹは、 Ｒｙ(j) ＝Ｃ７・ｙ(i-19)＋Ｃ６・ｙ(i-18)＋Ｃ５・ｙ(i-17)＋Ｃ４・ｙ(i -16)＋Ｃ３・ｙ(i-15)＋Ｃ２・ｙ(i-14)＋Ｃ１・ｙ(i-13)＋Ｃ０・ｙ(i-12)＋Ｃ １・ｙ(i-11)＋Ｃ２・ｙ(i-10)＋Ｃ３・ｙ(i-9) ＋Ｃ４・ｙ(i-8) ＋Ｃ５・ｙ(i -7) ＋Ｃ６・ｙ(i-6) ＋Ｃ７・ｙ(i-5) ， （６） Ｒｙ(j+1) ＝Ｃ７・ｙ(i-15)＋Ｃ６・ｙ(i-14)＋Ｃ５・ｙ(i-13)＋Ｃ４・ｙ (i-12)＋Ｃ３・ｙ(i-11)＋Ｃ２・ｙ(i-10)＋Ｃ１・ｙ(i-9) ＋Ｃ０・ｙ(i-8) ＋ Ｃ１・ｙ(i-7) ＋Ｃ２・ｙ(i-6) ＋Ｃ３・ｙ(i-5) ＋Ｃ４・ｙ(i-4) ＋Ｃ５・ｙ (i-3) ＋Ｃ６・ｙ(i-2) ＋Ｃ７・ｙ(i-1) ，… （７） となる。（４）〜（７）式を整理すると、次の通りとな
る。

【００５８】

【数３】

【００５９】（８），（９）式は、（２），（３）式で
示した従来のディジタルフィルタの出力Ｒｘ(j) ，Ｒｙ
(j) に等しい。すなわち、本実施形態のディジタルフィ
ルタの構成で所望のロールオフフィルタの出力が得られ
たわけである。

【００６０】ここで、図１の構成と図８に示した従来の
構成とを比較すると、図１は図８のフィルタの２個分に
相当するので、加算器は従来の構成が計２８個に対し、
図１では８個、遅延素子は従来の構成が計５０個に対
し、図１では２２個（遅延期間Ｔ、遅延期間Ｔ／４のも
のを区別せず、それぞれを１個と数えた）と、いずれも
図１の構成の方が大幅に少なくて済む。また、乗算器に
ついても従来の構成が１６個に対し、図１では６個と少
なくて済む。これに伴い、単位時間当たりの積和回数も
１６回から６回に減り、消費電力も低減されることにな
る。

【００６１】なお、本実施形態では係数レジスタに切り
替え機能が付加され、さらにＰ／Ｓ変換回路、Ｓ／Ｐ変
換回路、および積算ループのためのセレクタが新たに追
加されているが、これらによる回路規模の増加は僅かで
あり、より回路規模の大きな乗算器の削減によって、デ
ィジタルフィルタ全体としては大幅な回路削減が図られ
ている。

【００６２】以上、本発明の実施形態について説明した
が、本発明は上記実施形態に限定されるものではなく、
以下に列挙するように様々な変形が可能である。 （１）上記実施形態では説明の便宜上、積和ブロックに
ついて複数のブロックを基本単位として説明したが、本
発明による積和乗算部の特徴は乗算器と積算ループの組
み合わせ方にあるのであるから、実際の回路においては
このような基本単位の組み合わせになっている必要はな
く、様々に適宜変形可能である。

【００６３】例えば、“０”を入力している回路は冗長
性を取り除いて回路の簡単化が可能であるし、積和乗算
部の入出力端子は物理的に必ずしも必要なものではな
い。係数レジスタ２２１Ａと２２２Ａ、係数レジスタ２
２１Ｂと２２２Ｂの共有化が可能であることは容易に想
像がつく。また、各々の係数レジスタと乗算器を組み合
わせて１つの素子、例えばＲＯＭやＲＡＭ、ランダムゲ
ームとで構成してもよいことは勿論である。遅延素子２
５７Ａ，２５７Ｂは必須のものではなく、回路の最適化
により容易に省略可能である。

【００６４】（２）上記実施形態においては、タップ数
ｎが従来と同じ１５個の場合を示したが、タップ数はこ
れ以上にも、これ以下にもすることができる。 （３）上記実施形態における積和ブロック２０Ａ，２０
Ｂは、全く同一の構成である。従って積和ブロックをさ
らに増設して積和ブロック２０Ａ，２０Ｂと同様に相互
接続することでタップ数を増やすことができ、本発明の
効果が得られることは容易に理解できるであろう。積和
ブロックが１個しか無い場合も同様である。

【００６５】（４）積和ブロックを何個か組み合わせた
ものをＩＣ化した際、積和ブロックの入出力端子をＩＣ
の端子とすれば、このようなＩＣを複数個組み合わせて
本発明の効果が得られることも容易に理解できるであろ
う。

【００６６】（５）上記実施形態では乗算器と加算器の
間に遅延素子を設けたが、タップ係数の選択順序やどこ
に遅延素子を設けるか、制御信号に何を使うか等、実際
の回路をどのように構成するかは設計事項であり、本発
明に基づき種々のＦＩＲフィルタを実現することができ
る。

【００６７】（６）本発明は、フィルタ特性が左右非対
称のＦＩＲフィルタにも適用でき、その場合には上記実
施形態における積和ブロック２０Ａの出力端子２１１Ａ
からの信号を直接Ｓ／Ｐ変換器１１に入力すれば良いこ
とは図５〜図７のタイミングチャートから明らかであ
る。この場合、ｍは２以上の偶数で本発明を適用可能と
なり、係数レジスタ２２０Ａ，２２１Ａ，２２０Ｂ，２
２１Ｂにｍ／２個の係数を格納し、２Ｔ／ｍで切り替え
ればよい。このとき、Ｔ／４で説明した遅延素子の遅延
時間はＴ／ｍとなる。その他、本発明は要旨を逸脱しな
い範囲で種々変形して実施可能である。

【００６８】

【発明の効果】以上説明したように、本発明のディジタ
ルフィルタによれば、２つの標本化入力信号系列をそれ
ぞれ偶数番目の標本化系列と奇数番目の標本化系列に分
離して多重した後、偶数番目および奇数番目の標本化系
列毎に共通の乗算器を用いてタップ係数を乗じるように
することで、乗算器の数を大幅に削減でき、これに伴い
加算器および遅延素子の数を大幅に削減することができ
るため、回路規模の削減と高集積化が可能となると共
に、消費電力も削減される。

【００６９】また、左右対称のフィルタ特性を有するデ
ィジタルフィルタを実現する場合には、乗算器の数をさ
らに減らすことができる。一方、従来と同一回路規模が
許容される場合には、タップ数を大幅に増加させること
ができ、より有効なハードウェアの実現が可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係るディジタルフィル
タの全体構成を示す回路図

【図２】 図１における第１、第２のパラレル／シリア
ル変換器の部分を拡大して示す回路図

【図３】 図１におけるシリアル／パラレル変換器の部
分を拡大して示す回路図

【図４】 図１における積和ブロックの部分を拡大して
示す回路図

【図５】 同実施形態に係るディジタルフィルタの動作
を説明するためのタイミングチャート

【図６】 同実施形態に係るディジタルフィルタの動作
を説明するためのタイミングチャート

【図７】 同実施形態に係るディジタルフィルタの動作
を説明するためのタイミングチャート

【図８】 従来のディジタルフィルタの構成を示す回路
図

【符号の説明】

１０Ａ…パラレル／シリアル変換器、１０Ｂ…第２のパ
ラレル／シリアル変換器、１１…シリアル／パラレル変
換器、２０Ａ，２０Ｂ…積和ブロック、２３０Ａ〜２３
２Ａ，２３０Ｂ〜２３２Ｂ，５００Ａ〜５０７Ａ…乗算
器、１１２〜１１５，２５０Ａ〜２５７Ａ，２５０Ｂ〜
２５７Ｂ，５３０，５００Ｃ〜５０７Ｃ，５０１Ｅ〜５
０７Ｅ，５００Ｇ〜５０７Ｇ…遅延素子、１１６，１１
７，５４０…出力確定遅延素子、２２０Ａ〜２２２Ａ，
２２０Ｂ〜２２２Ｂ…セレクタ付き係数レジスタ、５０
０Ｂ〜５０７Ｂ…係数レジスタ、１２０，１２１，２２
４Ａ〜２２６Ａ，２２４Ｂ〜２２６Ｂ…セレクタ、２６
０Ａ，２６１Ａ，２６０Ｂ，２６１Ｂ…積算ループ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】ディジタル変調信号のシンボル周期をＴと
   してそれぞれ周期Ｔ／ｍ（ｍは２以上の偶数）で標本化
   された第１および第２の標本化入力信号系列を入力し、
   周期Ｔの第１および第２の標本化出力信号系列をそれぞ
   れ出力するディジタルフィルタにおいて、 周期Ｔ／ｍ毎に前記第１および第２の標本化入力信号系
   列の偶数番目の標本値を交互に出力する第１のパラレル
   ／シリアル変換手段と、 周期Ｔ／ｍ毎に前記第１および第２の標本化入力信号系
   列の奇数番目の標本値を交互に出力する第２のパラレル
   ／シリアル変換手段と、 前記第１および第２のパラレル／シリアル変換手段から
   それぞれ出力される偶数番目および奇数番目の標本値に
   対して、それぞれ共通の乗算手段で所定のタップ係数を
   乗じた後、前記第１および第２の標本化入力信号系列に
   それぞれ対応する乗算結果毎に積算することにより、前
   記第１および第２の標本化入力信号系列に対するフィル
   タ処理結果を交互に出力する積和演算手段とを具備する
   ことを特徴とするディジタルフィルタ。
2. 【請求項２】前記積和演算手段は、 前記第１および第２のパラレル／シリアル変換手段から
   出力される偶数番目の標本値にタップ係数を乗じるため
   の第１の乗算手段と、 前記第１および第２のパラレル／シリアル変換手段から
   出力される奇数番目の標本値にタップ係数を乗じるため
   の第２の乗算手段と、 前記第１の乗算手段に偶数番目の標本値に乗じるべきｍ
   ／２種類のタップ係数を周期２Ｔ／ｍ毎に切り替えて供
   給する第１のタップ係数供給手段と、 前記第２の乗算手段に奇数番目の標本値に乗じるべきｍ
   ／２種類のタップ係数を周期２Ｔ／ｍ毎に切り替えて供
   給する第２のタップ係数供給手段とを有することを特徴
   とする請求項１記載のディジタルフィルタ。
3. 【請求項３】前記積和演算手段は、 Ｔ／ｍの遅延時間をそれぞれ持つ第１および第２の遅延
   素子を間に介して第１および第２の加算器をループ接続
   して構成され、前記第１および第２の乗算手段の乗算結
   果を該第１および第２の加算器の一方の入力として、前
   記第１および第２の標本化入力信号系列にそれぞれ対応
   する乗算結果毎の積算値を周期Ｔ／ｍ毎に交互に出力す
   る積算手段をさらに有することを特徴とする請求項２記
   載のディジタルフィルタ。
4. 【請求項４】前記積和演算手段は複数の積和ブロックか
   らなり、各積和ブロックは、 前記第１および第２のパラレル／シリアル変換手段から
   出力される偶数番目の標本値にタップ係数を乗じるため
   の第１の乗算手段と、 前記第１および第２のパラレル／シリアル変換手段から
   出力される奇数番目の標本値にタップ係数を乗じるため
   の第２の乗算手段と、 前記第１の乗算手段に偶数番目の標本値に乗じるべき２
   種類のタップ係数を周期Ｔ／２毎に切り替えて供給する
   第１のタップ係数供給手段と、 前記第２の乗算手段に奇数番目の標本値に乗じるべき２
   種類のタップ係数を周期Ｔ／２毎に切り替えて供給する
   第２のタップ係数供給手段と、 前記第１および第２のパラレル／シリアル変換手段から
   出力される奇数番目の標本値にタップ係数を乗じるため
   の第３の乗算手段と、 前記第３の乗算手段に奇数番目の標本値に乗じるべき２
   種類のタップ係数を周期Ｔ／２毎に前記第２のタップ係
   数供給手段とは逆の順序で切り替えて供給する第３のタ
   ップ係数供給手段と、 隣接する二つの積和ブロック内の前記第１の乗算手段の
   乗算結果を周期Ｔ／２毎に交互に選択して出力する乗算
   結果選択手段とをそれぞれ有することを特徴とする請求
   項１記載のディジタルフィルタ。
5. 【請求項５】前記各積和ブロックは、 Ｔ／４の遅延時間をそれぞれ持つ第１および第２の遅延
   素子を間に介して第１および第２の加算器をループ接続
   して構成され、前記第１および第２の乗算手段の乗算結
   果を該第１および第２の加算器の一方の入力として、前
   記第１および第２の標本化入力信号系列にそれぞれ対応
   する乗算結果毎の積算値を周期Ｔ／４毎に交互に出力す
   る第１の積算手段と、Ｔ／４の遅延時間をそれぞれ持つ
   第３および第４の遅延素子を間に介して第３および第４
   の加算器をループ接続して構成され、前記第２の乗算手
   段の乗算結果および前記乗算結果選択手段から出力され
   る乗算結果を該第３および第４の加算器の一方の入力と
   して、前記第１および第２の標本化入力信号系列にそれ
   ぞれ対応する乗算結果毎の積算値を周期Ｔ／４毎に交互
   に出力する第２の積算手段とをさらに有し、前記各積和
   ブロック内の第１の積算手段および第２の積算手段をそ
   れぞれを縦続接続し、さらに該縦続接続された第１の積
   算手段および縦続接続された第２の積算手段をさらに縦
   続接続して、最終段の積和ブロック内の第２の積算手段
   の積算結果として得られる全ての積算手段の積算結果の
   総和を前記積和演算手段の出力とすることを特徴とする
   請求項４記載のディジタルフィルタ。