TW201110560A - Multi-rate digital phase locked loop - Google Patents

Description

201110560 六、發明說明： 【發明所屬之技術領域】 所揭示之實施例係關於數位鎖相迴路（Dpll)。 【先前技術】 變·路徑中， 縮放單元6接收調變信號M⑴ 且用一比例

輸出一信號DCO OUT，該DCO一OUT之頻率 圖U先前技術）為一種類型之本端振盪器丨的方塊圖，該 本端振盪器1可以用於在一無線電傳輸器内產生—本端振 盪器（LO)信號。可將l〇(例如）供應至該傳輸器之—傳輸鏈 中之一混頻器，使得一基頻信號被升頻轉換以便稍後傳 輸。本端振盪器1包括一數位鎖相迴路（DpLL)2，後續接著 一可程式化除法器3。DPLL 2實施雙點調變，使得調變 PLL輸出的速度可比調變pLL迴路頻寬的速度快。一傳入 之調變信號Μ⑴被提供至_低通調變路徑與—高通調變路 控。Μ⑴可（例如）為12位元數位值流。在低通調變路徑 中’-數位求和器4接收調變信號Μ⑴連同一相對靜熊頻 道頻率命令字（Fcw)。FCW可（例如）為Μ位元數位I FCW設定將被用於傳輸的頻道之中心頻率，而μ⑴表示將 被傳達之資訊。㈣⑴及FCW之總和供應至—參考相位累 加器5。累、加器5在具有頻率心之時脈㈣之每一上升邊 緣上遞增之值係由求和器4輸出之多位元值。參考相位累 加器5所執行之累加本質上將頻率轉換成相位。在高通調 ,饮队双1豆s月爾控制字流 148804.doc 201110560 係由數位調諧字判定。針對DCO 7可能正在接收之每一不 同數位調諧字值，DCO一OUT信號具有16個不同離散頻率 中之一不同頻率。DC0 7可（例如）接收一具有頻率匕。。之參 考時脈信號’使得DC0與fde。同步地改變DCO—OUT之頻 率。可控制DCO—OUT以使其具有之頻率可（例如）在大約四 十億赫之頻帶内變化。一時間/數位轉換器（TDC)8接收該 DCO一OUT信號及一參考時脈信號REF，且輸出一多位元數 位信號X(t)，該多位元數位信號X⑴之值與該兩個信號之 間的相位差成比例。TDC 8在ftdc信號之每一週期輸出一個 此X⑴值。一第二求和器9自調變相位信號值p(t)減去反饋 相位信號值x(t)，藉此產生一相位誤差信號值E(t)。一迴 路濾波器10對該相位誤差信號濾波。一第三求和器丨丨對濾 波後相位誤差信號及第二調變信號F(t)求和。第三求和器 11之輸出係供應至DC0 7之數位調諧字流s(t) ^視操作之 頻帶而定，可程式化除法器3將DC〇—〇117信號除以2或4, 以輸出本端振盪器信號L〇。 儘管圖1之DPLL可在蜂巢式電話傳輸器應用中很起作 用，但信號DCO一OUT之頻率在離散時間處改變。此等離 散時間通常有相等的時間間隔。此引人被稱為「數位影 像」之物。此等數位影像係本端振盪器輸出信號l〇之不 處於所要LO主頻率之頻譜分量。當頻率^。增加時，數位 影像的頻率離開LO主頻率更遠，且數位影像之功率降 低。增加該頻率fde。因此減少了數位影像雜訊問題。針對 大多數蜂巢式電話協定，有—㈣格，其設定在蜂巢式電 148804.doc 201110560 話將進行傳輸之頻道外所允許之最大雜訊。頻率fde。因此 保持足夠尚以滿足所允許之相位雜訊量之規格。除了將數 位影像引入至LO信號中之外，dPLL 2海可將量化雜訊引 入至LO信號中。當DPLL 2操作時，TDC 8量化DC〇—〇υτ 信號之邊緣及REF信號之對應邊緣之間的相位差，且此量 化產生買化雜訊。若存在太多量化雜訊，則L〇信號之頻 譜純度被折衷至不可接受之程度。因此，通常以高速率 ftdC來時控TDC 8。速率ftdc可（例如）為時控]〇(：〇 7之同一速 率fdc。。不幸的是，以此等高速率運作DpLL 2可使不 符合要求地消耗大量功率。 【發明内容】 一種雙點調變式數位鎖相迴路（DpLL)包括：一時間/數 位轉換H(TDC)、降低取樣頻率電路、—數位控制式振盈 器（DCO)、升高取樣頻率電路，及—其餘量之控制電路。 該TDC自該DC0接收一 DC〇輸出信號，且產生一第一數位 值流。該第-流之數位值係以一第一頻率自該TDC輸出。 此第-頻率被稱為「第—取樣率」。該降低取樣頻率電路 接收該第一流，'且輸出一第二數位值流。該第二流之數位 值係以一第二較低頻率自該降低取樣頻率電路輸出。此第 二頻率被稱為「第二取樣率」。 δ亥第一流破供應至該其餘量之dpll控制電路之—相位 摘測求和器。該其餘量之控制電路被時控且以該第二取樣 率進行切換。該其餘量之控制電路輸出—第三數位調譜字 流。該第三流之數位調諧字㈣以該第二取樣率輸出。以 148804.doc 201110560 該第二較低頻率操作此量之控制電流減少該DPLL之功率 消耗。 该升尚取樣頻率電路接收該第三流，且以該較高第一取 樣率將一第四數位調諧字流供應至該DCO。回應於以該較 高第一取樣率接收該第四數位調諧字流，該DC〇以該第— 取樣率改變該DCO輸出信號之頻率。以該較高第一取樣率 操作該DCO允許該DPLL輸出信號中之數位影像被減少至 可接受之程度。 歸因於該升高取樣頻率電路及該降低取樣頻率電路，以 不同取樣率操作該DPLL之不同部分，該DPLL因此被稱為 「多速率DPLL」。以該較高取樣率（該第一頻率）操作該 DCO以減少數位影像。以該較高取樣率操作該tdc以減少 量化雜訊。與一具有以Dc〇及TDC之該較高取樣率操作整 個DPLL的習知設計之DPLL相比’以該較低取樣率（該第二 頻率）操作該其餘量之控制電路（除了該DCO、該TDC、該 降低取樣頻率電路及該升高取樣頻率電路）以減少DPLW 率消耗。 調變信號及一頻道頻率命 在一例示性傳輸器應用中 令子被供應至該量之#告丨丨f办 徑制電路。以該較高取樣率操作該 DCO以便減少數位影像。 W 以该較尚取樣率操作該TDC以便 減少量化雜訊。另_方而 . 面’在一例示性接收器應用中，數 位影像問題較小。在贫技队。。* 在°接收益應用中，在該DPLL中不提 供升尚取樣頻率電路，i α 且从該較低取樣率操作該DCO，藉 此進一步減少功率喵鉍

4 。因此’視將使用該多速率DPLI 148804.doc 201110560 之應用而定，可使該DOC之取樣率高於 '等於或低於該 TDC之取樣率。 刖文為[發明内谷]且因此必然含有細節之簡化、一般化 及省略；因此，熟習此項技術者應瞭解，該[發明内容]僅 為說明性的且並不意欲以任何方式為限制性的。如僅由申 請專利範圍所界定的本文中所描述之裝置及/或過程之其 他態樣、發明性特徵及優勢將在本文中所闡述之非限制性 [實施方式]中變得顯而易見。 【實施方式】 圖2為一行動通信裝置丨〇〇(諸如蜂巢式電話）之極簡化高 仏匕方塊®。裝置1GG包括-用於接收及傳輸蜂巢式電話通 信之天線1G1、-RF收發器積體電路⑽及―數位基頻積體 電路103(此外還有其他未說明部分）。 圊3為圖1之RF收發器積體電路1〇2的更詳細圖。在蜂巢 式電話之操作的-極簡化解釋中，若蜂巢式電話正用來接 收作為蜂巢式電話對話之部分的音訊資訊，則在天線⑻ 上接收傳入之傳輸104。信號通過雙工器1〇5及一匹配網路 ιυο，且由 接收鏈108之一低雜訊放大器（LNA)107放大 在Ί㈣Η)9降頻轉換之後’且在由基㈣波器ιι〇 皮之後資π被傳達至數位基頻積體電路i 〇3以進行類匕 數位轉換且在數位域中進行進—步處理。藉由改變由本 振虽·為111產生之太4ε. ^ . 尽端振盪态信號LOl之頻率來控制該 故鍵如何進行降頻轉換。另—方面，糾巢式電話100 用來傳輸作科巢式電”話之部分的音訊資訊，則在 148804.doc 201110560 位基頻積體電路103中將待傳輸之音訊資訊轉換成類比格 式。類比資訊被供應至RF收發器積體電路102之一傳輸鏈 113之一基頻濾波器112 ^在濾波之後，混頻器n4升頻轉 換該信號。藉由控制由本端振盪器U5產生之本端振盪器 信號L02之頻率來調諧並控制升頻轉換過程。所得升頻轉 換後之信號由一驅動器放大器116及一外部功率放大器U7 放大。經放大之信號係作為傳出之傳輸u 8被供應至天線 101以進行傳輸。藉由一串列匯流排15〇自數位基頻積體電 路103接收到之控制資訊來控制接收鏈及傳輸鏈之本端振 盪器111及115。 圖4為圖3之RF收發器積體電路1〇2中之傳輸鏈113之本端 振盪器115的更詳細圖。本端振盪器115在輸入導體153上 接收待調變之資訊Μ⑴。M(t)在此實例中為表示待傳達之 貢訊之12位元數位值流。本端振盪器i 15亦接收—頻道頻 率命令字（FCW)，該FCW判定調變將發生在許多不同頻帶 或頻道中之哪—者中eFCW在本實例中為在輸人導體154 上接收到之20位元數位值^本端㈣器⑴使用此輸入資 訊f生本端振逮器信號L〇2Mf|feL〇2為輸出至導體⑸上 之單位元數位信號。 4中所說明，本端振盪器115包括一數位鎖相迴】 (DPLL)U9 ’後續接著—可程式化除法器12G。DPLL 11 實施雙點調變，使得調變DpLL 119之相位控制迴路的心 V至一 頻寬的速度快。傳入之調變信號M⑴被提令 -低通調變路徑與一高通調變路徑。在低通調變路指 148804.doc 201110560 中，一數位求和器120純導體153上之調變信㈣⑴連同 導體154上之相對靜態頻道頻率命令字（Fcw)。m⑴及fcw 之總和為20位元值流。此流被供應至一參考相位累加器 121。累加器121在一具有頻率fc|k之累加器時脈信號122之 每一上升邊緣上遞增之值係求和器12〇所輸出之多位元 值 > 考相位累加器121所執行之累加本質上將頻率轉換 成相位。在高通調變路徑中，一縮放單元123接收調變信 號M⑴，且用—比例因子K按比例調整調變信號M(t)，且 輸出一第二調變信號F(t)。在此實例中，F⑴為2〇位元值 流。一數位控制式振盪器（DCO)124接收數位調諧控制字流 S2(t)。在此實例中，S2⑴為4位元數位調諧字流。針對每 一不同數位調諧字值，DC0 124輸ADC〇—〇υτ信號125以 使其具有16個對應的不同離散頻率中之一對應者。Dc〇 124與具有頻率fdc。之DC0時脈信號126同步地改變 DCO一OUT之頻率。可控制DC〇一〇υτ以使其具有之16個頻 率經緊密間隔且為大約四十億赫。在一實例中，dc〇 124 包含一數位/類比轉換器（DAC)，後續接著Vc〇,其中該 VCO之類比輸出為一削平信號（clipped signal)。 一時間/數位轉換器（TDC)127接收該DC〇_〇UT信號125 及一參考時脈信號REF 128，且輸出一多位元數位信號 Xl(t)。針對DC0_0UT之每一邊緣及rEF信號128之每一對 應邊緣，TDC 127輸出4位元數位值X1(t)。4位元數位值 X1⑴與肩專彳§號邊緣之間的相位差成比例。tdc 127在具 有頻率ftdC之TDC時脈信號129之每一週期輸出一個此χ丨（t) ί 148804.doc 201110560 值。產生xi(t)之值的速率在此處被稱為「取樣率」。在本 實例中，REF信號128係由晶體振盪器產生，且具有為19 2 MHz之頻率。 下降取樣頻率估計器130及131接收該X1(t)信號，且將 取樣率降低至原取樣率的1/4(如下文更詳細地解釋）以產生 一具有較低取樣率之輸出相位信號X2(t)。在本實例令，下 降取樣頻率估計器電路13〇及131產生4位元數位值。使此 等4位兀值中之每一者為2〇位元值之4個最高有效位元。每 一 X2⑴值之16個最低有效位元為零β χ2⑴值流因此為2〇 位元數位值流。 數位滤波器方塊D(z) 132對參考相位累加器121所輸出之 20位元數位值流P1⑴濾波，以產生一調變信號相位信號 P2(t) °在本實例中’ D(z)直接為具有頻率之累加器時 脈k號122之4個時脈循環的延遲^ D(z)接收20位元值，且 在4個時脈循環之後輸出2〇位元值作為2〇位元p2(t)值。 一相位偵測求和器133自每一相應20位元相位信號P2(t) 值減去每一 20位元輸出相位信號χ2⑴值，藉此產生2〇位元 相位誤差信號值E(t)。一迴路濾波器134對該相位誤差信號 渡波。一第三求和器135對濾波後相位誤差信號及第二調 4 h號F(t)求和。第三求和器13 5之輸出為20位元數位調諧 字流Sl(t)。針對每一 Μ⑴值，有一個si⑴值。升高取樣 頻率内插器電路136及137接著將Sl(t)信號之取樣率增加至 原取樣率的4倍（如下文更詳細地解釋）以產生用於dc〇 124 之4位元數位調諧字流S2(t)。在此實例中，針對每一傳入 148804.doc • 12· 201110560 之S1⑴值，有4個S2⑴值。S2⑴之取樣率為S1⑴之取樣率 的4倍》視操作之頻帶而定’可程式化除法器12〇將 DCO—OUT信號125除以2或4，以在導體155上輸出本端振 . 盪器信號L02。 . 圖5為識別DPLL U9之各功能部分之圖。求和器12〇、累 加器121及數位渡波器13 2 —起被稱為一調變信號相位電路 144。該調變信號相位電路144接收調變信號μ⑴及頻道頻 率命令字（FCW)，且將調變信號相位信號ρ2⑴輸出至相位 偵測求和器13 3。TDC 127以及降低取樣頻率電路13〇及131 一起被稱為一反饋相位電路145。該反饋相位電路145接收 DCO輸出信號125及參考信號REF 128，且將反饋相位信號 X2⑴輸出至相位偵測求和器133。下降取樣頻率估計器電 路130及131將自TDC 127輸出之XI⑴信號之取樣率降低至 原取樣率之1 /4，且升向取樣頻率内插器電路13 6及13 7將 S l(t)信號之取樣率增加至原取樣率之4倍，使得可以實質 亡低於時控DCO 124及TDC 127之速㈣速率來切換其餘 量之控制電路138。在此實例中，DC〇時脈信號126以19.2 MHz來時控DC0 124,且TDC時脈信號129亦以Μ.〗廳來 時控TDC 127,而控制電路138以低得多的4.8驗進行切 •換。應注意’ 4.8 MHz的累加器時脈信號122時控相位累加 器⑵。根據此處所描述之多速率方案將控制電路138正在 操作之取樣率自19,2 MHz(如將為習知的）降低至驗 可以減少肌L功率消耗。然而，以較高的Μ MHz速率 LDCO m及TDC 127 ’以便減少數位影像之量值且 148804.doc 201110560 減少量化雜訊。 圖6為說明升高取樣頻率電路136及137之一實例之操作 的圖。升高取樣頻率電路136及137接收較低取樣率信號 si(t)，且輸出較高取樣率信號s^t)。每一傳入之si⑴值 為4位元值（求和器135之輸出之4個最高有效位元）。一傳入 ,S1⑴值可因此具有在圖6之圖表之垂直軸線上所指示的 24個值中之-者。在所說明之實例t，y。值及y4值為2個連 續接收到之S1(t)4位元值。藉由在傳入之值y〇h之間對 一直線139進行内插而產生4個32⑴值y，〇、、y、及〆*。 L(z)中之「l」指代Langrangian内插。針對線139判定之方 程式可用以在線上針對介於兩個連續輸入s 時間之間的其他X時間產生額外的…在已產i針對： 之4個y之後，使用w及下一連續S1⑴值作為輸入值而重複 該過程〇 圖7閣述可用以產生4個S2⑴值之F][R濾波函數。在升高 取樣頻率電路136及137中以硬體實施此等fir濾波函數。 向上箭頭符號方塊136及L(z)符號方塊137僅為正被執行之 函數之示意表示。事實上，存在一執行在圖7中以方程式 形式所闡述之操作的組合邏輯硬體電路。 圖8為說明降低取樣頻率電路13〇及131之操作的圖，降 低取樣頻率電路130及丨31接收較高取樣率信號xi(t)，且輸 出較低取樣率信號X2(t)。4個傳入之乂1(〇值中之每一者為 4位元值。一傳入之χ1⑴值可因此具有在圖8之圖表之垂直 軸線上所指示的24個值中之一者。在所說明之實例中，值 148804.doc 201110560 y〇 yi、y2及為4個連續的Xl(t)值。使用最小平方估計方 法自此等四個值產生X2(t)之一個4位元輸出值y，3。最小平 方法可被顯現為涉及一條線140，其通過四個傳入點之 間。在X時間處之每一輸入y值與線14〇上在同一乂時間處之 y值之間有一個差。對線上之y值與輸入7值之間的此差求 平方值。使4個平方差之總和最小化。用於線〗4〇(此最小 平方關係針對線140係成立的）之方程式接著可用以自四個 傳入值y0 ' y!、y2&y3產生一個X2⑴輸出值y，3。 圖9闡述可用以自四個傳入之X1(t)值產生χ2(〇值之線性 回歸函數。在降低取樣頻率電路13〇及131中以硬體實施此 函數。H(z)符號方塊13 0及向下箭頭符號方塊13丨僅為正被 執行之函數之示意表示。事實上’存在一執行在圖9中以 方程式形式所闡述之操作的組合邏輯電路。 圖1〇闡述本實例中之方塊132之D(z)函數。函數D(z)使 每一連續的P1⑴值延遲4個時脈循環。D(z)可（例如）實施為 一組4位元移位暫存器，其中每一移位暫存器延遲卩“”值 之一各別位元以便產生P2(t)之相應位元。 圖11為說明使用上文所描述之多速率技術如何影響 DPLL 119之反饋迴路之迴路穩定性的圖。諸如dPLL 119 之閉合迴路系統之穩定性的特性可在於其相位邊限及/或 其增:a邊限。若迴路之相位邊限太低，則迴路可能不能抵 制干擾，且可能易受振盪的影響。較大相位邊限指示該迴 路較為穩定。圖11展示DPLL相位邊限如何隨延遲的增加 而降級。此處之延遲係由L(z)升高取樣頻率/内插操作及 148804.doc -15· 201110560 H(z)降低取樣頻率/估計操作所引入之延遲。一般而言，估 計及内插操作越複雜且越準確，延遲將會越大。線性估算 及内插（如上文結合圖6至圖9所闡述）涉及相對較小之一次 延遲，但通常不如將涉及二次延遲之二次估計及内插準 確。線141表不無延遲（諸如在不涉及估計或内插之習知 DPLL中）^線142表示一次延遲。一次延遲對應於線性估 計及線性内插之使用，諸如在圖5至圖9之多速率DpLL實 施例中所使用之線性估計及線性内插。線143表示二次延 遲。二次延遲將對應於更準確但需要大量計算之二次估計 及二次内插之使用。圖u之水平軸線之匕/匕為]：)1>1^迴路頻 寬對取樣率之比。當取樣率增加時，fb/fs量降低，且圖ι丄 之相關線上之操作點向左移動。因此，較大取樣率對應於 相位邊限之增加及較好的迴路穩定性。在使用此處所描述 之多速率DPLL技術時，選擇（電路138之）迴路頻寬、延遲 及取樣率’使得儘可能多地降低取樣率，同時維持Dpll 應用之可接受的相位邊限。DPLL迴路頻寬通常被設定為 大約40 KHz ’且時控控制電路138之速率（fc,k)為此4〇 KHz 頻率之至少大約10倍。如上文所解釋，將電路138之取樣 率減少至此相對低的頻率降低了功率消耗。 圖12為比較習知DPLL之相位誤差效能與多速率Dpll 119之相位誤差效能的一表。該表之左攔指示控制電路j 3 8 之取樣率（與DCO及TDC之取樣率比較）。如該表之上列所 指示，習知DPLL具有為〇.16度之相位RMS誤差。如該表之 第二列所指示，以等於時控DCO及TDC之速率的1/4之速率 148804.doc 16 · 201110560 來時控控制電路138的多速率DPLL 119具有為〇.1〇度之相 位RMS誤差。以頻率fcdQ及&以之1/4來時控fcik的上文所描 述之DPLL 119之實例僅為在此處出於指導目的而闡述之實 例。實際實施將通常更多地利用多速率方法之功率節省。 頻率fclk可（例如）為1.2 MHz(19.2 MHz的fcd。及ftdc頻率之 1/16)。在圖12之底列中闡述此1/16升高取樣頻率及降低取 樣頻率實例之相位誤差值。 儘管上文所描述之多速率DPLL之實施例涉及在傳輸器 之本端振盪器中之使用，但此處所描述之多速率dpll技 術亦可在接收器之本端振盪器中使用。在一實例中，圖4 及圖5之DPLL 119為本端振盪器ni之部分，本端振盪器 U1將本端振盪器信號L〇l供應至圖3之RF收發器積體電路 1〇2之接收鏈1〇8之混頻器1〇9。在接收情形下，不存在調 變信號Μ⑴，比例因子κ為零，且不提供升高取樣頻率電 路136及137。因為不存在調變信號Μ⑴，所以數位影像之 產生相比於傳輸器情形中問題要小得多。因此，可以電路 138之較慢速率來時控DC〇 124以便減少功率消耗。以較 高速率來時控TDC 127以保持量化雜訊為低的。 圖13為根據一新穎態樣之方法2〇〇的流程圖。使用— TDC(步驟201)將一DCO輸出信號轉換成一第一數位值流。 該第一流之數位值係以一第一頻率自該TDC輸出。在—實 例中，該DCO輸出信號為圖4之信號125，且該第一流為圖 4之流X(t)。 接下來（步驟202)，降低取樣頻率電路將自該皿所輪出 148804.doc 17 201110560 之該第一數位值流轉換成一第二數位值流，其中該第二數 位值流係以實質上小於該第—頻率之一第二頻率自該降低 取樣頻率電路輸出。在一實例中，該第二流為圖4之流 X2(t) ’且該降低取樣頻率電路為圖4之電路 接下來（步驟203)，將該第二數位值流供應至DpL]L之一 相位偵測求和器，使得DCO、TDC、降低取樣頻率電路及 相位债測求和器作為DPLL之各部分而一起發揮作用。在 只例中，s玄相位偵測求和器為圖4之相位偵測求和器 133 ’ 且該 DPLL為圖 4之 DPLL 119。 在傳輸器應用中，方法200涉及升高取樣頻率電路136及 137。以較高第一頻率來時控〇(：〇 124以減少數位影像。 在接收态應用中，方法2〇〇不涉及調變信號“⑴，涉及為 导的比例因子K，且不需涉及任何升高取樣頻率電路。因 為數位影像在接收器應用中通常問題較小，所以可以較低 第二頻率來時控DC〇 124以進一步減少功率消耗。 在一或多個例示性實施例中，可以硬體、軟體、韌體或 其任何組合來實施所描述之功能。若以軟體實施，則該等 力月b可作為一或多個指令或程式碼而儲存於電腦可讀媒體 上或經由電腦可讀媒體進行傳輸。電腦可讀媒體包括電腦 儲存媒體與通h媒體’通信媒體包括促進電腦程式自一處 至另一處之傳送的任何媒體。儲存媒體可為可由通用或專 用電腦存取之任何可用媒體。作為實例而非限制，此電腦 可讀媒體可包含RAM、R〇M、EEpR〇M、cd r〇m或其他 光碟儲存裝置、磁碟儲存裝置或其他磁性儲存裝置，或可 148804.doc • 18 · 201110560 ^以载運讀存呈指令或㈣結構之形式之所要程式碼構 牛且可由通用或專用電腦或者通用或專用處理器存取的任 何’、他媒體。又’將任何連接被恰當地稱為電腦可讀媒 體。舉例而言，若使用同抽電纜、光纖纔線、雙絞線、數 位用戶線（DSL)或無線技術（諸如紅外線、無線電及微幻 自網站、舰器或其他遠端源傳輸軟體，剌軸電纔、光 纖纜線、雙絞線、DSL或無線技術（諸如紅外線、無線電及 微波）包括於媒體之定義中。如本文中所使用，磁碟及光 碟包括緊密光碟（CD)、雷射光碟、光碟、數位多功能光碟 (DVD)、軟性磁碟及藍光光碟，其中磁碟通常以磁性方式 再生資料，而光碟藉由雷射以光學方式再生資料。上述各 者之組合亦應包括於電腦可讀媒體之範疇内。 在一說明性實例中，一處理器可執行指令集146儲存於 圖2之數位基頻積體電路1〇3中之一記憶體（處理器可讀媒 體）147中。處理器148跨一匯流排存取記憶體147，且執行 指令146，藉此使積體電路1〇3組態並控制並監視RF收發器 積體電路102之本端振盈器115中之DPLL 119。在一實例 中’私令之執行使控制參數自處理器14 8經由匯流排被發 送’通過串列匯流排介面149、串列匯流排15〇、串列匯流 排介面15 1及控制導體152 ’到達DPLL 119。此等參數設定 數位遽波器H(z)之係數’設定數位濾波器L(z)之係數，設 定頻率fdc。’設定頻率ftde ’設定數位濾波器D(z)之係數， 没定頻率felk，設定比例因子K，設定頻率命令字（FWC)， 且設定頻帶設定。DPLL 119以此方式完全可經由軟體組 I48804.doc -19- 201110560 態’且係跨串列匯流排1 5 0加以控制。藉由同一機制，處 理器148組態’控制並監視本端振盈器hi中之多速率 DPLL。 儘管上文出於指導目的描述了某些特定實施例，但本專 利文件之教示具有一般適用性且不限於上文所描述之特定 實施例。因此，在不脫離下文所闡述之申請專利範圍之範 嘴的情況下，可實踐所描述之特定實施例之各種特徵的各 種修改、調適及組合。 【圖式簡單說明】 圖1 (先刖技術）為本端振盪器内之習知雙點調變式數位 鎖相迴路（DPLL)的圖。 圖2為根據一新穎態樣的使用多速率DpLL之行動通信裝 置100之簡圖。 圖3為圖2之RF收發器積體電路1〇2的更詳細圖。 圖4為根據一新穎態樣的多速率雙點調變式數位鎖相迴 路（DPLL)l 19之圖。 圖5為識別圖4之多速率01>1^ 119之各部分的圖。 圖6為說明圖4之多速率〇1>1^ 119的升高取樣頻率電路 136及137之一實例之操作的圖。 圖7闡述可用以執行圖4的多速率DpLL "9之升高取樣頻 率電路13 6及13 7執行之升高取樣頻率操作的方程式。 圖8為說明圖4之多速率DPLL 119的降低取樣頻率電路 130及131之一實例之操作的圖。 圖9閣述可用以執行圖4的多速率肌LU9之降低取樣頻 148804.doc 、20· 201110560 率電路130及131所執行之降低取樣頻率操作的方程式。 圖1〇闡述用於圖4之多速率DPLL· 119之D(z)濾波器方塊 132的方程式。 圖11為說明使用多速率技術如何影響DPll迴路穩定性 之圖。 圖12為比較習知DPLL之相位誤差效能與圖4之多速率 DPLL 119之相位誤差效能的表。 圖13為根據一新穎態樣之方法的流程圖。 【主要元件符號說明】 1 本端振盪器 2 數位鎖相迴路（DPLL) 3 可程式化除法器 4 數位求和器 5 參考相位累加器 6 縮放單元 7 數位控制式振盪器（DCO) 8 時間/數位轉換器（TDC) 9 第二求和器 10 迴路濾波器 11 第三求和器 100 行動通信裂置 101 天線 102 RF收發器積體電路 103 數位基頻積體電路 148804.doc •21 - 傳入之傳輸 雙工器 匹配網路 低雜訊放大器（LNA) 接收鏈 混頻器 基頻遽波裔 本端振盡器 基頻渡波盗 傳輸鏈 混頻器 本端振盪器 驅動器放大器 外部功率放大器 傳出之傳輸 數位鎖相迴路（DPLL) 可程式化除法器/數位求和器 參考相位累加器 累加器時脈信號 縮放單元 數位控制式振盪器（DCO) DCO_OUT 信號 DCO時脈信號 時間/數位轉換器（TDC) -22- 201110560 128 129 130 13 1 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 參考時脈信號REF TDC時脈信號 下降取樣頻率估計器/H(z)符號方塊 下降取樣頻率料器/向下㈣符號方塊 數位濾波器方塊D(z) 相位偵測求和器 迴路濾波器 第三求和器 升高取樣頻率電路 升rsj取樣頻率電路 控制電路 直線 直線 線 線 線 調變信號相位電路 反饋相位電路 處理器可執行指令 記憶體 處理器 串列匯流排介面 串列匯流排 串列匯流排介面 148804.doc •23· 201110560 152 控制導體 153 輸入導體 154 輸入導體 155 導體 148804.doc • 24·

Claims (1)

1. 201110560 七、申請專利範園： 1. 一種數位鎖相迴路（DPLL)，其包含： -數位控制式《器（則），其輪出_”dc〇 信號，其中該则輸出信號具有—頻率，其中該dc〇輪 出信號之該頻率在離散時間處改變，且其中該等離 間以一第一頻率發生； -反饋相位電路’其接收該Dc〇輪出信號，且輸出— 第一反饋相位數位值流；及 一相位偵測求和器，其接收該第—流，且接收一第二 調變信號㈣數位值流’且輸出—第三相位誤差數位值 流，其中該第三流之該等相位誤差數位值係以一第二頻 率由該相位偏測求和器輸出，且其中該第二頻率實質上 小於該第一頻率。 2. 如請求項1之DPLL，JL Φ兮楚 ^ 具中忒第一流之該等反饋相位數位 值係以該第二頻率由該反饋相位電路輸出。 3. 如請求項1之DPll，其進一步包含· 一低通滤波器，其接收該第三相位誤差數位值流，且 輸出一第四濾波後相位誤差數位值流； -雙點調變求和器，其接收該第四滤波後相位誤差數 位值流，且輸出-第五數位調譜字流，其中該第五流之 該等數位調諧字係以該第二頻率由言亥雙㈣變求和器輸 出；及 升间取樣頻率電路，其接收該第五數位調諧字流，且 輸出一第六數位調諧字流，其中該第六流之該等數位調 148804.doc 201110560 諧予係以該第一頻率由該升高取樣頻率電路輸出。 4. 如請求項3之dplL，其進一步包含： 一調變信號相位電路，其接收一第七調變信號數位值 流’且輸出該第二調變信號相位數位值流。 5. 如請求項iiDpLL，其中該反饋相位電路包含： 一時間/數位轉換器（TDC)，其接收該DC〇輸出信號；及 降低取樣頻率電路，其自該TDC接收一數位值流，且 將該第一反饋相位數位值流輸出至該相位偵測求和器。 6. 如請求項iiDPLL，其中該反饋相位電路包含降低取樣 頻率電路，該降低取樣頻率電路接收一數位值流且輸出 一經降低取樣頻率之數位值流，其中該經降低取樣頻率 之數位值流之該等數位值係以一實質上小於該第一頻率 之頻率由該降低取樣頻率電路輸出。 7. —種數位鎖相迴路（DpLL)，其包含： 一控制電路，其接收一第一調變信號數位值流，且接 收一第二反饋相位數位值流，且輸出一第三數位調諧字 流’其中該第三流之該等數位調諧字係以一第一頻率由 該控制電路輸出； 升高取樣頻率電路，其接收該第三數位調諧字流，且 輸出一第四數位調諧字流； 一數位控制式振盪器（DCO) ’其接收該第四數位調諧 字流，且輸出一振盪DC0輸出信號，其中該Dc〇輸出信 號具有一在離散時間處改變之頻率，其中該等離散時間 係以一第二頻率發生，其中該第二頻率實質上大於該第 148804.doc -2 - 201110560 一頻率； 一時間/數位轉換器（TDC),其接收該1)(：〇輸出信號 且輸出一第五數位值流；及 降低取樣頻率電路，其接收該第五流，且輸出該第二 反饋相位數位值流’其中該第二流之該等反饋相位數位 值係以該第一頻率由該降低取樣頻率電路輸出。 8. 9. 如清求項7之DPLL，其中該㈣冑路包含一相位累加 器 '。-相位偵測求和器、—低通遽波器及—雙點調變求 和器，其中該第三流係由該雙點調變求和器輸出。 如凊求項8之DPLL，其中該相位累加器係以_實質上小 於该第二頻率之頻率被時控。 10. ^請求項8之DPLL ’其中該DPLL為一本端振盤器之一部 =’且其中該本端振盪器產生—本端振盈器信號，該本 端振盈器信號被供應至一無線電傳輸器之一混頻器。 11. 一種數位鎖相迴路（DPLL)，其包含： 一控制電路，其接收一頻率命令字，且接收一第一反 饋相位數位值流，且輸出一第二數位調諧字流； -數位控制式振盪器(DC〇) ’其接收該第二數位調諧 字流，且輪出一振盪DC〇輸出信號； 一時間/數位轉換器（TDC)，其接收該Dc〇輸出信號， 且輸出數位錢，其巾該第三流之料數位值係 以一第一頻率由該TDC輸出；及 降低取樣頻率電路，其接收該第三流，且輸出該第一 反饋相位數位值流，其中該第一流之該等反饋相位數位 148804.doc 201110560 二頻率由該降低取 值係以一實質上低於該第一頻率之第 樣頻率電路輸出。 請求項u之DPLL’其中該控制電路包含一相位累加 益、—相幻貞測求^、-低通較器及—雙點調變求 和斋’其中該第二流係由該雙點調變求和器輸出。 13·如請求項12之肌^纟中該相位累加器係以—實質上小 於該第一頻率之頻率被時控。 如請求項kDPLL，#中該帆本端振堡器之— 部分’且其中該本端㈣器產生—本端振Μ信號，該 本端振蘯器信號被供應至—無線電接收器之—混頻器。 15. —種方法，其包含： 吏用時間/數位轉換器（TDC)將一數位控帝j式振盈器 (D=〇)之一輸出信號轉換成一第一數位值流，其中該第 机之。玄等數位值係以一第一頻率由該TDC輸出； 使用一降低取樣頻率電路將該第一流轉換一第二成數 位值"IL其中該第二流之該等數位值係以一第二頻率自 該降低取樣頻率電路輸出，其t該第二頻率實質上小於 該第一頻率；及 將忒第一數位值流供應至一數位鎖相迴路（DPLL)之一 相位偵測求和器，其中該DC〇、該TDC、該降低取樣頻 率電路及該相位偵測求和器為該DPLL之部分。 16.如請求項15之方法，其進一步包含· 使用一升高取樣頻率電路將一第三數位調諧字流供應 至該DCO，其中該第三流之該等數位調諧字係以一實質 148804.doc 201110560 上大於該第二頻率之頻率自該升高取樣頻率 K如請求項16之方法，其中該DC〇之該輸出信號具二: 率，其中該DCO之該頻率在離散時間處改變，且 頻 等離散時間以該實質上大於該第二頻率之頻率發生。中該 “請求項17之方法，其中該黯為―本端振盪器之1 分，其中該本端振盪器產生一本端振盪器信號，該本端 振盪器信號被供應至一無線電傳輸器之一混頻器。端 19.^請求項15之方法，其中該则之該輸出信號具有1 率，其中該DCO之該頻率在離散時間處改變，且其 等離散時間以一實質上小於該第一頻率之頻率發生、。忒 2〇. ^請求項19之方法，其中該肌[為—本端振盪器之—部 刀’其中該本端振盪器產生一本端振盪器信號，該本端 振盪益信號被供應至一無線電接收器之一混頻器。 21. —種電路，其包含： 一數位控制式振盪器（DC〇)，其輸出一 Dc〇輪出信 號； ° 一時間/數位轉換器（TDC),其接收該£>(：〇輸出信號且 輸出一數位值流，其中該流之該等數位值係以一第一頻 率由該TDC輸出；及 用於自該TDC接收該數位值流且用於將一數位調諧字 机供應至該DCO以使得一相位偵測求和器以一第二頻率 輸出相位誤差值流的構件，其中該第二頻率實質上小 於該第一頻率，且其中該DCO、該TDC、該相位偵測求 和器及该構件作為一數位鎖相迴路（DpLL)而一起發揮作 148804.doc 201110560 用。 22.如請求項21之電路，其中該相位偵測求和器為該構件之 一部分。 23. 如請求項22之電路，其中該構件係用於將該tdc所輸出 之該數位值流降低取樣頻率，且用於將一經降低取樣頻 率之反饋相位數位值流供應至該相位偵測求和器。 24. 如請求項22之電路，其中該構件係用於將—數位值流升 高取樣頻率以產生被供應至該D c 〇之該數位調譜字流。 25. —種電腦程式產品，其包含： 一電腦可讀媒體，其包含： 用於使一電腦控制一多速率數位鎖相迴路（DpLL)之 程式碼’其中該多速率肌L包括一時間/數位轉換器 (TDC)，該時間/數位轉換器（TDC)接收一（數位控制式 振i器）DCO輸出信號且以一第一頻率輸出一第一數位 值流’其中該多速率DPLL包括—降低取樣頻率電路， 該降低取樣頻率電路自該TDC接收一第一數位值流且 以第一頻率輸出一第二數位值流，且其中該第二流 被供應至該多速率DPLL之一相位偵測求和器。 如。月求項25之屯腦程式產品，其中該電腦為一第一積體 電路中之-處理器’其中該電腦可讀媒體為該第一積體 電路内之-記憶體，該記憶體可由該處理器存取，其中 該安置於一第二積體電路中，且其中該程式碼使該 電腦糟由跨-串列匯流排將__控制參數自該第一積體電 路發送至該第二積體電路而至少部分地控制該帆卜 148804.doc 201110560 27.如吻求項25之電腦程式產品，其中該程式碼藉由使一控 制參數跨一串列匯流排被發送而至少部分地控制該多速 率DPLL。 28_如請求項27之電腦程式產品，其中該控制參數用以設定 該第一頻率。 29. 如請求項27之電腦程式產品，其中該控制參數用以組態 該降低取樣頻率電路。 30. 如請求項27之電腦程式產品，其中該控制參數用以設定 該第二頻率。 148804.doc