CN101873196B - 用于高速传输数据的方法、系统及板卡 - Google Patents
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Abstract
本发明公开了一种用于高速传输数据的方法、系统及板卡，用于板卡内或板卡之间的数据传输，其中，板卡具有发送端和接收端，包括：发送端获取训练数据序列并发送训练数据序列；接收端根据训练数据序列的相位延迟值获取中间相位延迟值；发送端根据中间相位延迟值传输数据。通过本发明，能够实现低误码率的高速数据传输。
Description
技术领域
本发明涉及通信领域，具体而言，涉及一种用于高速传输数据的方法、系统及板卡。
背景技术
目前，在信号处理、数据存储等领域对数据传输的实时性、大带宽、低误码率等技术指标有较为苛刻的要求。高速数据的传输可采用串行传输和并行传输来实现。
并行传输采用提高传输时钟频率及并行数据通道数来实现高速数据传输。目前现有的并行传输协议技术包括外围设备互连(Peripheral Component Interconnect，简称为PCI)协议、前面板数据端口(Front Panel Data Port，简称为FPDP)协议等板间并行传输协议；高速串行传输协议包括光纤通道(Fibre Channel，简称为FC)、PCI-E(Peripheral Component Interconnect-Express)等协议。
其中，外围设备互连(Peripheral Component Interconnect，简称为PCI)协议的峰值速率最高为528MB/S，但外围设备互连(Peripheral Component Interconnect，简称为PCI)协议所规定的总线是共享总线，即多个设备共享总线，而且需要板卡工作在PCI总线环境中才能工作，实际的传输速率远低于峰值速率。
前面板数据端口(Front Panel Data Port，简称为FPDP)协议作为标准的数据传输协议，规定了在发送设备与接收设备间进行32bit并行数据传输，时钟频率最高可到100MHz，协议定义了完整的信号时序及连接器，可以很方便地实现板卡间的互连，但由于协议规定的最高传输速率为400MB/S，限制了其在板内互连场合及各种更高速传输场合的应用。
光纤通道(Fibre Channel，简称为FC)、PCI-E(PeripheralComponent Interconnect-Express)是目前成熟的高速串行总线，但协议较复杂，适合应用于高速的板卡对外接口，而不适合用于板内器件互连。
在使用上述传输协议的高速传输数据的过程中，由于传输通道数受限于板卡的体积、硬件成本、器件的管脚数量以及多通道数据同步性等因素，因此如果没有完善的数据传输协议，很难满足高速数据的数据同步性。而由于传输的时钟频率越高，周期也就越小，对数据的正确采样也越难，误码概率越大。因此通常情况下，并行传输速率的提高只能是时钟频率与并行通道数的折中。串行数据传输采用各种串行协议以单通道形式实现高速数据传输，可以降低板卡成本、板卡体积，但复杂的协议限制了其使用的场合。
针对相关技术中设备之间进行并行数据传输过程中数据同步性差导致数据采样易出错的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中设备之间进行并行数据传输过程中数据同步性差导致数据采样易出错的问题而提出本发明，为此，本发明的主要目的在于提供一种用于高速传输数据的方法、系统及板卡，以解决上述问题。
为了实现上述目的，根据本发明的一个方面，提供了一种用于高速传输数据的方法。
根据本发明的用于高速传输数据的方法，可以用于板卡内或板卡之间的数据传输，其中，板卡具有发送端和接收端，包括：发送端获取训练数据序列并发送训练数据序列；接收端根据训练数据序列的相位延迟值获取中间相位延迟值；发送端根据中间相位延迟值传输数据。
进一步地，在发送端根据中间相位延迟值传输数据信号之前，方法还可以包括：接收端在获取中间相位延迟值之后向发送端发送握手信号；发送端匹配握手信号。
进一步地，接收端根据训练数据序列的相位延迟值获取数据信号的中间相位延迟值可以包括：接收端接收第一训练数据序列，在确定第一训练数据序列存在误码时，根据第一训练数据序列获取第一相位延迟值；接收端接收第二训练数据序列，在确定第二训练数据序列不存在误码时，根据第二训练数据序列获取第二相位延迟值；根据第一相位延迟值与第二相位延迟值得到中间相位延迟值，其中，中间相位延迟值为第一相位延迟值与第二相位延迟值的差除以2所得到的值。
进一步地，在接收端接收训练数据序列之前，方法还可以包括：判断训练数据序列的信号是否是有效信号，其中，当信号是有效信号时，接收端接收训练数据序列；当信号是无效信号时，接收端丢弃训练数据序列。
进一步地，接收端每隔预定时间循环重复接收训练数据序列，其中，第一相位延迟值为接收端在接收存在误码的第一训练数据序列之前，接收的不存在误码的训练数据序列的相位延迟值的累加值；第二相位延迟值为接收端在接收不存在误码的第二训练数据序列之前，接收的存在误码的训练数据序列的相位延迟值的累加值。
为了实现上述目的，根据本发明的另一方面，提供了一种用于高速传输数据的板卡。
根据本发明的用于高速传输数据的板卡，可以包括：随机序列产生器，提供训练数据序列；接收端，根据训练数据序列的相位延迟值获取中间相位延迟值；发送端，连接于随机序列产生器和接收端之间，根据中间相位延迟值传输数据。
进一步地，比较器，与接收端相连接，可以用于判断训练数据序列是否存在误码，获取无误码时的第一相位延迟值和有误码时的第二相位延迟值；累加器，与接收端相连接，可以用于对相位延迟值进行累加操作；减法器和除法器，与接收端相连接，可以用于根据第一相位延迟值和第二相位延迟值得到中间相位延迟值。
为了实现上述目的，根据本发明的一个方面，提供了一种用于高速传输数据的系统。
根据本发明的用于高速传输数据的系统可以包括上述用于高速传输数据的板卡的所有技术特征。
更进一步地，系统可以包括：第一板卡，第一板卡的发送端发送训练数据序列；第二板卡，与第一板卡相连接，接收第一板卡的数据，根据训练数据序列的相位延迟值获取中间相位延迟值，并根据中间相位延迟值传输数据。
进一步地，系统还可以包括：第二板卡根据训练数据序列的相位延迟值获取中间相位延迟值之后发送握手信号；第一板卡匹配握手信号。
通过本发明，采用发送端获取训练数据序列并发送训练数据序列；接收端根据训练数据序列的相位延迟值获取中间相位延迟值；发送端根据中间相位延迟值发送数据，解决了相关技术中设备之间进行并行数据传输过程中数据同步性差导致数据采样易出错的问题，进而达到了实现低误码率的高速数据传输的效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的用于高速传输数据的方法的流程图；
图2是根据本发明实施例的用于高速传输数据的发送端的方法流程示意图；
图3是根据本发明实施例的用于高速传输数据的接收端的方法流程示意图；
图4是根据本发明实施例的板卡内高速传输数据的结构示意图；
图5是根据本发明实施例的用于高速传输数据的系统的示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
根据本发明的实施例，提供了一种用于高速传输数据的方法。
图1是根据本发明实施例的用于高速传输数据的方法的流程图。
如图1所示，该方法用于板卡内或板卡之间的数据传输，其中，所述板卡具有发送端和接收端，该方法包括如下的步骤S 102至步骤S106：
步骤S102，发送端获取训练数据序列并发送训练数据序列；
步骤S104，接收端根据训练数据序列的相位延迟值获取中间相位延迟值；
步骤S106，发送端根据中间相位延迟值传输数据。
其中，中间相位延迟值为时钟和数据之间的最佳相位关系。
本发明通过在发送端和接收端传输数据信号之前，采用训练数据序列的测试方法获取高速传输数据有效相位延迟值，即最优的数据传输窗口的宽度，在该有效的相位延迟值范围内，保证接收端的时钟可以正确采样发送的数据信号，接收端获取中间相位延迟值，发送端依据该中间相位延迟值发送数据信号。从而达到在并行传输高速数据的过程中，保证时钟对数据的正确采样，降低传输的误码率。本发明涉及的方法用于解决在板卡内或设备的各板卡间的高速数据传输。
本发明涉及的协议采用并行数据进行高速数据传输，最高时钟工作频率可达400MHz，双沿(Double Data Rate，简称为DDR)工作模式，数据位宽可根据应用及硬件环境进行设置，协议基于FPGA的硬件资源，可完成对数据相位的调整，以保证高速传输是时钟对数据的正确采样。协议的信号电平为低压差分信号(Low-VoltageDifferential Signaling，简称为LVDS)，除定义了并行数据信号外，还定义了数据有效信号以及一对握手信号。
信号的物理连接形式可以是板卡内各器件间的印制电路板(Printed Circuit Board，简称为PCB)走线，也可以是板卡间各种连接器，如紧凑型外围器件互连(Compact Peripheral ComponentInterconnect，简称为CPCI)插槽的J3/J4/J5、PCI夹层板(PCIMezzanine Card，简称为PMC)的P3/P4，因其在对应的CPCI和PMC标准中未使用，可以方便地定义为板卡间互连通道。
本发明实施例在发送端根据中间相位延迟值传输数据信号之前，方法还可以包括：接收端在获取中间相位延迟值之后向发送端发送握手信号；发送端匹配握手信号。即接收端发送第一握手信号到发送端；发送端接收第一握手信号并发送第二握手信号到接收端，其中，第一握手信号与第二握手信号相匹配。握手信号匹配表明系统训练阶段结束，数据传输通道已建立，在通道建立之后任意时刻刻传输相应数据。
本发明实施例中接收端根据训练数据序列的相位延迟值获取数据信号的中间相位延迟值可以包括：接收端接收第一训练数据序列，在确定第一训练数据序列存在误码时，根据第一训练数据序列获取第一相位延迟值；接收端接收第二训练数据序列，在确定第二训练数据序列不存在误码时，根据第二训练数据序列获取第二相位延迟值；根据第一相位延迟值与第二相位延迟值得到中间相位延迟值，其中，中间相位延迟值为第一相位延迟值与第二相位延迟值相减的差的平均值。训练阶段获取时钟与数据之间的最佳相位关系，确定有效窗口的宽度。
其中，在接收端接收训练数据序列之前，方法还可以包括：判断训练数据序列的信号是否是有效信号，其中，当信号是有效信号时，接收端接收训练数据序列；当信号是无效信号时，接收端丢弃训练数据序列。有效信号用于确认数据是否成功到达。
接收端循环重复接收训练数据序列，累加训练数据序列的相位延迟值，其中，第一相位延迟值为接收端在接收存在误码的第一训练数据序列之前，接收的不存在误码的训练数据序列的相位延迟值的累加值；第二相位延迟值为接收端在接收不存在误码的第二训练数据序列之前，接收的存在误码的训练数据序列的相位延迟值的累加值。
本发明基于Xilinx公司的现场可编程门阵列(FieldProgrammable Gate Array，简称为FPGA)器件实现高速数据传输协议，FPGA的硬件资源提供数据相位延迟电路，通过逻辑控制可实现对数据相位的调整。
图2是根据本发明实施例的用于高速传输数据的发送端的方法流程示意图。
如图2所示，该方法包括如下步骤：
步骤S201，发送端的数据传输信道处于空闲状态。
步骤S202，发送端处于等待阶段，系统进行初始化数据传输信道的阶段。
本发明实施例中初始状态下，数据传输通道未建立，发送端连续发送训练数据序列。
步骤S203，判断系统初始化是否结束，初始化结束时进入步骤S204，否则转入步骤S202。
步骤S204，发送训练码找窗阶段。
本发明实施例进入有效窗口的训练阶段，发送端将训练数据序列发送至接收端，如果本次数据传输无误码，则对数据相位延迟电路进行累加操作，并认为此时的相位关系时钟可以正确采样数据。如果本次传输有误码，则此时相位关系不可用，并对相位延迟电路进行累加操作。数据相位延迟后，重新进行数据的比较，如果数据无误码，则认为可用；如果有误码，则不可用，进行相位延迟的累加操作。
发送端基于预定的延迟时间重复发送训练数据序列，在预定周期内处于找窗训练阶段，直至到达最大的相位延迟范围。本步骤将相位延迟值调整到窗口的中心就实现时钟与数据间的最佳相位关系，通过找到有效的中间相位延时值从而可以实现时钟对数据的正确采样。
步骤S205，判断接收端握手信号是否有效。握手信号有效时进入步骤S206，否则转入步骤S204。
本发明实施例中，当获取有效相位延时值后，数据窗口调整到中心位置，接收端通过发送握手信号发送端通道训练结束。
步骤S206，设置发送端握手信号。
本实施例中，发送端接收到该握手信号后，送出对应握手信号，表明数据传输通道已经建立。
步骤S207，通道已建立，进入发送数据阶段。
图3是根据本发明实施例的用于高速传输数据的接收端的方法流程示意图；
步骤S401，接收端的数据传输信道处于空闲状态。
步骤S402，系统进行初始化数据传输信道的阶段，判断初始化是否结束，初始化结束进入步骤S403，否则转入步骤S401。
步骤S403，寻找数据窗阶段。
本发明实施例中，接收端通过数据有效信号判断数据到达，并接收数据，此时因收到的是训练数据序列，因此接收端本地也产生一完全相同的训练序列，逐周期与接收数据进行比较，并进行误码计数。如果本次数据传输无误码，则对数据相位延迟电路进行累加操作，并认为此时的相位关系时钟可以正确采样数据。如果本次传输有误码，则此时相位关系不可用，并对相位延迟电路进行累加操作。
数据相位延迟后，重新进行数据的比较，如果数据无误码，则认为可用；如果有误码，则不可用，进行相位延迟的累加操作。
步骤S404，判断数据窗是否已找到。当数据窗找到时进入步骤S405，否则传入步骤S403。
本发明实施例中，在步骤S403和步骤S404的操作过程中，如果时钟数据相位关系前一延迟值可用，而当前延迟值不可用，则当前延迟值定义为数据有效窗口的结束值，如果前一延迟值不可用，而当前延迟值可用，则当前延迟值定义为数据有效窗口的起始值。找到了结束值和起始值就找到了有效窗口的宽度，在本步骤只需将相位延迟值调整到窗口的中心就可以实现时钟与数据间的最佳相位关系，从而可以实现时钟对数据的正确采样。
步骤S405，接收端发送握手信号。当相位延迟值调整到窗口的中心后，接收端通过发送握手信号发送端通道训练结束。
步骤S406，判断发送端握手信号是否有效，当握手信号有效时进入步骤S407，否则转入步骤S405。
步骤S407，握手信号有效建立数据传输通道，信道进入数据信号传输阶段。
从以上的描述中，可以看出，本发明实现了如下技术效果：本发明可实现高速并行数据传输，通过对数据和时钟相位关系的调整来保证数据采样的正确性，并通过协议实现多通道并行数据的同步性。协议的应用方便，在器件间通过PCB走线来完成物理连接，板卡间互连可采用各种具备可自定义应用的连接器，如CPCI、PMC等，不需要专用连接器。
根据本发明的实施例，提供了一种板卡。
图4是根据本发明实施例的板卡内高速传输数据的结构示意图。
如图4所示，该板卡包括：随机序列产生器11、发送端12、接收端13、累加器14。在板卡内进行高速数据传输。
其中，随机序列产生器11，与发送端12连接，提供训练数据序列，该序列为伪随机序列；接收端13，可以包括加法器和减法器，并产生有效数据信号判断数据是否到达，本发明在接收端13进行误码计数；发送端12，连接于随机序列产生器和接收端之间，本发明实施例发送端12通过信道17传输伪随机序列，并通过同步信号控制在接收端13产生相同的伪随机序列；累加器14为相位延迟电路进行累加操作。其中，在接收端13根据已知的训练数据序列的相位延迟值获取的中间相位延迟值传输数据。
板卡还包括：比较器15、减法器、除法器和存储器16。
其中，比较器15，判断重复发送的训练数据序列中是否存在误码并获取无误码时的第一相位延迟值和有误码时的第二相位延迟值；减法器和除法器，根据第一相位延迟值和第二相位延迟值得到中间相位延迟值，中间相位值是第一相位延迟值减去第二相位延迟值的差除以2的结果。上述结果记录并保存在存储器16中。
本发明实施例中信号的物理连接形式可以是板卡内各器件间的印制电路板(Printed Circuit Board，简称为PCB)走线，也可以是板卡间各种连接器，如紧凑型外围器件互连(Compact PeripheralComponent Interconnect，简称为CPCI)插槽的J3/J4/J5、PCI夹层板(PCI Mezzanine Card，简称为PMC)的P3/P4，因其在对应的CPCI和PMC标准中未使用，可以方便地定义为板卡间互连通道。
需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图5是根据本发明实施例的用于高速传输数据的系统的示意图。
如图5所示，该系统包括上述板卡的技术特征。
优选地，该系统还包括：第一板卡1；第二板卡2。第一板卡1和第二板卡2之间进行高速数据传输。
其中，第一板卡1的发送端发送训练数据序列；第二板卡2与第一板卡相连接，接收端接收第一板卡1的数据，根据训练数据序列的相位延迟值获取中间相位延迟值，并根据中间相位延迟值传输数据。
优选地，系统还可以包括：第二板卡根据训练数据序列的相位延迟值获取中间相位延迟值之后发送握手信号；第一板卡匹配握手信号。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种用于高速传输数据的方法，用于板卡内或板卡之间的数据传输，其中，所述板卡具有发送端和接收端，其特征在于，包括：
所述发送端获取训练数据序列并基于预定的延迟时间重复发送所述训练数据序列；
所述接收端循环重复接收所述训练数据序列，并根据所述训练数据序列的相位延迟值获取中间相位延迟值；
所述发送端根据所述中间相位延迟值传输数据；
所述接收端循环重复接收所述训练数据序列，并根据所述训练数据序列的相位延迟值获取中间相位延迟值的步骤包括：接收端接收第一训练数据序列，在确定第一训练数据序列存在误码时，根据第一训练数据序列获取第一相位延迟值；接收端接收第二训练数据序列，在确定第二训练数据序列不存在误码时，根据第二训练数据序列获取第二相位延迟值；根据第一相位延迟值与第二相位延迟值得到中间相位延迟值，其中，中间相位延迟值为第一相位延迟值与第二相位延迟值相减的差的平均值；
其中，第一相位延迟值为接收端在接收存在误码的第一训练数据序列之前，接收的不存在误码的训练数据序列的相位延迟值的累加值；第二相位延迟值为接收端在接收不存在误码的第二训练数据序列之前，接收的存在误码的训练数据序列的相位延迟值的累加值。
2.根据权利要求1所述的用于高速传输数据的方法，其特征在于，在所述发送端根据所述中间相位延迟值传输数据之前，所述方法还包括：
所述接收端在获取所述中间相位延迟值之后向所述发送端发送握手信号；
所述发送端匹配所述握手信号。
3.根据权利要求1所述的用于高速传输数据的方法，其特征在于，在所述接收端接收所述训练数据序列之前，所述方法还包括：
判断所述训练数据序列的信号是否是有效信号，其中，
当所述信号是有效信号时，所述接收端接收所述训练数据序列；
当所述信号是无效信号时，所述接收端丢弃所述训练数据序列。
4.一种用于高速传输数据的板卡，其特征在于，
随机序列产生器，提供训练数据序列；
接收端，循环重复接收所述训练数据序列，并根据所述训练数据序列的相位延迟值获取中间相位延迟值；
发送端，连接于所述随机序列产生器和所述接收端之间，基于预定的延迟时间重复发送所述训练数据序列，并根据所述中间相位延迟值传输数据；
所述卡板还包括：比较器，与所述接收端相连接，用于判断所述训练数据序列是否存在误码，获取无误码时的第一相位延迟值和有误码时的第二相位延迟值；累加器，与所述接收端相连接，用于对相位延迟值进行累加操作；减法器和除法器，与所述接收端相连接，用于根据所述第一相位延迟值和所述第二相位延迟值得到所述中间相位延迟值；
其中，所述第一相位延迟值为接收端在接收存在误码的第一训练数据序列之前，接收的不存在误码的训练数据序列的相位延迟值的累加值；所述第二相位延迟值为接收端在接收不存在误码的第二训练数据序列之前，接收的存在误码的训练数据序列的相位延迟值的累加值。
5.一种用于高速传输数据的系统，其特征在于，包括权利要求4所述的板卡。
6.根据权利要求5所述的用于高速传输数据的系统，其特征在于，所述系统包括：
第一板卡，所述第一板卡的发送端发送训练数据序列；
第二板卡，与所述第一板卡相连接，接收端接收所述第一板卡的数据，根据所述训练数据序列的相位延迟值获取中间相位延迟值，并根据所述中间相位延迟值传输数据。
7.根据权利要求6所述的用于高速传输数据的系统，其特征在于，所述系统还包括：
所述第二板卡根据所述训练数据序列的相位延迟值获取中间相位延迟值之后发送握手信号；
所述第一板卡匹配所述握手信号。
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Legal Events
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: BEIJING RUNKE GENERAL TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: BEIJING JINGWEI HIRAIN TECHNOLOGIES CO., LTD. Effective date: 20131016 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100101 CHAOYANG, BEIJING TO: 100192 HAIDIAN, BEIJING |
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| TR01 | Transfer of patent right |
Effective date of registration: 20131016 Address after: 100192, B-1 building, Dongsheng Science Park, No. 66 Xiao Dong Road, Beijing, Haidian District, 401, Zhongguancun, China Patentee after: BEIJING RUNKE GENERAL TECHNOLOGY CO., LTD. Address before: 100101 Beijing city Chaoyang District Anxiang No. 23 commercial building 1-2 layer Patentee before: Beijing Jingwei Hirain Technologies Co., Ltd. |